CN105742362A - 具有多栅FinFET的半导体器件及其制造方法及电子设备 - Google Patents
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Abstract
公开了一种半导体器件及其制造方法及包括该半导体器件的电子设备，其中该半导体器件包括多栅FinFET，该多栅FinFET的栅极之一连接到负电容。根据实施例，该半导体器件可以包括第一FinFET、第二FinFET和负电容器。第一FinFET可以包括在衬底上形成的第一鳍以及在衬底上形成的与第一鳍相交的栅。第二FinFET可以包括在衬底上形成的第二鳍、在衬底上第二鳍的第一侧形成的与第二鳍相交的第一栅以及在衬底上第二鳍的与第一侧相对的第二侧形成的与第二鳍相交且与第一栅相对的第二栅。负电容器连接到第二FinFET的第二栅。
Description
技术领域
本公开涉及半导体技术，更具体地，涉及一种包括多栅鳍式场效应晶体管(FinFET)的半导体器件及其制造方法及包括该半导体器件的电子设备，其中该多栅FinFET的栅极之一与负电容连接。
背景技术
亚阈值摆幅(Sub-thresholdSwing，SS)是金属氧化物半导体场效应晶体管(MOSFET)的一项重要性能参数，其大于零，且希望其越小越好。目前，在室温下SS的极限值约为60mV/dec，且难以随着器件尺寸的缩小而降低。期望能够实现更小的SS，以改善器件性能。
发明内容
本公开的目的至少部分地在于提供一种包括多栅鳍式场效应晶体管(FinFET)的半导体器件及其制造方法以及包括该半导体器件的电子设备，其中该多栅FinFET的栅极之一连接有负电容。
根据本公开的一个方面，提供了一种半导体器件，包括第一FinFET、第二FinFET和负电容器。第一FinFET包括在衬底上形成的第一鳍以及在衬底上形成的与第一鳍相交的栅。第二FinFET包括在衬底上形成的第二鳍、在衬底上第二鳍的第一侧形成的与第二鳍相交的第一栅以及在衬底上第二鳍的与第一侧相对的第二侧形成的与第二鳍相交且与第一栅相对的第二栅。负电容器连接到第二FinFET的第二栅。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件形成的集成电路。
根据本公开的再一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成第一鳍和第二鳍；在衬底上形成与第一鳍相交的栅，以形成第一FinFET；在衬底上第二鳍的第一侧和第二侧分别形成与鳍相交且彼此相对的第一栅和第二栅，以形成第二FinFET；以及形成与第二FinFET的第二栅连接的负电容器。
根据本公开的实施例，可以相对容易地将FinFET与带负电容的(多栅)FinFET相集成。在多栅FinFET中，可以形成分离的第一栅和第二栅，在第二栅上可以连接有负电容器。通过这种负电容器，可以使得在第二栅处总的电容为负值，从而可以有效降低亚阈值摆幅(SS)。另一方面，第一栅可以不连接负电容器。通过第一栅，可以有效降低关断电流。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1是示出了根据本公开实施例的鳍式场效应晶体管(FinFET)的示意电路图；
图2(a)-2(s)是示出了根据本公开实施例的制造半导体器件的流程中部分阶段的截面图；
图3(a)-3(n)是示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的截面图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种集成了鳍式场效应晶体管(FinFET)以及其中一个栅连接有负电容的多栅FinFET的半导体器件。该FinFET可以包括在衬底上形成的鳍(以下称为“第一鳍”)以及与该第一鳍相交的栅。栅与第一鳍的表面相交，从而在相应的表面中限定了沟道。当栅横跨第一鳍从而与第一鳍的顶面以及两个侧面相交时，可以在这三个表面中限定沟道。此时，这种FinFET可以称作三栅(trigate)FinFET。例如，当前的常规FinFET常常是这种构造。类似地，多栅FinFET可以包括在衬底上形成的鳍(以下称为“第二鳍”)以及与该第二鳍相交的栅。第二鳍可以与第一鳍实质上平行延伸，例如沿第一方向延伸。
在此，该多栅FinFET的栅可以包括彼此分离或者电隔离的第一栅和第二栅。第一栅可以位于第二鳍的第一侧，第二栅可以位于第二鳍的与第一侧相对的第二侧，它们可以通过第二鳍(以及可选地位于第二鳍顶部的电介质层)相分离。第一栅和第二栅可以彼此对准沿相同的方向延伸。例如，第一栅可以用作控制栅，第二栅可以用作背栅，反之亦然。第二栅可以连接到负电容器。
第一FinFET的栅和第二FinFET的栅可以具有相同的叠层配置，例如，栅介质层/栅电极层的叠层配置。在栅介质层和栅电极层之间还可以插入功函数调节层。此外，第一FinFET的栅和第二FinFET的栅可以沿实质上相同的方向(以下称为“第二方向”)延伸，且可以彼此实质上对准。
图1是示出了根据本公开实施例的多栅FinFET的示意电路图。
如图1所示，根据该实施例的多栅FinFET100包括第一栅(G1)、第二栅(G2)、源极(S)和漏极(D)。在此，FinFET100形成为多栅结构，例如第一栅G1可以是控制栅，第二栅G2可以是背栅，反之亦然。第一栅G1和第二栅G2彼此相对，且均可以影响鳍中形成的沟道区。源区S和漏区D可以形成在沟道区两侧，例如形成于鳍的端部或者形成于在鳍的端部上外延的另外半导体层中。在此，第一栅G1和第二栅G2可以在第二方向上实质上对准，且彼此分隔开。
根据本公开的实施例，第一栅G1和第二栅G2可以具有实质上相同的叠层配置。例如，第一栅G1和第二栅G2各自均可以包括栅介质和栅电极层的叠层(例如，高K/金属栅叠层)。根据实施例，栅介质和栅电极层之间可以插入功函数调节层。
如本领域技术人员所知，第一栅G1(特别是由于其中的栅介质层)将导致第一栅电容，在此以Cg来表示；同样，第二栅(特别是由于其中的栅介质层)将导致第二栅电容1031，在此以C来表示。这种第一栅电容Cg和第二栅电容C是器件固有的电容。
根据本公开的实施例，可以在第二栅G2上串联连接负电容器1033。因此，负电容器1033表现为与第二栅电容1031相串联。一般地，电容器包括极板-电介质层-极板的配置，电介质层可以储存电荷。常规的电容器呈“正”电容特性，即，当电介质层储存的电荷增多时，两个极板间的电压增大。在本公开中，将这种电介质层称作常规电介质层，或者直接简称为电介质层，这与该术语在本领域的常规含义相同。与此不同，某些材料在一定状态下，可以呈现“负”电容特性，即，随着其中储存的电荷增多，极板间的电压反而表现为降低。这种材料称作“负电容材料”。例如，某些铁电材料(例如含Zr、Ba或Sr的材料，如HfZrO2、BaTiO3、KH2PO4或NBT或其任意组合等)在到达某一临界电场时，可发生极化现象。极化使得大量的束缚电荷瞬间积累在材料的表面，使铁电材料两端的电压减小。
由于串联关系，第二栅G2处的总电容Ct可以表示为：
Ct＝|Cn|C/(|Cn|-C)，
其中，C是第二栅电容1031的电容值，Cn是负电容器1033的电容值(如上所述，为负值)，|Cn|表示Cn的绝对值。
如果第一栅G1是控制栅(此时，第二栅G2可以是背栅)，则亚阈值摆幅(SS)可以表示为：
SS≈60(1+Ct/Cg)mV/dec。
根据上式可以看出，当Ct＜0时，可以实现小于60mV/dec的SS。因此，优选地，|Cn|＜C。另外，当SS大于零且数值越小时，器件性能越佳。因此，优选地|Ct|近似等于(或者说，略小于)Cg。此时(1/Ct+1/Cg)小于零，故第一栅G1与第二栅G2之间的总电容小于零，此时晶体管是不稳定的，也即具有电滞性。
备选地，如果第二栅G2是控制栅(此时，第一栅G1可以是背栅)，则SS可以表示为：
SS≈60(1+Cg/Ct)mV/dec。
根据上式可以看出，当Ct＜0时，也可以实现小于60mV/dec的SS。因此，优选地，|Cn|＜C。同理，当SS大于零且数值越小时，器件性能越佳。因此，优选地|Ct|近似等于(或者说，略大于)Cg。此时(1/Ct+1/Cg)大于零，故第一栅G1与第二栅G2之间的总电容大于零，此时晶体管是稳定的，没有电滞性，是通常晶体管优先的工作状态。
根据本公开的实施例，负电容器可以形成为沟槽电容器的形式。在有限的面积中，沟槽电容器可以增大电容器相对的极板面积，并因此增大电容值。例如，可以在金属化叠层的一层或多层中形成沟槽，并在沟槽中形成负电容器(例如，通过在沟槽中形成第一导电层-负电容材料层-第二导电层的叠层)。电容器叠层配置中的层可以沿着沟槽的侧壁和底壁延伸。
各导电层(第一导电层、第二导电层等)可以包括各种合适的导电材料，例如金属、金属氮化物等，或它们的叠层配置。为了更好地与半导体工艺相兼容，导电材料可以包括半导体工艺中用来形成导电接触的材料，例如导电性的扩散阻挡材料如TiN以及金属电极材料如W等。金属电极材料可以形成低欧姆接触，从而适于需要与其他部件形成连接的导电层。另外，为了避免金属电极材料的扩散，可以与之配合使用导电性扩散阻挡材料层。
这种半导体器件可以如下来制造。例如，可以在衬底上形成第一鳍和第二鳍。衬底可以是体(bulk)半导体衬底或者绝缘体上半导体(SOI)衬底。可以在衬底上形成与第一鳍相交的栅，以形成第一FinFET。类似地，可以在衬底上形成与第二鳍相交的栅，以形成第二FinFET。如上所述，在此第二FinFET的栅可以包括位于第二鳍的第一侧的第一栅以及位于第二鳍的第二侧鳍而与第一栅相对的第二栅。
根据本公开的实施例，第一鳍和第二鳍可以通过图形转移技术来形成。例如，可以在衬底上形成图案限定层，该图案限定层具有沿第一方向延伸的两个相对侧壁。在该图案限定层的相对侧壁上，可以通过侧墙(spacer)形成工艺来分别形成第一侧墙和第二侧墙。可以这样的第一侧墙和第二侧墙为掩模，对衬底进行构图，以分别形成第一鳍和第二鳍。
在第一FinFET的栅与第二FinFET的栅(具体地，第一栅和第二栅)具有实质上相同叠层配置的情况下，它们可以在相同的处理中来制作。例如，可以在形成有第一鳍和第二鳍的衬底上形成用于栅的叠层，然后将该叠层构图为分别与第一鳍相交的部分以及与第二鳍相交的部分。对于该叠层与第二鳍相交的部分，可以将其进一步分为分处于第二鳍的第一侧和第二侧的两部分(例如，这可以简单地在该部分中形成沟槽来实现，下面将进一步详细描述)。在构图时，可以利用沿第二方向延伸且分别跨过第一鳍和第二鳍的掩模，这样可以实现第二FinFET的第一栅和第二栅在第二方向上实质上的自对准，且第一FinFET的栅与第二FinFET的栅在第二方向上可以对准。
当然，本公开不限于，例如第一FinFET的栅与第二FinFET的栅可以具有不同的叠层配置，和/或第二FinFET的第一栅和第二栅也可以具有不同的叠层配置。这种情况下，可以对各栅分别进行处理。例如，针对第一FinFET，可以横跨第一鳍形成栅所需的叠层；针对第二FinFET，可以在第二鳍的第一侧形成第一栅所需的叠层，而在第二鳍的第二侧形成第二栅所需的叠层，并对它们进行构图来形成最终的栅形状。本领域存在多种方式来在衬底上的不同区域形成不同材料。
根据实施例，可以利用替代栅工艺。具体地，可以在衬底上形成分别与第一鳍和第二鳍相交的第一牺牲栅和第二牺牲栅。可以(例如，通过选择性刻蚀)去除第一牺牲栅，以在由于该第一牺牲栅的去除而留下的空间中形成第一FinFET的栅；并可以(例如，通过选择性刻蚀)去除第二牺牲栅，以在由于该第二牺牲栅的去除而留下的空间中形成第二FinFET的预备栅。可以将该预备栅分离成两部分，即，位于第二鳍的第一侧的第一部分以及位于第二鳍的第二侧的第二部分。如上所述，在第一FinFET的栅和第二FinFET的栅具有实质上相同叠层配置的情况下，第一和第二牺牲栅可以由相同的牺牲材料层形成，它们的去除可以通过相同的刻蚀配方同时完成，向由于它们的去除而留下的空间中填入栅也可以同时进行。
对于第二FinFET的第二栅，可以形成与之串联连接的负电容器。例如，负电容器可以形成于金属化叠层中(例如，形成为沟槽电容器的形式)，并可以通过金属化互连而连接到第二栅。
本公开的技术可以各种方式来呈现，以下将描述其中一些示例。
图2(a)-2(s)是示出了根据本公开实施例的制造FinFET的流程中部分阶段的截面图。
如图2(a)所示，提供衬底1001。在此，以硅晶片为例进行描述，以便说明体FinFET的情况。但是，本公开不限于此，而是可以适用于其他各种形式的衬底。
在衬底1001中，可以形成阱区1003。例如，可以通过离子注入，并进行退火来形成这种阱区。如果要形成n型器件，则可以形成p型阱区；或者，如果要形成p型器件，则可以形成n型阱区。例如，可以通过向衬底1001中注入n型离子如P或As等来形成n型阱区，注入p型离子如BF2或In等来形成p型阱区。在该示例中，阱区1003位于衬底1001内部。
在形成有阱区1003的衬底1001上，可以通过对衬底1001进行构图来形成的鳍。
根据本公开的实施例，可以通过图形转移技术来形成鳍。具体地，可以在衬底1001上，可以通过例如淀积如化学气相淀积(CVD)、原子层淀积(ALD)等，形成图案限定层1007，用于限定将要形成的鳍的位置。例如，图案限定层1007可以包括非晶硅，厚度为约50～150nm。另外，在形成这些材料层之前，可以通过例如淀积，在衬底1001的表面上形成刻蚀阻挡层1005。例如，刻蚀阻挡层1005可以包括氧化物(例如，氧化硅)，厚度为约1～5nm。
然后，如图2(b)所示，可以在图案限定层1007上形成例如通过光刻(曝光、显影)构图的光刻胶PR1，然后再以该光刻胶PR1为掩模，对图案限定层1007进行构图如反应离子刻蚀(RIE)。RIE可以停止于刻蚀阻挡层1005。之后，可以去除光刻胶PR1。构图后的图案限定层1007可以具有沿第一方向(在该示例中，垂直于纸面的方向)延伸的两个相对侧壁(图中左右两侧的侧壁)，侧壁的位置对应于随后将要形成的两个鳍各自的一个侧壁。
接着，如图2(c)所示，可以在构图后的图案限定层1007的侧壁上形成侧墙(spacer)1011-1和1011-2。例如，侧墙可以包括氮化物，宽度(图中水平方向的维度)为约5～30nm。这种侧墙例如可以通过以大致共形的方式淀积一层氮化物层，然后以大致垂直于衬底表面的方向对淀积的氮化物层进行RIE，以去除其横向延伸部分而留下其竖直延伸部分来形成。之后，可以通过选择性刻蚀如RIE，去除图案限定层1007。这样，得到了沿第一方向延伸的侧墙1011-1和1011-2，该侧墙可以充当用来形成鳍的硬掩模。当然，还可以对侧墙1011-1和1011-2进一步构图如RIE，以限定其沿第一方向的长度。
根据本公开的实施例，还可以对其中一个侧墙(对应于随后将要形成多栅FinFET的鳍，例如，1011-2)进行修整，以减小宽度。例如，如图2(d)所示，可以通过例如光刻胶PR2遮蔽不需要修整的侧墙1011-1，而露出需要修整的侧墙1011-2。然后，对露出的侧墙1011-2进行修整，以将其宽度减小到例如约3～8nm。例如，这种修整可以通过各向同性刻蚀来进行。之后，可以去除光刻胶PR2。侧墙1011-1和1011-2所占区域对应于将要形成鳍的区域。
随后，如图2(e)所示，可以侧墙1011-1和1011-2为掩模，对衬底1001进行构图，来形成鳍。具体地，可以通过例如RIE，依次对刻蚀阻挡层1005和衬底1001进行选择性刻蚀。优选地，对衬底1001的刻蚀可以进行到阱区1003中。刻蚀后的刻蚀阻挡层1005被分别示出为1005-1和1005-2。
这样，相对于侧墙1011-1和1011-2下方的部分，衬底其余部分的表面下凹，从而在衬底1001上形成突出的鳍F1和F2。由于掩模厚度的差异，鳍F1的宽度(图中水平方向的维度，大致对应于侧墙1011-1的宽度)大于鳍F2的宽度(大致对应于侧墙1011-2的宽度)。根据本公开的实施例，鳍F2的宽度可以小于6nm。
当然，形成鳍的方式不限于此。例如，可以通过在衬底1001上形成与将要形成的鳍的形状相对应的光刻胶，并利用光刻胶对衬底1001进行构图如RIE来形成鳍。此外，两个鳍的延伸方向不一定彼此平行，而是可以根据电路设计来合适地布局。
此外，鳍F2的宽度还可以通过其他方式来减小。例如，在利用宽度大致相同的掩模来刻蚀衬底1001得到鳍F1和F2(因此宽度大致相同)之后，可以(在遮蔽鳍F1的情况下)对鳍F2进行各向同性刻蚀，或者对鳍F2的表面进行氧化然后去除表面氧化层，来减小鳍F2的宽度。
接着，可以在形成有鳍的衬底上形成与鳍相交的栅。在以下的描述中，以替代栅工艺为例。
在本示例(即，硅晶片)中，为隔离栅和衬底，可以先形成隔离层。具体地，如图2(f)所示，可以通过例如淀积如CVD，在衬底上形成氧化物层1013，并对该氧化物层进行平坦化处理如化学机械抛光(CMP)。平坦化处理可以停止于侧墙1011-1和1011-2。接着，如图2(g)所示，可以对氧化物层1013进行回蚀(例如，通过湿法腐蚀如稀释HF酸，或者通过HF蒸气)，以形成隔离层。隔离层1013的顶面低于鳍F1和F2的顶面，且优选地不低于阱区1003的表面。
此外，为改善器件性能，还可以形成穿通阻止(PTS)层。例如，如图2(g)中的箭头所示，可以大致垂直于衬底表面的方向，进行离子注入。对于将要形成的n型器件，可以注入p型离子；而对于将要形成的p型器件，可以注入n型离子。可以控制离子注入的能量，使得其基本上不能穿透衬底1001上方的各层而直接到达衬底1001中。但是，由于隔离层1013对注入离子的散射，可以有一部分被散射的离子进入衬底1001中，如图中的倾斜箭头所示。可以进行退火激活离子，从而这些散射离子可以在衬底1001中形成掺杂区1015-1和1015-2，如图2(h)所示，该掺杂区随后可以充当PTS。由于该掺杂区1015-1和1015-2是由于隔离层1013的散射导致的，因此其顶面可以与隔离层1013的顶面大致齐平(或者由于向上的散射和/或扩散因素而略高)。
此外，针对将要形成多栅FinFET的鳍F2，还可以进一步在其顶端形成PTS。例如，如图2(h)所示，可以通过选择性刻蚀如湿法腐蚀(例如，利用热磷酸)来去除鳍顶部的硬掩模1011-1和1011-2。接着，可以利用例如光刻胶PR3遮蔽鳍F1，而露出鳍F2。之后，同样地，如图中的箭头所示，可以大致垂直于衬底表面的方向，进行离子注入。对于将要形成的n型器件，可以注入p型离子；而对于将要形成的p型器件，可以注入n型离子。由于当前在鳍F2顶部仅存在薄薄的一层氧化物，因此离子可以进入鳍F2中。可以控制离子注入的能量，使得其聚集在鳍F2的顶端。可以进行退火激活离子，从而这些注入离子可以在鳍F2的顶端中形成掺杂区1021，如图2(i)所示，该掺杂区随后可以充当PTS。
接着，如图2(j)所示，可以在隔离层1013上形成牺牲材料层1019。例如，可以通过淀积形成多晶硅，并对淀积的多晶硅层进行平坦化处理如CMP，来形成牺牲材料层1019。在此，牺牲材料层1019的顶面可以高于鳍F1和F2的顶面。另外，在形成牺牲材料层1019之前，可以在鳍F1和F2的侧壁上分别形成界面层1017-1和1007-2。例如，界面层可以包括氧化物，厚度为约1～3nm。在该示例中由于均为氧化物，之后将界面层1017-1和刻蚀阻挡层1005-1一体示出为1017-1，且将界面层1017-2和刻蚀阻挡层1005-2一体示出为1017-2。
然后，可以对牺牲材料层1019进行构图，以形成牺牲栅。例如，如图2(k)的俯视图和2(k′)的截面图(沿图2(k)中AA′线的截面图)所示，可以在牺牲材料层1019上形成光刻胶PR4-1和PR4-2，该光刻胶PR4-1和PR4-2可以通过光刻(例如，曝光、显影等)而形成与将要形成的牺牲栅相对应的形状。具体地，如图2(k)和2(k′)所示，可以将光刻胶PR4-1和PR4-2构图为沿与鳍F1和F2相交(例如，垂直)的方向(图中水平方向)延伸的条状。在该示例中，光刻胶PR4-1和PR4-2彼此对准。然后，如图2(l)所示，可以构图后的光刻胶PR4-1和PR4-2为掩模，对牺牲材料层1019进行选择性刻蚀如RIE。这样，牺牲材料层1019构成牺牲栅1019-1和1019-2，牺牲栅1019-1和1019-2分别如构图后的光刻胶PR4-1和PR4-2那样呈沿着与鳍F相交(例如，垂直)的方向延伸的条状。当然，牺牲栅1019-1和1019-2各自的形状和延伸方向可以根据电路设计来适当地设置。
在如上所述形成鳍和牺牲栅之后，可以进行器件其他部分的制造。例如，可以在牺牲栅的侧壁上形成栅侧墙，可以进行源/漏注入(或者通过外延半导体层来形成应变源/漏)等等。本领域技术人员熟知利用替代栅工艺的FinFET制造，在此不再赘述。
然后，可以去除牺牲栅，以形成最终的栅结构。
具体地，如图2(m)所示，可以在隔离层1013上形成进一步的电介质层1031(例如，氧化物)。例如，可以在图2(l)所示的结构上淀积氧化物，然后对其进行平坦化处理如CMP，来形成电介质层1031。CMP可以停止于牺牲栅1019-1和1019-2，从而露出牺牲栅1019-1和1019-2，以便随后将它们置换。
接着，如图2(n)所示，可以通过选择性刻蚀(例如，利用TMAH溶液)，去除牺牲栅1019-1和1019-2。这样，就在电介质层1031中留下了栅槽(未示出，为牺牲栅1019-1和1019-2原本所占据的空间)。然后，可以在栅槽中填充用于栅的材料叠层。例如，可以依次形成栅介质层1045-1/1045-2和栅电极层1047-1/1047-2。例如，栅介质层可以包括高K栅介质如HfO2，厚度为约1～5nm；栅电极层可以包括导电金属如W。例如，可以通过依次以大致共形的方式淀积栅介质层，并淀积栅电极层以填满栅槽，然后进行平坦化处理如CMP(可以电介质层1013为停止点)，来向栅槽中填充这些层。在形成栅介质层之前，可以重构界面层。另外，在栅介质层和栅电极层之间，还可以形成功函数调节层(未示出)。
然后，可以将多栅FinFET的栅叠层(1045-2、1047-2)分成分处于鳍F2两侧的两部分。例如，如图2(o)所示，可以利用例如光刻胶PR5遮蔽图2(n)的结构，露出多栅FinFET的栅叠层的一部分(位于鳍F2顶部的一部分以及可选地其周围的一部分)，并通过选择性刻蚀如RIE来在栅电极层1047-2形成沟槽，以将其分成彼此分离的两部分1047-21和1047-22。也可以进一步选择性刻蚀栅介质层1045-2。但是，由于栅介质层1045-2并不导电，因此可以原样保留。之后，可以去除光刻胶PR5。
这样，分别在鳍F2的第一侧(图中左侧)形成了第一栅(1045-2、1047-21)，在鳍F2的第二侧(图中右侧)形成了第二栅(1045-2、1047-22)。例如，第一栅和第二栅之一可以用作控制栅，另一个可以用作背栅。
在此，第一栅和第二栅关于鳍F2可以大致对称，从而它们分别导致的第一栅电容和第二栅电容可以大致相等。这种情况下，随后形成的负电容器的电容绝对值可以大致等于第一栅电容或第二栅电容的约1/2。
接着，可以形成金属化叠层。
例如，如图2(p)所示，可以在图2(o)所示的结构上例如通过淀积形成层间电介质层1049(例如，氧化物)。层间电介质层1049还填充了如上所述在多栅FinFET的栅叠层中形成的沟槽。在与栅(1045-1、1047-1)相对应的位置处，可以形成接触部1051-1；在与第一栅(1045-2、1047-21)相对应的位置处，可以形成接触部1051-2。接触部例如可以通过刻蚀层间电介质层形成接触孔，并在接触孔中填充导电材料层(例如，W)来形成。同样地，可以在与源/漏区(未示出)相对应的位置处，形成接触部。当然，也可以先在接触孔的侧壁和底壁上先形成(导电性)扩散阻挡层如TiN，然后再填充导电材料。
在层间电介质层1049中，可以形成负电容器。
例如，如图2(q)所示，可以在形成有接触部的层间电介质层1049上形成光刻胶PR6。可以通过光刻，将该光刻胶PR6构图为露出层间电介质层1049的一部分，此后将在该部分中形成负电容器。可以通过调节光刻胶PR6所露出部分的大小，来调节随后形成的负电容器的电容。然后，可以构图的光刻胶PR6为掩模，对层间电介质层1049进行选择性刻蚀如RIE，直至露出第二栅(具体地，其栅电极层1047-22)，从而在层间电介质层1049中形成沟槽R1。之后，可以去除光刻胶PR6。
随后，可以向沟槽R1中填充各种材料层，来形成负电容器。例如，如图2(r)所示，可以依次在沟槽R1中形成第一导电层-负电容材料层-第二导电层的叠层配置。在图2(r)的示例中，第一导电层可以包括TiN层1033(例如，厚度为约约1-5nm，可以通过ALD来形成)。该TiN层1033一方面由于其导电性而充当负电容器的一个极板，一方面也可以用作扩散阻挡层。如果需要的话(例如，为了降低接触点电阻)，第一导电层还可以包括低欧姆电阻的一层或多层欧姆接触层如金属(例如，W等)。负电容材料层可以包括HfZrO2层1035(例如，厚度为约2～100nm，可以通过ALD来形成)。第二导电层可以包括TiN层1037(例如，厚度为约约1-5nm，可以通过ALD来形成)和欧姆接触层1039(例如，金属如W，可以通过ALD或CVD来形成)，充当电容器的另一个极板。在此，TiN层1037主要用作扩散阻挡层(可以省略)，欧姆接触层1039可以与随后形成的其他接触部件(例如，参见图2(q)所示的1055-22)接触。例如，可以通过依次以大致共形的方式淀积TiN层1033、HfZrO2层1035和TiN层1037，并淀积欧姆接触层1039以填满沟槽R1，然后进行平坦化处理例如CMP，来向沟槽R1中填充这些层。
在该示例中，负电容器(1033、1035、1037、1039)的一个极板(1033)直接接触栅电极层1047-22，并因此连接到第二栅。
接着，还可以形成金属化叠层中的其他层。在该示例中，由于在层间电介质层1049的上一层中形成金属互连的形式，可以如图2(s)所示，先通过选择性刻蚀如RIE，对TiN层1033、HfZrO2层1035和TiN层1037进行回蚀，使得它们下凹。随后，在层间电介质层1049上形成另一层间电介质层1053(例如，氧化物)。在该层间电介质层1053中，可以形成与接触部1051-1、1051-2以及欧姆接触层1039相对应的金属互连1055-1、1055-21和1055-22。金属互连1055-1、1055-21和1055-22可以在层间电介质层1053中按一定路线延伸，从而将接触部1051-1、1051-2以及欧姆接触层1039(负电容器的另一个极板)电连接到其他部件。由于TiN层1033、HfZrO2层1035和TiN层1037下凹且下凹处被层间电介质层1053填充，可以避免它们与金属互连1055-22之间不必要的电连接。
在以上示例中，沟槽R1位于第二栅正上方(沟槽R1的宽度小于第二栅的宽度)。当然，本公开不限于此。例如，沟槽R1也可以偏向第二栅的一侧(图中右侧)。另外，在层间电介质层1053中可以形成导电通道(via)(可以在再上一层中形成金属互连)，导电通道可以分别对准接触部1051-1、1051-2和欧姆接触层1039等。这种情况下，没有必要如上所述使TiN层1033、HfZrO2层1035和TiN层1037下凹。此外，负电容器也可以形成于金属化叠层中的更上层，并通过导电通道和/或金属互连而连接到第二栅。
图3(a)-3(n)是示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的截面图。
如图3(a)所示，提供衬底2001。在此，以SOI衬底为例进行描述，以便说明SOIFinFET的情况。具体地，SOI衬底2001可以包括基底衬底2001-1(例如，硅)、埋入绝缘层2001-2(例如，氧化物)和SOI层2001-3(例如，硅)。
在衬底2001上，可以依次形成刻蚀阻挡层2005和图案限定层2007。对于刻蚀阻挡层2005和图案限定层2007，可以参见以上对刻蚀阻挡层1005和图案限定层1007的描述。
如图3(b)所示，可以利用构图的光刻胶PR1′，对图案限定层2007进行构图如RIE以形成沿第一方向延伸的两个相对侧壁，侧壁的位置对应于随后将要形成的两个鳍各自的一个侧壁。RIE可以停止于刻蚀阻挡层2005。对此，可以参见以上结合图2(b)的描述。
然后，可以形成用于限定鳍的硬掩模。例如，如图3(c)所示，可以在构图后的图案限定层2007的侧壁上形成侧墙2011-1和2011-2。对此，可以参见以上结合图2(c)的描述。对于其中一个侧墙(对应于随后将要形成多栅FinFET的鳍，例如，2011-2)可以进行修整，以减小宽度，如以上结合图2(d)所述。
随后，如图3(d)所示，可以侧墙2011-1和2011-2为掩模，依次对刻蚀阻挡层2005(如果有的话)以及衬底2001(具体地，SOI层2001-3)进行选择性刻蚀如RIE，来形成鳍。在此，对衬底2001的刻蚀可以停止于埋入绝缘层2001-2。刻蚀后的刻蚀阻挡层2005被分别示出为2005-1和2005-2。
这样，相对于侧墙2011-1和2011-2下方的部分，衬底其余部分的表面下凹，从而在衬底2001上形成突出的鳍F1和F2。鳍F2的宽度可以小于6nm。接着，可以在形成有鳍的衬底上形成与鳍相交的栅。由于该示例涉及SOI衬底，因此无需单独形成隔离层。
此外，为改善器件性能，还可以形成穿通阻止(PTS)层。例如，如图3(e)所示，可以通过选择性刻蚀如湿法腐蚀(例如，利用热磷酸)来去除鳍顶部的硬掩模2011-1和2011-2。接着，可以利用例如光刻胶PR3′遮蔽鳍F1，而露出鳍F2。之后，如图中的箭头所示，可以大致垂直于衬底表面的方向，进行离子注入，并可以通过退火来激活注入的离子，以在鳍F2的顶端中形成PTS2021，如图3(f)所示。之后，可以去除光刻胶PR3′。对此，例如可以参见以上结合图2(h)的描述。
然后，如图3(g)所示，可以在埋入绝缘层2001-2上形成牺牲材料层2019。另外，在形成牺牲材料层2019之前，可以在鳍F的侧壁上形成界面层2017-1和2017-2。对此，例如可以参见以上结合图2(j)的描述。
然后，可以对牺牲材料层2019进行构图，以形成牺牲栅2019-1和2019-2。牺牲栅呈可以沿着与鳍相交(例如，垂直)的方向延伸的条状。对此，例如可以参见以上结合图2(k)-2(l)的描述。
在如上所述形成鳍和牺牲栅之后，可以进行器件其他部分的制造。之后，可以去除牺牲栅，以形成最终的栅结构。
具体地，如图3(h)所示，可以在埋入绝缘层2001-2上形成进一步的电介质层2031(例如，氧化物)，对此，例如可以参见以上结合图2(m)的描述。然后，去除牺牲栅2019-1和2019-2，并分别向由于其去除而留下的空间中填充栅叠层。如图3(i)所示，可以依次形成栅介质层2045-1/2045-2和栅电极层2047-1/2047-2。对此，例如可以参见以上结合图2(n)的描述。
对于多栅FinFET的栅叠层(2045-2、2047-2)，可以将其分成分处于鳍F2两侧的两部分。例如，如图3(j)所示，可以在栅电极层2047-2形成沟槽，以将其分成彼此分离的两部分2047-21和2047-22。对此，例如可以参见以上就结合图2(o)的描述。
这样，分别在鳍F2的第一侧(图中左侧)形成了第一栅(2045-2、2047-21)，在鳍F2的第二侧(图中右侧)形成了第二栅(2045-2、2047-22)。例如，第一栅和第二栅之一可以用作控制栅，另一个可以用作背栅。
在此，第一栅和第二栅关于鳍F2可以大致对称，从而它们分别导致的第一栅电容和第二栅电容可以大致相等。这种情况下，随后形成的负电容器的电容绝对值可以大致等于第一栅电容或第二栅电容的约1/2。
接着，可以进行金属化叠层的制作，并可以在其中形成负电容器。
例如，如图3(k)所示，可以在图3(j)所示的结构上例如通过淀积形成层间电介质层2049(例如，氧化物)。在与栅(2045-1、2047-1)相对应的位置处，可以形成接触部2051-1；在与第一栅(2045-2、2047-21)相对应的位置处，可以形成接触部2051-2。另外，如图3(l)所示，可以在层间电介质层2049中形成沟槽R2。可以通过向沟槽R2中填充各种材料层，来形成负电容器。例如，如图3(m)所示，可以依次在沟槽R1中形成第一导电层-负电容材料层-第二导电层的叠层配置。在图3(m)的示例中，第一导电层可以包括TiN层2033(例如，厚度为约约1-5nm)，负电容材料层可以包括HfZrO2层2035(例如，厚度为约2～100nm)，第二导电层可以包括TiN层2037(例如，厚度为约约1-5nm)和欧姆接触层2039(例如，金属如W)。之后，还可以在另一层间电介质层2053中形成金属互连2055-1、2055-21和2055-22，如图3(n)所示。对此，例如可以参见以上结合图2(q)-2(s)的描述。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、平板电脑(PC)、个人数字助手(PDA)等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (31)
1.一种半导体器件，包括：
第一鳍式场效应晶体管FinFET，包括：
在衬底上形成的第一鳍；和
在衬底上形成的与第一鳍相交的栅，
第二FinFET，包括：
在衬底上形成的第二鳍；
在衬底上第二鳍的第一侧形成的与第二鳍相交的第一栅；和
在衬底上第二鳍的与第一侧相对的第二侧形成的与第二鳍相交且与第一栅相对的第二栅，以及
负电容器，连接到第二FinFET的第二栅。
2.根据权利要求1所述的半导体器件，其中，第一鳍和第二鳍沿实质上平行的方向延伸。
3.根据权利要求1所述的半导体器件，其中，第一鳍的宽度大于第二鳍的宽度。
4.根据权利要求3所述的半导体器件，其中，第二鳍的宽度小于6nm。
5.根据权利要求1所述的半导体器件，其中，第一FinFET的栅与第二FinFET的第一栅和第二栅沿实质上相同的方向延伸。
6.根据权利要求5所述的半导体器件，其中，第一FinFET的栅与第二FinFET的第一栅和第二栅沿其延伸方向彼此实质上对准。
7.根据权利要求1所述的半导体器件，其中，第一FinFET的栅与第二FinFET的第一栅和第二栅具有实质上相同的叠层配置。
8.根据权利要求1所述的半导体器件，还包括：位于第二鳍顶部的电介质层，其中第二FinFET的第一栅和第二栅通过第二鳍及其顶部的电介质层而彼此分开。
9.根据权利要求1所述的半导体器件，其中，第一FinFET的栅横跨第一鳍。
10.根据权利要求1所述的半导体器件，其中，负电容器形成为金属化叠层中的沟槽电容器。
11.根据权利要求1所述的半导体器件，其中，负电容器的电容绝对值小于第二FinFET的第二栅所导致的第二栅电容。
12.根据权利要求11所述的半导体器件，其中，负电容器的电容绝对值是第二栅电容的约1/2。
13.根据权利要求11或12所述的半导体器件，其中，负电容器与第二FinFET的第二栅电容的串联电容的绝对值近似等于第二FinFET的第一栅所导致的第一栅电容。
14.根据权利要求1所述的半导体器件，其中，负电容器包括第一导电层-负电容材料层-第二导电层的叠层。
15.根据权利要求14所述的半导体器件，其中，第一导电层与第二栅相接触。
16.根据权利要求14所述的半导体器件，其中，第一导电层和第二导电层中至少之一包括TiN。
17.根据权利要求14所述的半导体器件，其中，第一导电层和第二导电层中至少之一包括导电材料的叠层。
18.根据权利要求1所述的半导体器件，其中，
衬底是体半导体衬底，以及
第一FinFET还包括在位于第一鳍下方的衬底部分中形成的第一穿通阻止层，和/或第二FinFET还包括在位于第二鳍下方的衬底部分中形成的第二穿通阻止层。
19.根据权利要求12所述的半导体器件，其中，衬底是绝缘体上半导体SOI衬底，且鳍形成于该SOI衬底的SOI层中。
20.根据权利要求18或19所述的半导体器件，其中，第二FinFET还包括在第二鳍顶端形成的第三穿通阻止层。
21.一种电子设备，包括由如权利要求1-20中任一项所述的半导体器件形成的集成电路。
22.根据权利要求21所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
23.一种制造半导体器件的方法，包括：
在衬底上形成第一鳍和第二鳍；
在衬底上形成与第一鳍相交的栅，以形成第一鳍式场效应晶体管FinFET；
在衬底上第二鳍的第一侧和第二侧分别形成与鳍相交且彼此相对的第一栅和第二栅，以形成第二FinFET；以及
形成与第二FinFET的第二栅连接的负电容器。
24.根据权利要求23所述的方法，其中，在衬底上形成第一鳍和第二鳍包括：
在衬底上形成图案限定层，该图案限定层具有沿第一方向延伸的两个相对侧壁；
在所述侧壁上分别形成第一侧墙和第二侧墙；以及
以第一侧墙和第二侧墙为掩模，对衬底进行构图，以分别形成第一鳍和第二鳍。
25.根据权利要求24所述的方法，还包括：
对第二侧墙进行修整，以降低其宽度。
26.根据权利要求23所述的方法，其中，形成第一FinFET的栅以及第二FinFET的第一栅和第二栅包括：
在衬底上形成与第一鳍相交的第一牺牲栅以及与第二鳍相交的第二牺牲栅；
去除第一牺牲栅和第二牺牲栅，在由于该第一牺牲栅的去除而留下的空间中形成第一FinFET的栅，且在由于第二牺牲栅的去除而留下的空间中形成第二FinFET的预备栅；以及
在第二FinFET的预备栅中形成沟槽，以将该预备栅分为位于第二鳍第一侧的第一部分和位于第二鳍第二侧的第二部分，其中预备栅的第一部分形成第二FinFET的第一栅，且预备栅的第二部分形成第二FinFET的第二栅。
27.根据权利要求26所述的方法，其中，形成第一牺牲栅和第二牺牲栅包括：
在形成有第一鳍和第二鳍的衬底上形成牺牲材料层，该牺牲材料层的顶面高于第一鳍和第二鳍的顶面；
将牺牲材料层构图为与第一鳍相交的第一部分以及与第二鳍相交的第二部分，其中牺牲材料层的第一部分形成第一牺牲栅，牺牲材料层的第二部分形成第二牺牲栅。
28.根据权利要求27所述的方法，其中，利用牺牲材料层上形成的沿相同方向彼此对准延伸且分别横跨第一鳍和第二鳍的掩模，来对牺牲材料层进行构图。
29.根据权利要求26所述的方法，其中，衬底是体半导体衬底，其中，在形成鳍之后且在形成牺牲材料层之前，该方法还包括：
在衬底上形成隔离层；以及
进行离子注入，以形成穿通阻止层。
30.根据权利要求26所述的方法，其中，在形成鳍之后且在形成牺牲材料层之前，该方法还包括：
通过离子注入，在第二鳍的顶端形成穿通阻止层。
31.根据权利要求23所述的方法，其中，形成负电容器包括：
在层间电绝缘层中形成沟槽；以及
在该沟槽中依次形成第一导电层、负电容材料层和第二导电层。
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