CN103811315A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。一示例方法可以包括：在衬底上形成第一掩蔽层，并以第一掩蔽层为掩模形成源区和漏区之一；在衬底上形成第二掩蔽层，并以第二掩蔽层为掩模形成源区和漏区中另一个；去除第二掩蔽层的一部分，所述一部分靠近所述源区和漏区中另一个；以及形成第一栅介质层和浮栅层；在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成掩模层，并以该掩模层为掩模，对浮栅层进行构图，然后去除掩模层；以及形成第二栅介质层，并在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成栅导体。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体领域，更具体地，涉及一种半导体器件及其制造方法。
背景技术
随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了使用包括高K栅介质和金属栅导体的栅堆叠。为避免栅堆叠的性能退化，包括这种栅堆叠的半导体器件通常利用替代栅工艺来制造。替代栅工艺涉及在栅侧墙之间限定的孔隙中形成高K栅介质和金属栅导体。然而，由于器件尺寸的缩小，要在如此小的孔隙中形成高K栅介质和金属导体越来越困难。
发明内容
本公开的目的至少部分地在于提供一种半导体器件及其制造方法。
根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上形成第一掩蔽层，并以第一掩蔽层为掩模形成源区和漏区之一；在衬底上形成第二掩蔽层，并以第二掩蔽层为掩模形成源区和漏区中另一个；去除第二掩蔽层的一部分，所述一部分靠近所述源区和漏区中另一个；以及形成第一栅介质层和浮栅层；在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成掩模层，并以该掩模层为掩模，对浮栅层进行构图，然后去除掩模层；以及形成第二栅介质层，并在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成栅导体。
根据本公开的另一方面，提供了一种制造半导体器件，包括：衬底；以及在衬底上形成的源区和漏区以及栅堆叠，其中，所述栅堆叠包括：第一栅介质；浮栅层；第二栅介质；和栅导体，所述栅导体以侧墙形式形成于位于栅堆叠一侧的电介质层或者栅侧墙的侧壁上，其中，浮栅层被构图为限于栅导体在所述一侧的侧壁与所述电介质层或者栅侧墙的侧壁之间以及栅导体的底面与衬底的表面之间的空间内。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-11是示出了根据本公开实施例的制造半导体器件流程的示意图；
图12-19是示出了根据本公开另一实施例的制造半导体器件流程的示意图；
图20-22是示出了根据本公开另一实施例的制造半导体器件流程的示意图；
图23是示出了根据本公开另一实施例的半导体器件的示意图；以及
图24-28是示出了根据本公开另一实施例的制造半导体器件的部分流程的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
在常规工艺中，在利用“伪”栅堆叠以及该伪栅堆叠两侧的侧墙在衬底中制造出源区和漏区之后，保留两侧的侧墙而在侧墙之间限定出孔隙，通过填充孔隙来形成真正的栅堆叠。与此不同，在本公开中，提出了一种“替代侧墙”工艺。在形成源区和漏区之后，保留位于源区和漏区之一一侧存在的材料层，并在该保留的材料层的侧壁上以侧墙的形式形成栅堆叠(特别是，栅导体)。从而可以在较大的空间(具体地，大致为栅区+源区和漏区中另一个的区域)上来形成栅堆叠，相比于仅在侧墙之间的小孔隙中形成栅堆叠的常规工艺，可以使得工艺更加容易进行。
根据本发明的实施例，可以利用掩蔽层来在衬底上的有源区中形成源区和漏区。具体地，例如可以利用第一掩蔽层来掩蔽有源区，露出有源区的一部分，可以对该部分进行处理以形成源区和漏区之一。另外，可以利用第二掩蔽层来掩蔽有源区，露出有源区的另一部分，可以对该另一部分进行处理以形成源区和漏区中另一个。
第一和第二掩蔽层可以按各种方式来形成，只要它们能够掩蔽有源区并露出有源区的相应部分，从而在源/漏形成工艺中充当掩模。另外，第二掩蔽层可以包括第一掩蔽层的一部分。
在如上所述形成源区和漏区之后，可以对第二掩蔽层进行构图，以去除第二掩蔽层的一部分，从而进一步露出有源区的又一部分。可以在露出的该又一部分上来形成栅堆叠。例如，栅堆叠可以通过侧墙工艺来形成。为了便于第二掩蔽层的构图，第二掩蔽层优选地包括由不同材料构成的若干部分，这些部分中的至少一些相对于彼此可以具有刻蚀选择性，从而可以选择性去除其中的一些部分。
本公开可以各种形式呈现，以下将描述其中一些示例。
首先，参照图1-11，描述根据本公开一实施例的制造半导体器件的流程。
如图1所示，提供衬底100。该衬底100可以是各种形式的衬底，例如但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在衬底100上，可以形成有浅沟槽隔离(STI)102，用以隔离单独器件的有源区。STI 102例如可以包括氧化物(例如，氧化硅)。这里需要指出的是，在以下描述的示例中，为方便说明，仅描述了形成单个器件的情况。但是本公开不局限于此，而是可以应用于形成两个或更多器件的情况。
接下来，如图2所示，可选地在衬底100的表面上例如通过淀积形成一薄氧化物层(例如，氧化硅)104。该氧化物层104例如具有5-10nm的厚度，可以在随后用来形成界面层(IL)。在衬底100上(在形成氧化物层104的情况下，在氧化物层104的表面上)例如通过淀积形成厚度约为100-200nm的第一子掩蔽层106。例如，第一子掩蔽层106可以包括氮化物(例如，氮化硅)，且可以通过例如反应离子刻蚀(RIE)被构图为覆盖有源区的一部分(该部分大致对应于随后形成的源区或漏区)。
在形成氧化物层104的情况下，如图3所示，可以相对于第一子掩蔽层106(例如，氮化物)和衬底100(例如，体Si)，选择性刻蚀氧化物层104，以形成例如厚度约为0.5-1nm的IL 108。这里，为了图示方便，并没有示出IL 108的厚度与氧化物层104的厚度之间的差异。
另外，如图3所示，在第一子掩蔽层106的侧壁上形成第一侧墙112。例如，该第一侧墙112被形成为具有约15nm-60nm的宽度，以覆盖有源区的一部分(该部分大致对应于随后形成的栅区)。第一侧墙112例如可以包括多晶硅或非晶硅。存在多种手段来形成侧墙，在此不对侧墙的形成进行详细描述。
这样，第一子掩蔽层106和第一侧墙112(构成上述的“第一掩蔽层”)露出了有源区的一部分。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区之一。例如，这可以如下进行。
具体地，如图3(其中的竖直箭头)所示，可以进行延伸区(extension)注入，以形成延伸区116。例如，对于p型器件，可以通过注入p型杂质如In、BF2或B；对于n型器件，可以通过注入n型杂质如As或P，来形成延伸区。这里需要指出的是，图3中的虚线框116仅仅是为了图示方便而示出为规则的矩形形状。实际上，延伸区116的形状由注入工艺决定，并且可能没有明确的边界。另外，为了优化性能，可以在延伸区注入之前，进行晕圈(halo)注入，如图3中的倾斜箭头所示。例如，对于p型器件，可以通过注入n型杂质如As或P；对于n型器件，可以通过注入p型杂质如In、BF2或B，来形成晕圈(未示出)。
然后，如图4中的箭头所示，可以进行(倾斜)源/漏注入，形成源/漏注入区118。对于p型器件，可以通过注入p型杂质如In、BF2或B；对于n型器件，可以通过注入n型杂质如As或P，来形成源/漏注入区。这里需要指出的是，图4中的虚线框118仅仅是为了图示方便而示出为规则的矩形形状。实际上，源/漏注入区118的形状由注入工艺决定，并且可能没有明确的边界。
接下来，如图5所示，在衬底100上形成第二子掩蔽层120，以至少覆盖上述形成的源区和漏区之一。第二子掩蔽层120例如可以包括氧化物(如氧化硅)。然后可以进行平坦化处理例如化学机械抛光(CMP)，以露出第一掩蔽层(第一子掩蔽层106、第一侧墙112)，以便随后进行处理。
随后，如图6所示，可以通过相对于第一侧墙112(例如，多晶硅或非晶硅)以及第二子掩蔽层120、氧化物层104(例如，氧化硅)，选择性刻蚀第一子掩蔽层106(例如，氮化硅)，以去除第一掩蔽层106。这种选择性刻蚀例如可以通过热磷酸来进行。
此时，如图6所示，第二子掩蔽层120和第一侧墙112(构成上述的“第二掩蔽层”)露出了有源区的一部分。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区中另一个。例如，这可以如下进行。
具体地，如图6所示，可以进行延伸区(extension)注入，以形成延伸区124。例如，对于p型器件，可以通过注入p型杂质如In、BF2或B；对于n型器件，可以通过注入n型杂质如As或P，来形成延伸区。这里需要指出的是，图6中的虚线框124仅仅是为了图示方便而示出为规则的矩形形状。实际上，延伸区124的形状由注入工艺决定，并且可能没有明确的边界。另外，为了优化性能，可以在延伸区注入之前，进行晕圈(halo)注入。例如，对于p型器件，可以通过注入n型杂质如As或P；对于n型器件，可以通过注入p型杂质如In、BF2或B，来形成晕圈(未示出)。然后，可以进行(倾斜)源/漏注入，形成源/漏注入区126。对于p型器件，可以通过注入p型杂质如In、BF2或B；对于n型器件，可以通过注入n型杂质如As或P，来形成源/漏注入区。这里需要指出的是，图6中的虚线框126仅仅是为了图示方便而示出为规则的矩形形状。实际上，源/漏注入区126的形状由注入工艺决定，并且可能没有明确的边界。
接下来，如图7所示，可以进行退火处理例如尖峰退火、激光退火、快速退火等，以激活注入的杂质，形成最终的源/漏区128。然后，可以通过选择性刻蚀，去除第一侧墙112。例如，第一侧墙112(例如，多晶硅或非晶硅)可以通过TMAH溶液来选择性去除。这样，就在第二子掩蔽层120的一侧留下了较大的空间(大致对应于栅区+源区和漏区中另一个的区域)，从而可以容易地进行栅堆叠的形成。
然后，可以如下来形成栅堆叠。具体地，如图8所示，例如可以通过淀积形成第一栅介质层142。例如，第一栅介质层142可以包括高K栅介质材料如HfO2，厚度可以为约2-4nm。可选地，在形成第一栅介质层142之前，可以重构IL。例如，如以上参考附图3所述，可以通过对氧化物层104进行选择性刻蚀，来形成IL(未示出)。在第一栅介质层142上，例如可以通过淀积形成浮栅层144。浮栅层144可以包括金属栅导体材料如Ti、Co、Ni、Al、W及其合金等，或者金属性材料如TiN等。
根据本公开的实施例，为了防止浮栅层144与其他部件之间不希望的电接触(例如，与随后可能在栅堆叠上方形成的接触部之间的电接触)，可以对浮栅层144按如下方式进行构图。具体地，如图8所示，首先在浮栅层144上例如通过淀积形成一掩模层146。该掩模层146例如可以包括多晶硅或非晶硅。然后，如图9所示，例如可以通过RIE，对该掩模层146进行选择性刻蚀，从而将其构图为侧墙形式的掩模。然后，以该侧墙形式的掩模层146为掩模，对浮栅层144进行选择性刻蚀。可选地，还可以进一步对第一栅介质层142进行选择性刻蚀(不是必须的)。
在对浮栅层144进行构图之后，如图10所示，可以去除掩模层146。例如，这可以通过TMAH溶液，相对于浮栅层144(例如，TiN)和第一栅介质层142(例如，HfO2)，选择性刻蚀掩模层146(例如，多晶硅或非晶硅)来实现。然后，例如可以通过淀积，形成第二栅介质层130。在第二栅介质层130上，可以形成栅导体层134。例如，第二栅介质层130可以包括高K栅介质材料如HfO2，厚度可以为约2-4nm；栅导体层134可以包括金属栅导体材料如Ti、Co、Ni、Al、W及其合金等。
优选地，在第二栅介质层130和栅导体134之间还可以形成功函数调节层132。功函数调节层132例如可以包括TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa、NiTa、MoN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSi、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx及其组合，厚度可以约为2-10nm。
然后，如图11所示，可以对栅导体层134进行构图，以形成侧墙形式的栅导体。例如，可以通过控制侧墙形成工艺中的参数如淀积厚度、RIE参数等，使得所形成的侧墙形式的栅导体134基本上位于下方已经形成的源区和漏区之间。
在形成栅导体之后，可以以栅导体为掩模，依次对功函数调节层132、第二栅介质层130、第一栅介质层142中一层或多层进行构图(不是必须的)，例如RIE。在图11的示例中，仅示出了以栅导体为掩模，对功函数调节层132进行构图的情况。
在此需要指出，由于侧墙的尺寸(部分地)依赖于该侧墙所形成于的侧壁高度，在相同或相似的工艺条件下，侧墙形式的栅导体134(参见图11)通常略大于或几乎等于侧墙形式的掩模层146(参见图9)。因此，利用侧墙形式的掩模层146刻蚀得到的浮栅层144一般不会延伸超出侧墙形式的栅导体134，从而能够确保浮栅层144可靠地夹于第一栅介质层140和第二栅介质层130(即便它们以栅导体134为掩模进行构图)之间，从而可以可靠地避免不希望的电接触。
随后，可以通过淀积形成层间电介质层，并进行平坦化处理如CMP。层间电介质层可以包括氧化物(例如，氧化硅)、氮化物或其组合。然后，可以形成接触部等外围部件，在此不再赘述。
这样，就得到了根据本公开的示例半导体器件。如图11所示，该半导体器件可以包括在衬底上形成的源区和漏区(128)以及栅堆叠(142，140，130，132，134)。栅堆叠，尤其是其中的栅导体134，以侧墙的形式形成于栅堆叠一侧(图9中的左侧)的掩蔽层(或者说，电介质层)120的侧壁上。由于栅堆叠中包括浮栅层144，因此该半导体器件可以用作一种闪存器件。
如上所述，浮栅层144一般不会延伸超出侧墙形式的栅导体134。也就是说，浮栅层处于栅导体134与掩蔽层120的相对侧面之间以及栅导体134的底面与衬底100的表面之间的空间内。更具体来说，浮栅层144可以包括在栅导体134和掩蔽层120的侧壁之间延伸的纵向部分以及在栅导体134和衬底的表面之间延伸的横向部分。优选地，纵向部分的顶端低于栅导体134在掩蔽层120一侧的顶面，横向部分的顶端相对于栅导体134在与掩蔽层120相反一侧的端面凹进。
根据本公开的另一示例，在掩蔽层120的侧壁与第一栅介质层142之间，还可以存在一电介质侧墙(未示出)。例如，该电介质侧墙可以是在去除第一侧墙112(参见以上结合图7的描述)之后，在第二子掩蔽层120的侧壁上另外形成的。例如，该电介质侧墙可以包括氮化物(例如，氮化硅)，其厚度可以为5-20nm。或者，该电介质侧墙例如可以是在去除第一侧墙112(参见以上结合图7的描述)的过程中，通过保留第一侧墙112的一部分而形成的。或者，该电介质侧墙例如可以是形成在第一侧墙112的侧壁上(参见图4)，然后在该电介质侧墙的侧壁上再形成第二子掩蔽层120(参见图5)。
接下来，参照图12-19，描述根据本公开另一实施例的制造半导体器件的流程。图12-19与图1-11中相似的附图标记表示相似的部件。在以下描述中，主要说明该实施例与上述实施例之间的不同。
如图12所示，提供衬底1000，该衬底1000上可以形成有STI1002。在衬底1000的表面上，可选地可以形成薄氧化物层1004。关于衬底1000和氧化物层1004的详情，可以参见以上结合图1-2对于衬底100和氧化物层104的描述。
在衬底1000上(在形成氧化物层1004的情况下，在氧化物层1004的表面上)例如通过淀积形成厚度约为100-200nm的第一子掩蔽层1006。例如，第一子掩蔽层1006可以包括氮化物(例如，氮化硅)，且可以通过例如RIE被构图为覆盖有源区的一部分(该部分大致对应于随后形成的源区或漏区)。
根据本公开的一个实施例，为更好地控制短沟道效应以及抑制带间泄露，如图12所示，可以第一子掩蔽层1006为掩模，通过离子注入(图中箭头所示)，形成超陡后退阱(SSRW)1010。例如，对于p型器件，可以通过注入n型杂质如As、P或Sb；对于n型器件，可以通过注入p型杂质如In、BF2或B，来形成SSRW。这里需要指出的是，图12中的虚线框1010仅仅是为了图示方便而示出为规则的矩形形状。实际上，SSRW 1010的形状由注入工艺决定，并且可能没有明确的边界。
随后，如图13所示，在第一子掩蔽层1006的侧壁上形成第一子侧墙1012。例如，该第一子侧墙1012被形成为具有约5-50nm的宽度，以覆盖有源区的一部分(该部分大致对应于随后形成的栅区)。第一子侧墙1012例如可以包括多晶硅或非晶硅。在第一子侧墙1012的侧壁上，可以形成第二子侧墙1014。例如，第二子侧墙1014可以包括氧化物(例如，氧化硅)，其尺寸可以与半导体器件的栅侧墙相对应(例如，宽度为约5-20nm)。存在多种手段来形成侧墙，在此不对侧墙的形成进行详细描述。
这样，第一子侧墙1012和第二子侧墙1014(构成“第一侧墙”)以及第一子掩蔽层1006(构成“第一掩蔽层”)露出了有源区的一部分。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区之一。例如，可以利用以上结合图3和4所述的工艺，形成晕圈(未示出)、延伸区1016和源/漏注入区1018。关于晕圈、延伸区1016和源/漏注入区1018的详情，可以参见以上结合图3和4的描述。
接下来，如图14所示，在衬底上形成第二子掩蔽层1020，以至少覆盖上述形成的源区和漏区之一。第二子掩蔽层1020例如可以包括氧化物(例如，氧化硅)。然后可以进行平坦化处理例如CMP，以露出第一子掩蔽层1006、第一侧墙(包括第一子侧墙1012和第二子侧墙1014)，以便随后进行处理(如以上结合图5所述)。
然后，如图15所示，可以通过选择性刻蚀，去除第一子掩蔽层1006(如以上结合图6所述)。然后，可以在第一子侧墙1012的侧壁上形成第二侧墙1022。例如，第二侧墙1022可以包括氮化物(如，氮化硅)，其尺寸可以与半导体器件的栅侧墙相对应(例如，宽度为约5-20nm)。
这样，如图15所示，第二子掩蔽层1020、第一侧墙(包括第一子侧墙1012和第二子侧墙1014)和第二侧墙1022(构成“第二掩蔽层”)露出了有源区的一部分。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区中另一个。例如，可以利用以上结合图6所述的工艺，形成晕圈(未示出)、延伸区1024和源/漏注入区1026。关于晕圈、延伸区1024和源/漏注入区1026的详情，可以参见以上结合图6的描述。
接下来，如图16所示，可以进行退火处理例如尖峰退火、激光退火、快速退火等，以激活注入的杂质，形成最终的源/漏区1028。
随后，可以通过选择性刻蚀，去除第二侧墙1022和第一侧墙的一部分(具体地，第一子侧墙1012)，使得留下第二子侧墙1014。例如，第二侧墙1022(例如，氮化硅)可以通过热磷酸来选择性去除，第一子侧墙1012(例如，多晶硅或非晶硅)可以通过TMAH溶液来选择性去除。这样，就在第二子侧墙1014的一侧留下了较大的空间(大致对应于栅区+所述源区和漏区中另一个的区域)，从而可以容易地进行栅堆叠的形成。
然后，如图17所示，可以依次形成第一栅介质层1042和浮栅层1044，并形成侧墙形式的掩模层1046(如以上结合图8和9所述)。以该侧墙形式的掩模层1046为掩模，对浮栅层1044进行选择性刻蚀。之后，可以去除掩模层1046。
接下来，如图18所示，进一步形成第二栅介质层1030、功函数调节层1032以及侧墙形式的栅导体1034(如以上结合图10和11所述)，以完成栅堆叠。在图18所示的示例中，还以栅导体1034为掩模，进一步对功函数调节层1032进行了刻蚀。
此后，如图19所示，可以通过淀积形成层间电介质层1036，并进行平坦化处理如CMP。层间电介质层1036可以包括氧化物(例如，氧化硅)、氮化物或其组合。
然后，可以形成与源区和漏区相对应的接触部1040。接触部1040例如可以包括金属如W、Cu等。根据一实施例，为了增强接触，还可以在源区和漏区中形成金属硅化物层1038，从而接触部1040通过金属硅化物层1038与源区和漏区接触。金属硅化物层1038例如可以包括NiPtSi。存在多种手段来形成金属硅化物层1038和接触部1040，在此不再赘述。
这样，就得到了根据本公开的示例半导体器件。如图19所示，该半导体器件可以包括在衬底上形成的源区和漏区(1028)以及栅堆叠(1042，1044，1030，1032，1034)。栅堆叠的一侧(图17中的左侧)，存在第二子侧墙1014。栅堆叠，尤其是其中的栅导体1034，以侧墙的形式形成于第二子侧墙(或者说，栅侧墙)1014的侧壁上。该半导体器件可以包括非对称的SSRW 1010，该SSRW 1010大致在栅堆叠下方的半导体衬底中延伸，并延伸到栅堆叠一侧的源/漏区。浮栅层1044被第一栅介质层1042和第二栅介质层1030包封，从而可以避免不希望的电接触。
以下，参照图20-22，描述根据本公开另一实施例的制造半导体器件的流程。图20-22与图1-11中相似的附图标记表示相似的部件。在以下描述中，主要说明该实施例与上述实施例之间的不同。
如图20所示，提供衬底200，该衬底200上可以形成有STI 202。在衬底200的表面上，可选地可以形成薄氧化物层204。关于衬底200和氧化物层204的详情，可以参见以上结合图1-2对于衬底100和氧化物层104的描述。
在衬底200上(在形成氧化物层204的情况下，在氧化物层204的表面上)例如通过淀积形成厚度约为100-200nm的第一掩蔽层206。例如，第一掩蔽层206可以包括氮化物(例如，氮化硅)，且可以通过例如RIE被构图为露出有源区的一部分(该部分大致对应于随后形成的源区或漏区)。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区之一。例如，可以利用以上结合图3和4所述的工艺，形成晕圈(未示出)、延伸区216和源/漏注入区218。关于晕圈、延伸区216和源/漏注入区218的详情，可以参见以上结合图3和4的描述。
接下来，如图21所示，在衬底上形成第二子掩蔽层220，以至少覆盖与上述形成的源区和漏区之一。第二子掩蔽层220例如可以包括氧化物(例如，氧化硅)。然后可以进行平坦化处理例如CMP，以露出第一掩蔽层206，以便通过选择性刻蚀，去除第一掩蔽层206。然后，在第二子掩蔽层220的侧壁上形成第一侧墙212。例如，该第一侧墙212被形成为具有约15nm-60nm的宽度，以覆盖有源区的一部分(该部分大致对应于随后形成的栅区)。第一侧墙212例如可以包括多晶硅或非晶硅。
这样，第二子掩蔽层220和第一侧墙212(构成“第二掩蔽层”)露出了有源区的一部分。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区中另一个。例如，可以利用以上结合图6所述的工艺，形成晕圈(未示出)、延伸区224和源/漏注入区226。关于晕圈、延伸区224和源/漏注入区226的详情，可以参见以上结合图6的描述。
接下来，如图22所示，可以进行退火处理例如尖峰退火、激光退火、快速退火等，以激活注入的杂质，形成最终的源/漏区228。
随后，可以通过选择性刻蚀，去除第一侧墙212。例如，第一侧墙212(例如，多晶硅或非晶硅)可以通过TMAH溶液来选择性去除。这样，就在第二子掩蔽层220的一侧留下了较大的空间(大致对应于栅区+所述源区和漏区中另一个的区域)，从而可以容易地进行栅堆叠的形成。例如，可以依次形成第一栅介质层242、浮栅层244、第二栅介质层230、功函数调节层232以及侧墙形式的栅导体234(如以上结合图8-11所述)。在此，浮栅层244同样可以利用侧墙形式的掩模来刻蚀。图20所示的器件与图11所示的器件在结构上基本一致。
尽管在对图20-22所示的实施例进行描述时并未提及IL，但是可以如上述实施例一样进行形成IL的工艺。
图23是示出了根据本公开另一实施例的半导体器件的示意图。图23所示的半导体器件与图22所示的半导体器件的不同之处在于：栅堆叠，尤其是其中的栅导体234，以侧墙的形式形成于栅堆叠一侧(图23中的左侧)的第二侧墙214的侧壁上。
图23所示的器件可以按以上结合图20-22所述的工艺来制造。其中，第二侧墙214例如可以是在去除第一侧墙212(参见以上结合图22的描述)之后，在第二子掩蔽层220的侧壁上另外形成的。例如，该第二侧墙214可以包括氮化物(例如，氮化硅)，其厚度可以为5-20nm。或者，第二侧墙214例如可以是在去除第一掩蔽层206(参见以上结合图21的描述)的过程中，通过保留第一掩蔽层206的一部分而形成的。或者，第二侧墙214可以形成在第二子掩蔽层220的侧壁上，然后在第二侧墙214的侧壁上形成第一侧墙212(参见图21)。
以下，参照图24～28，描述根据本公开另一实施例的制造半导体器件的流程。图24-28与图1-11中相似的附图标记表示相似的部件。在以下描述中，主要说明该实施例与上述实施例之间的不同。
如图24所示，提供衬底2000，该衬底2000上可以形成有STI2002。在衬底2000的表面上，可选地可以形成薄氧化物层2004。关于衬底2000和氧化物层2004的详情，可以参见以上结合图1-2对于衬底100和氧化物层104的描述。
在衬底2000上(在形成氧化物层2004的情况下，在氧化物层2004的表面上)例如通过淀积形成厚度约为100-200nm的第一子掩蔽层2006。例如，第一子掩蔽层2006可以包括氮化物(例如，氮化硅)。在第一子掩蔽层2006的侧壁上，可以形成第一子侧墙2014。例如，第一子侧墙2014可以包括氧化物(例如，氧化硅)，其尺寸可以与半导体器件的栅侧墙相对应(例如，宽度为约5-20nm)。这样，第一子掩蔽层2006和第一子侧墙2014(构成“第一掩蔽层”)露出有源区的一部分(大致对应于随后形成的源区或漏区)。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区之一。例如，可以利用以上结合图3和4所述的工艺，形成晕圈(未示出)、延伸区2016和源/漏注入区2018。关于晕圈、延伸区2016和源/漏注入区2018的详情，可以参见以上结合图3和4的描述。
接下来，如图25所示，在衬底上形成第二子掩蔽层2020，以至少覆盖与上述形成的源区和漏区之一。第二子掩蔽层2020例如可以包括氧化物(例如，氧化硅)。然后可以进行平坦化处理例如CMP，以露出第一子掩蔽层2006、第一子侧墙2014，之后通过选择性刻蚀，去除第一子掩蔽层2006。
根据本公开的一实施例，为更好地控制短沟道效应以及抑制带间泄露，如图25所示，可以第二子掩蔽层2020和第一子侧墙2014为掩模，通过离子注入，形成SSRW 2010。关于SSRW 2010的详情，可以参见以上结合图12的描述。
然后，如图26所示，在第一子侧墙2014的侧壁上形成第二子侧墙2012。第二子侧墙2012被形成为具有约5-50nm的宽度，以覆盖有源区的一部分(大致对应于随后形成的栅区)。第二子侧墙2012例如可以包括多晶硅或非晶硅。在第二子侧墙2012的侧壁上，可以形成第三子侧墙2022。例如，第三子侧墙2022可以包括氮化物(例如，氮化硅)，其尺寸可以与半导体器件的栅侧墙相对应(例如，宽度为约5-20nm)。这样，第二掩蔽层2020、第一子侧墙214、第二子侧墙2012和第三子侧墙2022(构成“第二掩蔽层”)露出了有源区的一部分。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区中另一个。例如，可以利用以上结合图6所述的工艺，形成晕圈(未示出)、延伸区2024和源/漏注入区2026。关于晕圈、延伸区2024和源/漏注入区2026的详情，可以参见以上结合图6的描述。
接下来，如图27所示，可以进行退火处理例如尖峰退火、激光退火、快速退火等，以激活注入的杂质，形成最终的源/漏区2028。
随后，可以通过选择性刻蚀，去除第二子侧墙2012和第三子侧墙2022，使得留下第一子侧墙2014。例如，第二子侧墙2012(例如，多晶硅或非晶硅)可以通过TMAH溶液来选择性去除，第三子侧墙2022(例如，氮化硅)可以通过热磷酸来选择性去除。这样，就在第一子侧墙2014的一侧留下了较大的空间(大致对应于栅区+所述源区和漏区中另一个的区域)，从而可以容易地进行栅堆叠的形成。
接下来的操作可以与图17-18所示的操作相同，在此不再赘述。例如，形成栅堆叠(包括第一栅介质层2042、浮栅层2044、第二栅介质层2030、功函数调节层2032和侧墙形式的栅导体2034)。浮栅层2044可以利用侧墙形式的掩模来刻蚀。得到的器件与图18所示的器件也基本上类似，除了SSRW 2010偏向不同一侧之外。
尽管在对图24-28所示的实施例进行描述时并未提及IL，但是可以如上述实施例一样进行形成IL的工艺。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (20)

1.一种制造半导体器件的方法，包括：
在衬底上形成第一掩蔽层，并以第一掩蔽层为掩模形成源区和漏区之一；
在衬底上形成第二掩蔽层，并以第二掩蔽层为掩模形成源区和漏区中另一个；
去除第二掩蔽层的一部分，所述一部分靠近所述源区和漏区中另一个；以及
形成第一栅介质层和浮栅层；
在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成掩模层，并以该掩模层为掩模，对浮栅层进行构图，然后去除掩模层；以及
形成第二栅介质层，并在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成栅导体。
2.根据权利要求1所述的方法，其中
形成第一掩蔽层的操作包括：
在衬底上形成第一子掩蔽层；以及
在第一子掩蔽层的侧壁上形成第一侧墙，
形成第二掩蔽层的操作包括：
在衬底上形成第二子掩蔽层，并去除第一子掩蔽层，
其中，第二子掩蔽层和第一侧墙两者形成所述第二掩蔽层，
以及
去除第二掩蔽层的一部分的操作包括：
去除第一侧墙的至少一部分。
3.根据权利要求2所述的方法，其中，形成第一侧墙的操作包括：
在第一子掩蔽层的侧壁上形成第一子侧墙；以及
在第一子侧墙的侧壁上形成第二子侧墙。
4.根据权利要求3所述的方法，其中，形成第二掩蔽层的操作还包括：
在第一侧墙的侧壁上形成第二侧墙，所述第一侧墙夹于所述第二侧墙和第二子掩蔽层之间；
其中第二子掩蔽层、第一侧墙和第二侧墙一起形成所述第二掩蔽层。
5.根据权利要求4所述的方法，其中，去除第二掩蔽层的一部分的操作包括：
去除第二侧墙和第一子侧墙。
6.根据权利要求4所述的方法，其中，
第一子掩蔽层包括氮化物，
第二子掩蔽层包括氧化物，
第一子侧墙包括多晶硅或非晶硅，
第二子侧墙包括氧化物，
第二侧墙包括氮化物。
7.根据权利要求2所述的方法，还包括：
以第一子掩蔽层为掩模，在衬底中形成超陡后退阱。
8.根据权利要求1所述的方法，其中
形成第二掩蔽层的操作包括：
在衬底上形成第二子掩蔽层，并去除第一掩蔽层的至少一部分；以及
在第二子掩蔽层或者在第一掩蔽层的剩余部分的侧壁上形成第一侧墙，
其中，第二子掩蔽层、可能的第一掩蔽层的剩余部分和第一侧墙一起形成所述第二掩蔽层，以及
去除第二掩蔽层的一部分的操作包括：
去除第一侧墙。
9.根据权利要求8所述的方法，其中
形成第一掩蔽层的操作包括：
形成第一子掩蔽层；以及
在第一子掩蔽层的侧壁上形成第一子侧墙，
去除第一掩蔽层的至少一部分的操作包括：
去除第一子掩蔽层。
10.根据权利要求9所述的方法，其中，形成第一侧墙的操作包括：
在第一子侧墙的侧壁上形成第二子侧墙；以及
在第二子侧墙的侧壁上形成第三子侧墙。
11.根据权利要求10所述的方法，其中，
第一子掩蔽层包括氮化物，
第二子掩蔽层包括氧化物，
第一子侧墙包括氧化物，
第二子侧墙包括多晶硅或非晶硅，
第三子侧墙包括氮化物。
12.根据权利要求9所述的方法，还包括：
以第二子掩蔽层和第一子侧墙为掩模，在衬底中形成超陡后退阱。
13.根据权利要1所述的方法，其中，形成源区或漏区包括：
执行延伸区注入；和
执行源/漏注入。
14.根据权利要求13所述的方法，其中，形成源区或漏区还包括：
执行晕圈注入。
15.根据权利要1所述的方法，其中，掩模层的顶面低于第二掩蔽层的顶面。
16.一种半导体器件，包括：
衬底；以及
在衬底上形成的源区和漏区以及栅堆叠，
其中，所述栅堆叠包括：
第一栅介质；
浮栅层；
第二栅介质；和
栅导体，所述栅导体以侧墙形式形成于位于栅堆叠一侧的电介质层或者栅侧墙的侧壁上，
其中，浮栅层被构图为限于栅导体在所述一侧的侧壁与所述电介质层或者栅侧墙的侧壁之间以及栅导体的底面与衬底的表面之间的空间内。
17.根据权利要求16所述的半导体器件，其中，第一和第二栅介质层包括高K电介质材料，浮栅层和栅导体包括金属材料。
18.根据权利要求16所述的半导体器件，还包括：设置在第二栅介质层和栅导体之间的功函数调节层。
19.根据权利要求18所述的半导体器件，其中，所述功函数调节层包括TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa、NiTa、MoN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSi、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx及其组合。
20.根据权利要求16所述的半导体器件，还包括：
在衬底中形成的非对称超陡后退阱，该超陡后退阱延伸至源区或漏区一侧。
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