CN100565843C - 半导体存储装置及其制造方法 - Google Patents

Abstract

本发明的半导体存储装置(10)具有：半导体衬底(13)；第1杂质区域(17)；第2杂质区域(15)；沟道区域(75)，形成在位于第1杂质区域(17)和第2杂质区域(15)之间)；第1栅极(42)，形成在沟道区域(75)所在的半导体衬底(13)主表面上的、第1杂质区域(17)侧的主表面上；第2栅极(45)，经由第2绝缘膜(44)形成在沟道区域(75)所在的半导体衬底(13)的主表面上的、第2杂质区域侧(15)的主表面上；第3绝缘膜(46)，位于相对于所述第1栅极(42)的、所述第2栅极(45)相反一侧的所述半导体衬底的主表面上、并形成在所述第1栅极(42)的侧面上；与第2绝缘膜(44)和位于其正下方的半导体衬底的主表面的界面相比，第3绝缘膜(46)和位于其正下方的半导体衬底的主表面的界面位于上方。由此，可减少总步骤数，并降低成本。

Description

半导体存储装置及其制造方法

技术领域

本发明涉及半导体存储装置及其制造方法。

背景技术

一般地，人们所熟知的半导体集成电路装置(半导体存储装置)具有形成多个存储单元晶体管的存储单元区域和形成多个外围电路晶体管的外围电路区域(参照特开2004-228571号公报)。例如，在特开2003-309193号公报中记载了在半导体衬底上具有存储单元晶体管和其存取电路的半导体集成电路装置。

该半导体集成电路装置在半导体衬底的主表面上具有存储单元区域和外围区域，在存储单元区域上形成了多个存储单元晶体管。此外，在外围区域形成电源电压系统MOS晶体管和高耐压NMOS晶体管等外围电路晶体管。在制造这样构成的半导体集成电路装置时，形成存储单元晶体管之后，形成外围电路晶体管。这样，在现有技术的半导体外围电路装置的制造方法中，形成存储单元晶体管和外围电路晶体管的步骤为完全不同的两个步骤。

但是，在特开2003-309193号公报中记载的半导体集成电路装置的制造方法中，因为形成存储单元晶体管的步骤和形成外围电路晶体管的步骤为完全不同的两个步骤，故存在总步骤数长、成本高的问题。

发明内容

本发明是鉴于上述课题而进行的，其目的在于减少半导体集成电路装置(半导体存储装置)的总步骤数，并降低成本。

本发明的半导体存储装置的制造方法是这样一种半导体存储装置的制造方法，该半导体存储装置具有：形成存储单元晶体管的存储单元区域、和形成进行存储单元晶体管的动作控制的外围电路的外围电路区域，其中，具有如下步骤：在半导体衬底的主表面上形成第1绝缘膜；在第1绝缘膜上形成第1导电膜；对第1导电膜进行构图，形成导电图形，该导电图形是形成为存储单元晶体管源区的区域被开口的图形；将第1导电图形作为掩模，形成存储单元晶体管的源区；以覆盖导电图形的方式形成第2绝缘膜；在第2绝缘膜上形成第2导电膜；对第2绝缘膜、第2导电膜进行刻蚀，形成存储单元晶体管的存储器栅极；对导电图形进行构图，形成存储单元晶体管的栅极和形成在外围电路区域的晶体管的栅极；形成存储单元晶体管的漏区、以及形成在外围电路区域的晶体管的源区和漏区。

本发明的半导体存储装置具有：半导体衬底；在半导体衬底的上表面上选择性地形成的隔离区域；由隔离区域规定的、经由该隔离区域相邻的第1、第2区域；形成在第1区域上的第1杂质区域；形成在第1区域上的第2杂质区域；形成在第2区域上的第3杂质区域；形成在第2区域上的第4杂质区域；形成在第1杂质区域和第2杂质区域之间的第1沟道区域；形成在第3杂质区域和第4杂质区域之间的第2沟道区域；在第1沟道区域所在的半导体衬底的主表面中的、位于第1杂质区域侧的主表面上经由第1绝缘膜所形成的第1栅极；第1沟道区域所在的半导体衬底的主表面中的、位于第2杂质区域侧的主表面上经由可蓄积电荷的第2绝缘膜而形成的第2栅极；第2沟道区域所在的半导体衬底的主表面中的、位于第3杂质区域侧的主表面上经由第3绝缘膜而形成的第3栅极；第2沟道区域所在的半导体衬底的主表面中的、位于第4杂质区域侧的主表面上经由可蓄积电荷的第4绝缘膜而形成的第4栅极；形成在位于第1区域和第2区域之间的隔离区域上的、连接形成在第1区域上的第2栅极和形成在第2区域上的第3栅极的第1连接部；形成在第1连接部之间的第2连接部，第2连接部包含第1导电膜和通过第5绝缘膜在第1导电膜的周围形成的第2导电膜。

另一方面，本发明的半导体存储装置具有：半导体衬底；在半导体衬底上选择性地形成的隔离区域；在半导体衬底的主表面上由隔离区域规定的活性区域；在活性区域上形成的第1杂质区域；在活性区域上形成的第2杂质区域；在位于第1杂质区域和第2杂质区域之间的半导体衬底的主表面上形成的沟道区域；在沟道区域的上表面中的、第1杂质区域侧的上表面上经由第1绝缘膜而形成的环状的第1栅极；在位于第2杂质区域的第1栅极的侧面上形成的凹部；在沟道区域的上表面中的、第2杂质区域的上表面上通过可蓄积电荷的第2绝缘膜而形成的、形成在第1栅极的侧面上的环状的第2栅极；与第2栅极连接的、形成在凹部内的连接部；与连接部连接的、可对第2栅极施加电压的电压施加部。

另一方面，本发明的半导体装置的制造方法包括如下步骤：在半导体衬底的主表面上选择性地形成隔离区域，并规定活性区域；在活性区域上形成第1绝缘膜；在第1绝缘膜上形成第1导电膜；对第1导电膜实施构图，形成导电膜图形，该导电膜图形在形成为可起到源区作用的第1杂质区域的区域上具有开口部，在第1杂质区域侧的侧面具有凹部；将导电膜图形作为掩模，在半导体衬底的主表面上引入杂质，形成第1杂质区域；覆盖导电膜图形，形成可蓄积电荷的第2绝缘膜；在第2绝缘膜上形成第2导电膜；对第2导电膜以及第2绝缘膜实施刻蚀，在导电膜图形的开口部的侧面上经由第2绝缘膜而形成第2栅极；对导电膜图形中的、可起到漏区作用的第2杂质区域所在的区域进行刻蚀，在包围第1杂质区域周围的半导体衬底的主表面上形成第1栅极；在半导体衬底的主表面上引入杂质，从而形成第2杂质区域。

按照本发明的半导体存储装置(半导体集成电路装置)及其制造方法，可减少总步骤数，并能够降低成本。

本发明的上述以及其它目的、特征、方面以及优点，通过由结合附图来理解的本发明的详细说明将更加明确。

附图说明

图1是示意性地示出实施方式1的半导体集成电路装置(非易失性半导体存储装置)的平面图。

图2是ROM区域的存储单元区域的剖面图。

图3是外围电路区域的剖面图。

图4是写入动作时的存储单元区域的剖面图。

图5是擦除动作的存储单元区域的剖面图。

图6半导体集成电路装置的第1步骤的存储单元区域的剖面图。

图7是半导体集成电路装置的第1步骤的外围电路区域的剖面图。

图8是半导体集成电路装置的第2步骤的存储单元区域的剖面图。

图9是半导体集成电路装置的第2步骤的外围电路区域的剖面图。

图10是半导体集成电路装置的第3步骤(第1导电膜的构图步骤)的存储单元区域的剖面图。

图11是半导体集成电路装置的第3步骤的外围电路区域的剖面图。

图12是半导体集成电路装置的第4步骤(存储单元晶体管的存储器栅极下沟道区域的形成步骤)的存储单元区域的剖面图。

图13是半导体集成电路装置的第4步骤的外围电路区域的剖面图。

图14是半导体集成电路装置的第5步骤(第2绝缘膜的形成步骤)的存储单元区域的剖面图。

图15是半导体集成电路装置的第5步骤的外围电路区域的剖面图。

图16是半导体集成电路装置的第6步骤(存储器栅极、源区的形成步骤)的存储单元区域的剖面图。

图17是半导体集成电路装置的第6步骤的外围电路区域的剖面图。

图18是半导体集成电路装置的第7步骤(控制栅极以及栅极形成步骤)的存储单元区域的剖面图。

图19是半导体集成电路装置的第7步骤的外围电路区域的剖面图。

图20是半导体集成电路装置的第8步骤(存储单元晶体管的漏区以及外围电路晶体管的杂质区域的形成步骤)的存储单元区域的剖面图。

图21是半导体集成电路装置的第8步骤的外围电路区域的剖面图。

图22是半导体集成电路装置的第9步骤(外围电路晶体管的杂质区域的形成步骤)的存储单元区域的剖面图。

图23是半导体集成电路装置的第9步骤的外围电路区域的剖面图。

图24是半导体集成电路装置的第10步骤(存储单元晶体管和外围电路晶体管的侧墙的形成步骤)的存储单元区域的剖面图。

图25是半导体集成电路装置的第10步骤的外围电路区域的剖面图。

图26是半导体集成电路装置的第11步骤(金属硅化物形成步骤)的存储单元区域的剖面图。

图27是半导体集成电路装置的第11步骤的外围区域的剖面图。

图28是半导体集成电路装置的第12步骤(位线形成步骤)的存储单元区域的剖面图。

图29是半导体集成电路装置的第12步骤的外围电路区域的剖面图。

图30是表示图39中示出的连接部的详细情况的剖面图。

图31是表示图41中隔离区域上的详细情况的剖面图。

图32是详细表示图42的隔离区域的上表面的剖面图。

图33是表示图44中隔离区域的详细情况的剖面图。

图34是半导体集成电路装置的导电膜的构图步骤的外围电路区域的平面图。

图35是形成控制栅极以及栅极的第7步骤的外围电路区域的平面图。

图36是光掩模的外围电路区域的平面图。

图37是形成外围电路区域的栅极时的外围区域的平面图。

图38是详细表示实施方式1的半导体集成电路装置的存储单元晶体管的剖面图。

图39是实施方式2的半导体集成电路装置的存储单元区域的平面图。

图40是表示实施方式1的半导体集成电路装置的制造步骤中与图6、图7所示的第1制造步骤对应的制造步骤的剖面图。

图41是表示与实施方式1的半导体集成电路装置的第3步骤对应的制造步骤、图10XLI-XLI线的剖面图。

图42是表示与图14中示出的实施方式1的半导体集成电路装置的第5步骤对应的制造步骤的剖面图。

图43是表示与图14中示出的实施方式1的半导体集成电路装置的第5步骤对应的制造步骤的剖面图。

图44是与图16中示出的实施方式1的半导体集成电路装置的第6步骤对应的、图16的XLIV-XLIV线的剖面图。

图45是表示图44中示出的半导体集成电路装置的制造步骤后的制造步骤、图18的XLV-XLV线的剖面图。

图46是实施方式3的半导体集成电路装置的平面图。

图47是图46的XLVII-XLVII线的剖面图。

图48是图46的XLVIII-XLVIII线的剖面图。

图49是表示与图6、图7中示出的实施方式1的半导体集成电路装置的制造步骤之第1步骤对应的步骤的平面图。

图50是表示与图10、图11中示出的实施方式1的半导体集成电路装置之第3步骤对应的制造步骤的平面图。

图51是表示与图16、图17对应的制造步骤的平面图。

图52是表示图51中示出的制造步骤后的制造步骤的平面图。

图53是实施方式4的半导体集成电路装置的例如RAM区域的平面图。

图54是存储单元M1的等效电路。

图55是图53的LV-LV线的剖面图。

图56是表示实施方式4的半导体集成电路装置的制造步骤的第1步骤的平面图。

图57是图56的LVII-LVII线的剖面图。

图58是表示图56中示出的制造步骤后的半导体集成电路的制造步骤的平面图。

图59是图58的LIX-LIX线的剖面图。

图60是表示图58中示出的制造步骤后的半导体集成电路装置的制造步骤的平面图。

图61是图60的LXI-LXI线的剖面图。

图62是表示图61中示出的半导体集成电路装置的制造步骤后的制造步骤的剖面图。

图63是表示图62中示出的制造步骤后的制造步骤的剖面图。

图64是图63中示出的制造步骤的平面图。

图65是表示图64中示出的制造步骤后的制造步骤的平面图。

图66是图65的LXVI-LXVI线的剖面图。

图67是实施方式4的变形例的半导体集成电路装置的外围电路区域的平面图。

图68是图67的LXVIII-LXVIII线的剖面图。

图69是表示实施方式4的变形例的半导体集成电路装置的第1步骤的平面图。

图70是图69的剖面图。

图71是表示图69中示出的制造步骤后的制造步骤的平面图。

图72是图71的剖面图。

图73是半导体集成电路装置的导电膜的构图步骤中外围电路区域的平面图。

图74是图73的剖面图。

图75是表示图74中示出的半导体集成电路装置的制造步骤后的制造步骤的剖面图。

图76是形成控制栅极以及栅极的第7步骤的外围电路区域的平面图。

图77是图76的剖面图。

图78是表示图76中示出的制造步骤后的制造步骤的平面图。

图79是图78的剖面图。

图80是实施方式3的半导体集成电路装置的读出动作时的动作线图。

图81是写入动作的动作线图。

图82是擦除动作的动作线图。

图83是实施方式3的半导体集成装置的电路图。

图84是实施方式3的半导体集成电路装置的示意图。

图85是表示外围电路晶体管的详细情况的剖面图。

具体实施方式

使用图1到图85对本发明的实施方式进行说明。

(实施方式1)

图1是示意性地表示本实施方式1的半导体集成电路装置(非易失性半导体存储装置)10的平面图。该半导体集成电路装置10例如被用作搭载有MONOS(Metal Oxide Nitride Oxide Silicon：金属氧化物氮氧化硅)结构的闪速存储器的混载微型计算机。该半导体集成电路装置10在衬底上具有外围电路区域65和存储单元区域67。

外围电路区域65例如具有MPU(Micro Processing Unit：微处理单元)区域61或者I/O(Input/Output：输入/输出)区域64、ROM控制区域63a。

此外，存储单元区域67具有ROM(Read Only Memory：只读存储器)区域63和RAM(Random Access Memory：随机存取存储器)区域62。

这些各区域61、63a、64、63、62由在半导体衬底13的主表面上选择性地形成的隔离区域25规定。该隔离区域25由在半导体衬底13的主表面上刻蚀到例如300nm左右深度的槽和填充在该槽内的例如硅氧化膜等绝缘膜构成。图2是ROM区域63的存储单元区域的剖面图。如该图2所示，在存储单元区域67的ROM区域63上形成了多个存储单元晶体管27。

在该存储单元区域67中，在半导体衬底13的主表面侧形成P型阱12。在该半导体衬底13的主表面上形成例如由MONOS结构等构成的多个存储单元晶体管(第1晶体管)27，在存储单元晶体管27的上表面侧设置了位线48。存储单元晶体管27具有：漏区(第1杂质区域)17，形成在半导体衬底13上；源区(第2杂质区域)15，形成在半导体衬底13的主表面上；沟道区域75，形成在位于源区15和漏区17之间的半导体衬底13的主表面上；控制栅极(第1栅极)42，经由绝缘膜(第1绝缘膜)41形成在沟道区域75所在的半导体衬底13的主表面中的、位于漏区17侧的主表面上；存储器栅极(第2栅极)45，经由可蓄积电荷的绝缘膜(第2绝缘膜)44形成在沟道区域75所在的半导体衬底13的主表面中的、位于源区15侧的主表面上。

控制栅极42例如由注入了(引入)磷(P)等杂质的多晶硅膜等的导电膜形成。垂直于该控制栅极42的半导体衬底13主表面方向的厚度例如为200nm左右，与半导体衬底13的主表面平行的方向的宽度例如为90nm左右。

在该控制栅极42的漏区17侧的侧面上形成例如由硅氧化膜等构成的侧墙状的绝缘膜46。存储器栅极45在控制栅极42的源区15侧的侧面上以侧墙状形成，例如由多晶硅膜等的导电膜构成。该侧墙状的存储器栅极45底部的宽度例如约为45nm。在该存储器栅极45的源区15侧的侧面上形成由硅氧化膜等构成的侧墙状的绝缘膜46。

源区15为LDD(Lightly doped drain：漏区轻掺杂)结构，该结构具有引入砷(As)等n型杂质的低浓度杂质扩散层15a和引入浓度比该低浓度杂志扩散层15a高的n型杂质的高浓度杂质扩散层15b。低浓度杂质扩散层15a例如与砷一起以例如10¹³～10¹⁴cm^-2的离子注入量(ド-ズ量：掺杂量)注入磷等。

在热扩散时，磷比砷更容易在平行于半导体衬底13主表面的方向扩散。因此，低浓度杂质扩散层15a的控制栅极42侧的端部比低浓度杂质扩散层15a的中央部浓度低。因此，通过注入磷等，可在低浓度杂质扩散层15a的端部形成适于形成空穴的杂质的电荷密度区域。并且，使用砷形成低浓度杂质扩散层15a时，通过同时引入硼，可以构成如下结构，即硼的杂质扩散层覆盖砷的杂质扩散层周围的结构(Halo结构)，并可进一步提高电场。

漏区17也与源区15结构相同，具有n型的低浓度杂质扩散层17a和浓度比该低浓度杂质扩散层17a高的高浓度杂质扩散层17b。

并且，在存储器电极45的上表面、控制栅极42的上表面、源区15的上表面、漏区17的上表面上分别形成例如由硅化钴(CoSi)或者硅化镍(NiSi)等构成的金属硅化物膜37。此处，控制栅极42的上表面横跨源区15侧到漏区17侧形成为平坦面状，形成在该控制栅极42上表面上的金属硅化物膜37也横跨源区15侧到漏区17侧形成为平坦面状。因此，金属硅化物膜37的厚度没有偏差，可实现控制栅极42的电阻的均匀性，并可将控制栅极42的电阻设定为所希望的值。

沟道区域75具有：存储器栅极下沟道区域(第1沟道区域)14，位于源区15侧、形成在位于存储器栅极45下的区域；控制栅极下沟道区域(第2沟道区域)16，位于漏区17侧、形成在位于控制栅极42下的区域。

存储器栅极下沟道区域14的电荷密度(杂质浓度)比控制栅极下沟道区域16的电荷密度小。例如，存储器栅极下沟道区域14的电荷密度优选为10¹⁷～10¹⁸/cm³，进一步优选为3×10¹⁷～7×10¹⁷/cm³，例如5×10¹⁷/cm³左右。控制栅极下沟道区域16的杂质的电荷密度(杂质浓度)例如为10¹⁸/cm³。

绝缘膜44在位于存储器栅极45下的半导体衬底13的主表面上、以及横跨控制栅极42和存储器栅极45之间形成。

例如依次对垂直于半导体衬底13主表面的垂直方向的厚度形成为5nm左右的硅氧化膜、在该硅氧化膜上形成的10nm左右的硅氮化膜、在该硅氮化膜上形成的5nm左右的硅氧化膜进行积层来形成该绝缘膜44。并且，该绝缘膜44的垂直于半导体衬底13主表面方向的厚度例如为20nm左右。

绝缘膜41形成在位于控制栅极42下的半导体衬底13的主表面上，例如，由厚度为3nm左右的硅氧化膜构成。

在这样构成的存储单元晶体管27的表面上形成绝缘膜52，在该绝缘膜52上形成层间绝缘膜38。并且，在该层间绝缘膜38的上表面上形成位线48。

并且，在形成于漏区17上表面上的金属硅化物膜37上形成接触部49。该接触部49由如下部分构成：接触孔，贯穿层间绝缘膜38的上表面到下表面侧；导电膜39，形成在该接触孔的内壁面上；导电膜50，形成在导电膜39的表面侧，填充在接触孔内。并且，接触部49贯穿层间绝缘膜38并与形成在层间绝缘膜38上的位线48相连接。

图3是外围电路区域65的剖面图。如该图3所示，在外围电路区域65所在的半导体衬底13的主表面上形成P型阱12和N型阱18。此外，在P型阱和N型阱18的边界部分形成隔离区域(STI(ShallowTrench Isolation：浅槽隔离)隔离)25。并且，在P型阱12的上表面上形成外围电路晶体管28a。此外，在N型阱18的上表面上形成外围电路晶体管28b。并且，在外围电路晶体管28a、28b的上表面上形成绝缘膜52，在绝缘膜52的上表面上形成层间绝缘膜38。在该层间绝缘膜38的上表面上配置多个上层布线48a、48b、48c、48d。外围电路晶体管28a具有形成在半导体衬底13主表面上的栅极43a和形成在该栅极43a与半导体衬底13之间的栅极绝缘膜40。

垂直于栅极43a的半导体衬底13主表面方向的高度与图2所示的存储单元晶体管27的控制栅极42的高度大致相同。

此外，外围电路晶体管28a具有形成在半导体衬底13主表面上的源区19a和漏区19b。在栅极43a的侧面上形成侧墙47。

源区19a具有N型的低浓度杂质扩散层19a1和比引入到低浓度杂质扩散层19a1中的电荷密度高的N型高浓度杂质扩散层19a2。此外，漏区也与源区19a的结构相同，具有低浓度杂质扩散层19b1和电荷密度比该低浓度杂质扩散层19b1大的高浓度杂质扩散层19b2。并且，在栅极43a、源区19a、漏区19b的上表面上形成例如由硅化钴(CoSi)或者硅化镍(NiSi)等构成的金属硅化物膜37。

外围电路晶体管28b具有：栅极43b，形成在半导体衬底13的主表面上；栅极绝缘膜40，形成在位于该栅极43b下的半导体衬底13的主表面上；形成在与栅极43b相邻的半导体衬底13的主表面上的P型源区20a以及P型漏区20b。并且，在栅极43b的上表面上、源区20a的上表面上、漏区20b的上表面上都形成了金属硅化物膜37，并形成了接触部49。接触部49与上层布线48c、48d连接。

使用图4对如上构成的半导体集成电路装置10的写入动作进行说明。图4是写入动作时的存储单元区域67的剖面图。如该图4所示，在所选择的存储单元晶体管27a的漏区17上施加例如0.8V左右的电压，在源区15上施加例如6V左右的电压。并且，在存储器栅极45上施加11V左右的电压，在控制栅极42上施加1.5V左右的电压。

这样，施加电压后，在控制栅极42和存储单元栅极45的边界附近产生较大的电场，并产生很多热电子。并且，在可蓄积电荷的绝缘膜44中俘获电子。再者，绝缘膜44中，电子进入氮化硅的部分，写入电信息。该现象是熟知的源侧注入(Source side injection：SSI)。

此外，使用图5对如上构成的半导体集成电路装置10的擦除动作进行说明。图5是擦除动作的存储单元区域67的剖面图。如该图5所示，例如在源区15上施加6V左右的电压，在漏区17上施加0V左右的电压。并且，在控制栅极42上施加0V左右的电压，在存储器栅极45上施加-6V左右的电压。

这样，对存储器栅极45施加负电位、对存储器栅极侧杂质扩散层施加正电位，由此，可在存储器栅极45侧的源区15的端部产生强反转，引起带间隧道现象，产生空穴。所产生的空穴由偏压引起，通过注入到位于存储器栅极45下的绝缘膜44中，进行擦除动作。

这样，空穴与注入到绝缘膜44中的电子复合，由此，可使上升的阈值电压降低。

在读出动作中，例如在所选择的存储单元晶体管27的控制栅极42以及存储器栅极45上施加例如1.5V左右的电压。并且，在源区15上施加例如0V左右的电压，在漏区17上例如施加1.5V左右的电压。这样，将位于所选择的存储单元晶体管27的写入状态下的阈值电压和擦除状态下的存储单元晶体管27的阈值电压之间的电压施加在源区15和漏区17之间。此处，在所选择的存储单元晶体管27的绝缘膜44中俘获电子并且阈值电压上升的情况下，维持OFF状态，在向绝缘膜44中注入空穴的情况下为ON状态。

对如上所述构成的半导体集成电路装置10的制造方法进行说明。

图6是半导体集成电路装置10的制造步骤的第1步骤中存储单元区域67的剖面图，图7是第1步骤中外围电路区域65的剖面图。

如图7所示，对半导体衬底13的主表面选择性地例如进行300nm左右的刻蚀，形成隔离区域(元件隔离区域)25用的槽。并且，实施热氧化，在半导体衬底13的主表面上以及槽部的表面上例如形成10nm左右的热氧化膜。这样，形成热氧化膜后，在半导体衬底13的主表面上沉积500nm左右的硅氧化膜等绝缘膜，通过CMP(ChemicalMechanical Polishing：化学机械研磨)法在槽部内填充硅氧化膜，从而形成隔离区域25。

这样，通过选择性地形成隔离区域25，在半导体衬底13的主表面上，规定图2所示的形成存储单元晶体管27的图1所示的ROM区域63或者RAM区域62、逻辑电路区域(外围电路区域)65等。

这样，形成隔离区域25之后，在半导体衬底13的主表面上例如以5nm左右的厚度形成绝缘膜30，该绝缘膜30由例如通过如ISSG(In-Situ Steam Generation：现场蒸气生成)氧化法那样的氧化法形成的氧化硅构成。此处，如图6所示，在图1的存储单元区域67所在的半导体衬底13的主表面上引入例如电荷密度为10¹⁸/cm³左右的杂质，形成杂质区域16a。

图8是半导体集成电路装置10的第2步骤(第1导电膜的形成步骤)的存储单元区域67的剖面图。此外，图9是半导体集成电路装置10的第2步骤中外围电路区域65的剖面图。如该图8、图9所示，在半导体衬底13的主表面上的存储单元67和外围电路区域65的整个面上形成的绝缘膜30的上表面上沉积例如2.9nm左右的由多晶硅膜构成的导电膜31。并且，通过使用TEOS(Tetraethoxysilane：四乙氧基硅烷)气体的CVD法等在该由多晶硅膜构成的导电膜31的上表面上沉积绝缘膜32。

图10是半导体集成电路装置10的第3步骤(第1导电膜的构图步骤)中存储单元区域67的剖面图。如图10所示，对绝缘膜32以及导电膜31实施构图，形成导电图形31a，该导电图形31a在形成为图2所示的存储单元晶体管27的源区15的区域上形成开口部31b。图11是半导体集成电路装置10的第3步骤中外围电路区域65的剖面图。如该图11所示，导电膜图形31a覆盖在外围电路区域65的半导体衬底13的主表面上。

图12是半导体集成电路装置10的第4步骤(存储单元晶体管的存储器栅极下沟道区域14的形成步骤)中存储单元区域65的剖面图。如该图12所示，导电膜图形31a具有使杂质区域16a上表面中的一部分露出的开口部31b。并且，将该导电膜图形31a作为掩模，在半导体衬底13的主表面引入导电类型与杂质区域16a的导电类型不同的杂质。这样，在半导体衬底13的主表面引入导电类型与杂质区域16a的导电类型不同的杂质时，形成电荷密度比杂质区域16a的电荷密度小的杂质区域14a。这样，在位于半导体衬底13的主表面的、导电膜图形31a下的部分残留杂质区域16a，在导电膜图形31a的开口部31b所在的部分，形成比杂质区域16a电荷密度小的杂质区域14a。

这样，通过预先在导电膜图形31a上形成开口部31b，即使不用掩模也可以进行浓度不同的杂质区域的隔离(打ち分け)。

这样，可将导电图形31a作为掩模，进行无掩模注入，较容易地形成存储器栅极下沟道区域14。图13是半导体集成电路装置10的第4步骤中外围电路区域65的剖面图。如该图13所示，在外围电路区域65中，在半导体衬底13的主表面的大致整个面上形成导电膜31、和在该导电膜31上形成的绝缘膜32。

图14是半导体集成电路10的第5步骤(第2绝缘膜的形成步骤)的存储单元区域67的剖面图。如该图14所示，除去绝缘膜32，以覆盖导电膜图形31a的方式依次积层由氧化硅构成的绝缘膜、由氮化硅构成的绝缘膜、由氧化硅构成的绝缘膜。由此，以覆盖导电膜图形31a的方式形成绝缘膜33。并且，可以采用如ISSG氧化法等那样的热氧化法形成氧化硅。如上所述，在导电图形31a上形成绝缘膜33时，在开口部31b所在的半导体衬底13的主表面上也形成热氧化膜。另一方面，在导体图形31a和半导体衬底13的主表面之间形成绝缘膜30。并且，在该绝缘膜33的上表面上沉积由多晶硅膜等构成的导电膜34。

图15是半导体集成电路装置10中第5步骤的外围电路区域的剖面图。如该图15所示，在半导体集成电路装置10的第5步骤中，在图1所示的外围电路区域65所在的区域，在半导体衬底13的主表面上形成经由绝缘膜30形成的导电膜图形31a、在该导电膜图形31a的上表面上形成的绝缘膜33、在该绝缘膜33上形成的导电膜34。

图16是半导体集成电路装置10的第6步骤(存储器栅极、源区的形成步骤)的存储单元区域的剖面图。如该图16所示，对形成在绝缘膜33上表面上的导电膜34进行刻蚀，在导电膜图形31a的开口部31b的内侧面上形成侧墙状的存储器栅极45。这样，通过预先在导电膜图形31a上形成开口部31b，从而可自然地形成存储器栅极45。即，在形成存储器栅极45时，即使不使用掩模也可以形成存储器栅极45，从而可实现减少掩模的个数。

并且，因为可自然地形成存储器栅极45，所以，与通过光刻法形成存储器栅极45的情况不同，可防止随掩模的偏移所产生的位置偏移，或产生形成不良等问题。

此处，在半导体衬底13的主表面中的、被侧墙状的存储器栅极45包围的区域已经形成了杂质区域14a。并且，将导电膜图形31a以及存储器栅极45作为掩模，引入杂质，形成n型的低浓度的杂质扩散层15a。因此，在位于存储器栅极45下的半导体衬底13的主表面上残留杂质区域14a，形成存储器栅极下沟道区域14。并且，在位于导电膜图形31a下的半导体衬底13的主表面上形成杂质区域16a。这样，按照本实施方式1的半导体集成电路装置10的制造方法，可通过无掩模注入形成存储器栅极下沟道区域14，同时，可形成源区15的低浓度杂质层15a。

图17是半导体集成电路装置10的第6步骤中外围电路区域的剖面图。如该图17所示，在外围电路区域的半导体衬底13的主表面上依次形成导电膜31和形成在该导电膜31上表面上的绝缘膜33。

图18是半导体集成电路装置10的第7步骤(控制栅极以及栅极形成步骤)的存储器单元区域的剖面图，图19是半导体集成电路装置10的第7步骤中外围电路区域的剖面图。在该第7步骤中，首先除去在图16、图17所示的存储单元区域以及外围电路区域上形成的绝缘膜33。此处，在存储单元区域，除去在导电膜图形31a的上表面上形成的绝缘膜33、半导体衬底13的主表面上中的、由存储器栅极45所夹持的区域上形成的绝缘膜33。此外，在外围电路区域，除去在导电膜图形31a的上表面上形成的绝缘膜33。因此，绝缘膜33残留在导电图形31a的开口部31b侧的侧面上和位于存储器栅极45下的半导体衬底13的主表面上。即，横跨所形成的存储器栅极45的下表面到侧面形成绝缘膜33。这样，形成图2所示的绝缘膜44。

并且，除去绝缘膜33的一部分之后，在导电图形31a的上表面上配置光掩模，通过光刻法对导电图形31a实施构图。通过该构图，从而同时形成存储单元区域上所形成的存储单元晶体管27的控制栅极42、外围电路区域上所形成外围电路晶体管28a、28b的栅极43a、43b。

并且，通过构图在外部露出图2所示的存储单元晶体管27的漏区17、外围电路晶体管28a、28b的漏区19b、20b。

在该导电膜图形31a的构图中，采用硅氧化膜和多晶硅膜的选择比较大的刻蚀，由此，可抑制对各漏区17、19b、20b所在的半导体衬底13的主表面造成刻蚀损伤。这样，减少对各漏区17、19b、20b所在的半导体衬底13的主表面造成刻蚀损伤，由此，可抑制各漏区17、19b、20b所在的半导体衬底13的主表面凹陷。

图20是半导体集成电路装置10的第8步骤(存储单元晶体管的漏区以及外围电路晶体管的杂质区域的形成步骤)中存储单元区域的剖面图。此外，图21是半导体集成电路装置10的第8步骤中外围电路区域的剖面图。该图20、图21中，使用图1所示的存储单元晶体管27的漏区17、外围电路晶体管28a的源区19a以及漏区19b所在的区域开口的掩模72，进行光刻。并且，向从所形成的光致抗蚀剂露出的半导体衬底13的主表面注入杂质，形成存储单元晶体管27的低浓度杂质扩散层17a、外围电路晶体管28a的低浓度杂质扩散层19a1、19b1。

此处，在本实施方式1的半导体集成电路装置10的制造方法中，在漏区17、19b、20b和源区19a、20a所在的半导体衬底13的主表面上不形成由所谓ONO膜构成的绝缘膜33。因此，在漏区17、19b、20b和源区19a、20a所在的半导体衬底13的主表面上不对ONO膜的硅氧化膜实施热氧化处理。由此，漏区17、19b、20b和源区19a、20a所在的半导体衬底13的主表面通过ONO膜形成的热氧化处理可抑制凹陷。

并且，漏区17、19b、20b和源区19a、20a所在的半导体衬底13的主表面上没有形成ONO膜，所以，不会产生除去ONO膜时的损伤，可进一步抑制漏区17、19b、20b和源区19a、20a所在的半导体衬底13的主表面发生凹陷。

并且，如上所述形成低浓度杂质扩散层17a时，位于控制栅极42下的半导体衬底13的主表面上残留图18所示的杂质区域16a作为控制栅极下沟道区域16。

图22是半导体集成电路10的第9步骤(外围电路晶体管的杂质区域的形成步骤)中存储单元区域的剖面图。此外，图23是半导体集成电路10的第9步骤中外围电路区域的剖面图。如该图22、图23所示，在该第9步骤中，在半导体衬底13的主表面上配置光掩模73，通过光刻法形成外围电路晶体管28b的源区20a、漏区20b所在的部分开口的光致抗蚀剂。并且，在源区20a、漏区20b所在的半导体衬底13的主表面引入杂质，形成低浓度杂质扩散层20a1、20b1。

图24是半导体集成电路装置10的第10步骤(存储单元晶体管和外围电路晶体管的侧墙的形成步骤)的存储单元区域的剖面图。此外，图25是半导体集成电路装置10的第10步骤中外围电路区域的剖面图。该图24、25中，例如通过CVD法等在半导体衬底13的主表面上形成由硅氧化膜等构成的绝缘膜36。并且，对该绝缘膜36实施刻蚀，在控制栅极42和栅极43a、43b的侧面上形成侧墙状的绝缘膜36、46。

并且，在半导体衬底13的主表面引入杂质，在半导体衬底13的主表面上形成高浓度杂质扩散层17b、15b以及高浓度杂质扩散层19a2、19b2，形成存储单元晶体管27以及外围电路晶体管28a。并且，形成高浓度杂质扩散层20a2、20b2后，形成外围电路晶体管28b。

图26是半导体集成电路装置10的第11步骤(金属硅化物形成步骤)的存储单元区域的剖面图。此外，图27是半导体集成电路装置10的第11步骤的外围区域的剖面图。

如该图26、图27所示，在所形成的存储单元晶体管27的控制栅极42的上表面、源区15、漏区17、外围电路晶体管28a、28b的源区19a、20a以及漏区19b、20b的上表面上形成由硅化钴(CoSi)或者硅化镍(NiSi)等构成的金属硅化物膜37。此时，由绝缘膜44将形成在控制栅极42上端面上的金属硅化物膜37和形成在存储器栅极45上端面上的金属硅化物膜37电隔绝。

图28是半导体集成电路装置10的第12步骤(位线形成步骤)中存储单元区域的剖面图。此外，图29是半导体集成电路装置10的第12步骤的外围电路区域的剖面图。如该图28、图29所示，在所形成的存储单元晶体管27、外围电路晶体管28a、28b的上表面上形成绝缘膜52，在该绝缘膜52的上表面上形成层间绝缘膜38。并且，形成贯穿于形成在高浓度杂质扩散层17b上的绝缘膜52和层间绝缘膜38的接触部49。并且，在层间绝缘膜38上形成布线48a、48b、48c、48d。如上所述，形成图2、图3所示的半导体集成电路装置10。

在所述半导体集成电路装置10的制造方法中，可抑制在漏区17、19b、20b和源区19a、20a所在的半导体装置13的主表面上形成凹部，所以，可在距半导体衬底13的主表面较浅的位置上形成漏区17、19b、20b和源区19a、20a。

此处，在成为漏区17、19b、20b和源区19a、20a的区域上形成凹部时，位于控制栅极42、栅极43a、43b下的半导体衬底13的主表面和漏区17、19b、20b、源区19a、20a的边界区域形成台阶差。并且，在边界区域上例如形成30nm左右台阶差的状态下，在成为漏区17、19b、20b和源区19a、20a的区域上引入杂质时，边界区域的杂质的电荷密度变大，这是被熟知的。因此，使所引入的杂质热扩散时，在相对半导体衬底13的主表面水平的方向上也进行扩散。其结果是，产生如下问题：源区15、19a、20a和漏区17、19b、20b之间的距离变小，存储单元晶体管27的阈值电压急剧变小。并且，各存储单元晶体管27的阈值电压产生偏差。

另一方面，按照本实施方式1的半导体集成电路装置10的制造方法，可抑制在漏区17、19a、20a和源区19a、20a的上表面上形成凹部。因此，可抑制与位于控制栅极42、43a、43b下的半导体衬底13的主表面的边界区域上形成较大的台阶差。

图38是详细表示实施方式1的半导体集成电路装置10的存储单元晶体管27的剖面图。

如该图38所示，位于控制栅极42下的半导体衬底13的主表面、和位于相对于控制栅极42的存储器栅极45相反一侧的半导体衬底13的主表面R1之间的、垂直于半导体衬底13主表面方向的距离h2，例如为2nm～3nm左右。并且，位于存储器栅极45下的半导体衬底13的主表面R2和位于控制栅极42下的半导体衬底13的主表面之间的距离h1为10nm左右。

即，为了使距离h2比距离h1小，位于绝缘膜46下的半导体衬底13的主表面与位于存储器栅极45下的半导体衬底13的主表面相比，其位于上方。并且，如图20以及图38所示，主表面R2和位于控制栅极42下的半导体衬底13的主表面的边界区域几乎没有台阶差，在边界区域为大致平坦面状的状态下，在主表面R2引入杂质，形成低浓度杂质扩散层17a，所以，可抑制所导入的杂质的电荷密度产生偏差。

图85是表示外围电路晶体管的详细情况的剖面图。如该图85所示，即使使杂质发生扩散时，也可以抑制杂质在与半导体衬底13的主表面平行的方向上扩散较大，将所形成的存储单元晶体管27的阈值电压变为所希望的值，并可抑制个存储单元晶体管27的阈值电压产生偏差。

并且，位于外围电路晶体管28a、28b的栅极43a、43b两侧面侧的半导体衬底13的主表面产生损伤的时间与在导电膜图形31a实施构图时产生的、在图38所示的主表面R1产生损伤的时间是相同的时间。

因此，可抑制在位于栅极43a、43b两侧面侧的半导体衬底13的主表面与位于栅极43a、43b下的半导体衬底13的主表面的边界区域上形成较大的台阶差部分。与此相伴，即使在外围电路晶体管28a、28b中，也可以抑制源区19a、20a和漏区19b、20b之间的距离变小，可以抑制外围电路晶体管28a、28b的阈值电压变小，并可以变为所希望的阈值电压。

并且，位于栅极43a、43b下的半导体衬底13的主表面和相邻于栅极43a、43b的半导体衬底13的主表面的、垂直于主表面的方向的距离例如可抑制为2nm～3nm左右。并且，在图6、图7所示的制造步骤中，使引入到存储单元区域所在的半导体衬底13的主表面上的杂质的电荷密度小于等于引入到外围电路区域所在的半导体衬底13的主表面上的电荷密度。

此种情况下，通过图6、图7所示的制造步骤中的热氧化处理，存储单元区域所在的半导体衬底13的主表面上所形成的绝缘膜30的厚度小于等于外围电路区域所在的半导体衬底13的主表面上所形成的绝缘膜30的厚度。

并且，图38所示的主表面R1上形成的绝缘膜30、以及位于外围电路晶体管28a、28b的栅极43a、43b的侧面侧的半导体衬底13的主表面上所形成的绝缘膜30都被除去，所以，主表面R1与位于栅极的侧面侧的半导体衬底13的主表面相比，其位于上方。由此，可将存储单元晶体管27的阈值电压设定为所希望的阈值电压。

此处，半导体集成电路装置10的第4步骤(存储单元晶体管的栅极下沟道区域的形成步骤)、第5步骤(第2绝缘膜的形成步骤)、第6步骤(存储器栅极、源区的形成步骤)是与外围电路晶体管28a、28b的制造步骤不同的存储单元晶体管27特有的制造步骤。在进行这样的存储单元晶体管27特有的步骤时，以导电膜图形31a覆盖外围电路区域所在的半导体衬底13的主表面上，可抑制对外围电路区域所在的半导体衬底13的影响。

另一方面，分别同时进行如下步骤：对控制栅极和外围电路晶体管的栅极进行构图；形成存储单元晶体管27的漏区17和外围电路晶体管28a的漏区19b、源区19a；形成各侧墙；形成金属硅化物膜。

这样，首先在覆盖外围电路区域的状态下进行存储单元晶体管27特有的步骤，然后，进行存储单元晶体管27和外围电路晶体管28a、28b的共同步骤，由此，可降低半导体集成电路装置10的制造步骤数。

(实施方式2)

使用图30到图33以及图39到图45对本发明实施方式2的半导体集成电路装置10进行说明。图39是本实施方式2的半导体集成电路装置10的存储单元区域67的剖面图。如该图39所示，半导体集成电路装置10具有：隔离区域90，选择性地形成在存储单元区域67所在的半导体衬底13的主表面上；由该隔离区域90规定的多个分割存储单元区域MCR1、MCR2；控制栅极42，形成在各分割存储单元区域MCR1、MCR2上；连接区域PR，连接存储器栅极45之间。

并且，在各分割存储单元区域MCR1、MCR2所在的半导体衬底13的主表面上形成了在一个方向延伸的多个控制栅极42、以及在该控制栅极42的侧面上经由绝缘膜44形成的存储器栅极45。

此外，在位于控制栅极42之间的半导体衬底13的主表面上形成了隔离区域92。并且，由该隔离区域92在位于控制栅极42之间的半导体衬底13的主表面上规定多个漏区17。并且，在各漏区17上设置了对各漏区17施加所希望的电压的接触部49。

在位于存储器栅极45之间的半导体衬底13的主表面上形成沿存储器栅极45延伸的源区15。在位于该源区15和漏区17之间的半导体衬底13的主表面上形成图2所示的沟道区域75。在位于相邻的分割存储单元区域MCR1、MCR2之间的隔离区域90上形成连接布线(第1连接部)45A，其连接形成在一个分割存储单元区域MCR1上的存储器栅极45和经由隔离区域90形成在相邻的分割存储单元区域MCR2上的存储器栅极45。

并且，在隔离区域90的上表面中的、位于连接布线45A之间的部分形成对连接布线45A之间进行连接的连接部(第1连接部)59，在该第1连接部59上形成对存储器栅极45施加所希望的电压的接触部(电压施加部)69。

此外，在该隔离区域90上形成连接布线(第3连接部)42A，其连接形成在分割存储单元区域MCR1上的控制栅极42和形成在分割存储单元区域MCR2上的控制栅极42。该连接布线上形成对控制栅极42施加所希望的电压的接触部68，在该接触部68的下端部形成焊盘部93。

图30是表示图39中所示的连接部59的详细情况的剖面图。如该图30所示，连接部59具有：导电膜(残留部)31A，形成在隔离区域90的上表面上，例如由多晶硅薄膜等构成；绝缘膜(第5绝缘膜)44，形成在该残留部31A的侧面(周面)上，例如由ONO膜等构成；导电膜(第2导电膜)31B，形成在残留部31A上的周面上，填充在连接布线45A之间。在这样构成的连接部59的上表面上形成接触部69。因此，施加到接触部69上的电压通过导电膜31B传送到连接布线45A上，施加给各存储器栅极45。

并且，在本实施方式2中，在存储器栅极45A之间在存储器栅极45延伸的方向形成了2处(多个)残留部31A，但是，并不限于此，也可以是1处。对如上所述构成的半导体集成电路装置10的制造方法进行说明。图40示出与所述实施方式1的半导体集成电路装置10的制造步骤中图6、图7所示的第1制造步骤对应的制造步骤的剖面图。

如该图40所示，在半导体衬底13的主表面上选择性地形成隔离区域90、92。由此，在半导体衬底90的主表面上形成由隔离区域90规定的分割存储单元区域MCR1、MCR2。并且，在各分割存储单元区域MCR1、MCR2所在的半导体衬底13的主表面上形成由隔离区域92规定的活性区域91。

图41是表示与所述实施方式1的半导体集成电路装置10的第3步骤对应的制造步骤的、图10的XLI-XLI线的剖面图，图31是表示图41中隔离区域90上的详细情况的剖面图。

如该图41、图31所示，形成导电膜图形31a的同时，在隔离区域90上形成残留部31A，该导电膜图形31a在所形成的源区15所在的区域上形成开口部31b。

并且，导电膜图形31a之间的距离L1例如形成为300nm左右。此外，多个导电膜图形31a排列的方向的残留部31A的宽度L2形成为例如150nm左右，导电膜图形31a延伸的方向的残留部31A的宽度L 3形成为例如100nm左右。并且，在形成多个残留部31A的情况下，以残留部31A之间的距离L4例如为100nm左右的方式形成残留部31A。此外，残留部31A和相邻的导电膜图形31a之间的距离L5形成为例如100nm以下。

图42以及图43是与所述图14所示的所述实施方式1的半导体集成电路装置10的第5步骤对应的制造步骤的、图14的XLII-XLII线的剖面图，图32是详细表示图42的隔离区域90的上表面的剖面图。

如图14、图42所示，覆盖导电膜图形31a，同时，在位于导电膜图形31a之间的半导体衬底13的主表面上形成绝缘膜33。由此，在导电膜31a的两侧面上以及残留部31A的表面上也形成绝缘膜33。并且，在该绝缘膜33的上表面上沉积导电膜34。

并且，如图14、图32、图43所示，在绝缘膜33的上表面上形成导电膜34。此时，由导电膜34填充残留部31A之间的间隙以及残留部31A和导电膜图形31a之间的间隙。

图44是与所述图16示出的所述实施方式1的半导体集成电路装置10的第6步骤对应的、图16的XLIV-XLIV线的剖面图，图33是表示图44中隔离区域90的详细情况的剖面图。

如这些图16、图33、图44所示，对导电膜34实施刻蚀，形成存储器栅极45。

此时，形成图2所示的存储器栅极45的同时，在残留部31A的表面上残留导电膜31B。此处，残留部31A之间以相互接近的方式配置，所以，连接形成在残留部31A表面的导电膜31B之间使之成为一个整体。此外，因为残留部31A和导电图形31a之间也接近，所以，形成在残留部31A表面的导电膜31B和所形成的存储器栅极45被连接。即，在形成存储器栅极45的步骤中，对置配置的存储器栅极45之间通过形成在残留部31A表面的导电膜31B而连接为一个整体。

这样，如上所述的实施方式1所示的半导体集成电路装置10的制造步骤中的、导电膜31的构图步骤中，对导电膜31实施构图以形成残留部31A，由此，可自然地形成连接部59。

图45是表示所述图44中所示的半导体集成电路装置10的制造步骤后的制造步骤的、图18的XLV-XLV线的割面图。如该图45所示，对导电膜图形31a实施构图，使成为漏区17的区域露出，同时，形成焊盘部93。

并且，如图30所示，在所形成的连接部59的上表面上形成接触部69。即，连接部59作为图2所示的存储器栅极45的引出部加以利用。并且，所述的半导体集成电路装置10的制造步骤以外的制造步骤包含所述实施方式1中记载的半导体集成电路装置10的制造步骤。

按照这样的本实施方式2的半导体集成电路装置10的制造方法，不需要设置形成存储器栅极45的引出部的步骤，便可减少半导体集成电路装置10的制造步骤的总步骤数和掩膜数。并且，在所述实施方式1的半导体集成电路装置10的制造步骤中的、导电膜31的构图步骤时形成残留部31A，本实施方式2的半导体集成电路装置10的制造方法可得到与实施方式1的半导体集成电路装置10相同的作用和效果。

(实施方式3)

使用图46到图52对本实施方式3的半导体集成电路装置10进行说明。并且，对与所述实施方式1或者实施方式2的半导体集成电路装置10相同的结构标注相同的符号，省略其说明。

图46是本实施方式3的半导体集成电路装置10的平面图。该图46中，半导体集成电路装置10具有：隔离区域90，选择性地形成在存储单元区域67所在的半导体衬底13的主表面上；由该隔离区域90规定的带状的活性区域91；形成在各隔离区域91上的源区15和漏区17；以环状形成的多个控制栅极(第1栅极)42A、42B；经由绝缘膜44在控制栅极42A、42B的源区(第1杂质区域)15侧的侧面上形成的环状存储器栅极(第2栅极)45A、45B。

活性区域91以在控制栅极42A、42B以及存储器栅极45的宽度方向延伸的方式形成为带状，在控制栅极42A、42B以及存储器栅极45A、45B延伸的方向隔开一定间隔形成多个。

并且，源区15形成在该带状的活性区域19的两端部，漏区17形成在带状活性区域91的中央部。并且，沟道区域75形成在活性区域91的漏区17和源区15之间。

因此，在活性区域91的长轴方向相邻的活性区域91以源区15相互对置的方式配置。并且，在各源区15上形成接触部(电压施加部)51。该电压施加部与上层布线48B、48C连接。

这样，通过由电阻比活性区域小的势垒金属(barrier metal)或者钨等构成的接触部或布线对各源区15施加电压，减小布线电阻。

因此，可通过所选择的存储单元晶体管的位置抑制施加到源区15的电压发生变动，无论在哪个存储单元晶体管的源区15上都可以施加所希望的电压，并可以抑制误动作。

此处，通过活性区域连接各存储单元晶体管的源区15的情况下，在写入动作时，为了对各存储单元晶体管的源区施加所希望的电压，需要对共用的源区施加较大的电压。但是，象这样在多个存储单元晶体管的源区15共用的状态下，施加较大电压时，即使在非选择的存储单元晶体管中也会引起写入动作，导致容易产生误动作。另一方面，如上所述，将各源区作成分别独立的源区，并且，通过电阻比活性区域低的布线来施加电压，由此，可抑制误动作。

控制栅极42A、42B以如下方式形成为环状：通过在活性区域91的长轴方向相邻的活性区域91的沟道区域75，并包围该相邻的任意一个活性区域19的源区15。在该控制栅极42A、42B的源区15侧的侧面上形成凹部96。该凹部96形成在控制栅极42A、42B的长轴方向的两端部侧，位于隔离区域90的上表面上。此外，在控制栅极42A、42B的长轴方向的两端部形成焊盘部93，在该焊盘部93上形成可对控制栅极42A、42B施加所希望的电压的接触部(电压施加部)68。

存储器栅极45A、45B形成在控制栅极42A、42B的内侧面上，与控制栅极42A、42B相同，以包围源区15的方式形成为环状。在该存储器栅极45A、45B的长轴方向的两端部上形成对该存储器栅极45A、45B施加电压的焊盘部(连接部)59。在凹部96中混入构成存储器栅极45A、45B的一部分导电膜，由此，形成该连接部59。

图47是图46的XLVII-XLVII线的剖面图。如该图47所示，在半导体衬底13的主表面上形成包含控制栅极42A的存储单元晶体管27A和包含控制栅极42B的存储单元晶体管27B、27C。并且，存储单元晶体管27A、27B共用漏区17。在该共用漏区17上形成具有势垒金属39和钨膜50的接触部49。

该接触部49与上层布线48B连接，并且，通过接触部94与位线95连接。

此外，包含形成为环状的控制栅极42B的、相邻的存储单元晶体管27B相互由隔离区域90隔离。并且，图48是图46的XLVIII-XLVIII线的剖面图，是焊盘部59附近的剖面图。如该图48所示，凹部96位于隔离区域90上，在该凹部96的内表面以及该凹部96所在的隔离区域90的上表面上形成绝缘膜44。

并且，在该凹部96的内侧面上以侧墙状形成存储器栅极45，形成在凹部96的一个内侧面上的存储器栅极45和形成在另一内侧面上的存储器栅极45相互接触。

在该凹部96中相互接触的存储器栅极45的上表面上经由金属硅化物膜37形成接触部69。

这样，接触部69的焊盘部59由形成在凹部96中的、相互接触的存储器栅极45构成。

并且，凹部96的宽度比图46所示的存储器栅极45的宽度的2倍小，小于60nm。

并且，所述结构以外的结构与所示实施方式1或者实施方式2的半导体集成电路装置10结构相同。图83是如上所述构成的半导体集成电路装置10的电路图，图84是其示意图。

如上所述，对所构成的半导体集成电路装置10的各动作进行说明。图80是本实施方式3的半导体集成电路装置10的读出动作时的动作线图。在该图80以及图46中，在所选择的存储单元的源区15上施加0V左右的电压。并且，在所选择的存储单元的存储器栅极45上施加例如0V左右的电压。并且，在所选择的存储单元的控制栅极42上施加例如1.5V左右的电压，在漏区17上施加例如1V左右的电压，在半导体衬底13上施加0V左右的电压。

图81是写入动作的动作线图。如该图81所示，在所选择的存储单元的源区15上施加例如6V左右的电压，在存储器栅极45上施加例如11V左右的电压。并且，在所选择的存储单元的控制栅极42上施加1V左右的电压，同时，在漏区17上施加0.8V～1.5V左右的电压，在半导体衬底13上施加0V左右的电压。

图82是擦除动作的动作线图。如该图82所示，在所选择的存储单元的源区15上施加例如6V左右的电压，并且，在存储器栅极45上施加例如3V的电压，在漏区17以及控制栅极上施0V左右的电压。并且，在半导体衬底13上施加0V左右的电压。此处，在非选择的存储单元的存储器栅极42上施加例如-6V左右的电压。

对如上构成的本实施方式3的半导体集成电路装置10的制造方法进行说明。

图49是与所述图6、图7示出的所述实施方式1的半导体集成电路装置10的制造步骤的第1步骤对应的步骤的平面图。

如该图49所示，在存储单元区域67所在的半导体衬底13的主表面上形成隔离区域90，规定多个活性区域91。

图50是表示与所述图10、图11示出的所述实施方式1的半导体集成电路装置10的第3步骤对应的制造步骤的平面图。

如该图50所示，形成导电膜图形31a，该导电膜图形31a在各活性区域91中的、源区15所在的区域上具有开口部31b。此时，在开口部31b的长轴方向的两端部侧同时对凹部96进行构图。

图51是表示与所述图16、图17对应的制造步骤的平面图。如该图51以及图16所示，在导电膜图形31a的表面上以及开口部31b所在的半导体衬底13的主表面上形成绝缘膜44。此时，在凹部96的内表面上以及该凹部96所在的隔离区域90上都形成导电膜34。

并且，在该绝缘膜44的上表面上沉积(形成)导电膜34，对该导电膜34进行刻蚀，在开口部31b的表面上经由绝缘膜34形成存储器栅极45。

此时，如图51以及图48所示，在凹部96中以侧墙状残留构成存储器栅极45的导电膜34，自然地形成焊盘部59。此处，通过光刻法形成焊盘部59的情况下，需要具有所形成的焊盘部和控制栅极的容限(margin)，或者需要具有产生不良等时用的容限。另一方面，如上所述，在自然形成的情况下，不需要这样的容限，与通过光刻法形成焊盘部的情况相比，可实现半导体集成电路装置10的细微化。

图52是表示所述图51所示的制造步骤后的制造步骤的平面图。如该图52所示，对导电膜图形31a实施构图，形成控制栅极42，同时，进行构图也形成其它的外围电路晶体管的栅极。

并且，所述制造步骤以外的步骤与所述实施方式1、2的制造步骤相同。

(实施方式4)

使用图53到图66对本实施方式4的半导体集成电路装置10进行说明。图53是本实施方式4的半导体集成电路装置10的例如RAM区域62的平面图。如该图53所示，在RAM区域62所在的半导体衬底13的主表面上形成多个SRAM的存储单元M1～M6。

在半导体衬底13的主表面上以相互线对称的方式配置各存储单元M1～M6。使用图54对SRAM的存储单元M1的结构进行简单说明。存储单元M1具有全CMOS单元结构，具有第1反相器和第2反相器。图54示出该存储单元M1的等效电路。使用图54对SRAM的存储单元M1的结构进行简单说明。存储单元M1具有全CMOS单元结构，具有第1和第2反相器、2个存取NMOS晶体管N3、N4。

第1反相器包含第1驱动器MOS晶体管N1和第1负载PMOS晶体管P1，第2反相器包含第2驱动器MOS晶体管N2和第2负载PMOS晶体管P2。

第1反相器和第2反相器形成连接相互的输入和输出的触发器，第1存取NMOS晶体管N3的源极与触发器的第1存储节点Na相连接，第2存取NMOS晶体管N4的源极与触发器的第2存储节点Nb相连接。

存储节点Na通过第1存取NMOS晶体管N3与位线BL1相连接，存储节点Nb通过第2存取NMOS晶体管N4与位线BL2相连接。并且，第1与第2存取NMOS晶体管N3、N4的栅极与字线WL相连接，第1与第2负载PMOS晶体管P1、P2的源极与电源线VDD相连接。

然后，对所述的全CMOSSRAM的存储单元M1的版面设计进行说明。如图53所示，引入杂质并在N阱区域的两侧设置P阱区域。并且，在半导体衬底13的主表面上选择性地形成隔离区域120，在P阱区域以及N阱区域上规定活性区域102a、102b、102c、102d。并且，在形成在P阱区域内的活性区域102a、102b、102c、102d中选择性地注入磷等N型杂质，形成杂质扩散层，在N阱区域内形成的活性区域中选择性地注入硼等P型杂质，形成杂质扩散层。本说明中，活性区域102a、102b、102c、102d是包含成为晶体管的源极/漏极的区域和位于该区域间的、与该区域导电类型相反的区域(衬底部分)的区域。

活性区域102a、102d与102b、102c都具有直线状的形状，在相同的方向(P阱区域以及N阱区域的延伸方向)延伸。由此，可使P阱区域或N阱区域的宽度或者形成位置的偏差变小。

本实施方式的存储单元M1由6个MOS晶体管构成。具体地说，存储单元M1由第1和第2驱动器NMOS晶体管N1和N2、第1和第2存取NMOS晶体管N3和N4、以及第1和第2负载PMOS晶体管P1、P2构成。

第1和第2存取NMOS晶体管N3、N4以及第1和第2驱动器NMOS晶体管N1、N2分别形成在N阱区域两侧的P阱区域上，第1和第2负载PMOS晶体管P1、P2形成在中央N阱区域上。第1存取NMOS晶体管N3形成在杂质扩散区域102a1和多晶硅布线103a的交叉部上，第2存取NMOS晶体管N4形成在活性区域102d和多晶硅布线103d的交叉部上，该杂质扩散区域102a1包含成为源极/漏极的区域，该活性区域102d包含成为源极/漏极的区域。

第1驱动器NMOS晶体管N1形成在杂质扩散区域102a1和多晶硅布线103b的交叉部上，第2驱动器NMOS晶体管N2形成在活性区域和多晶硅布线103c的交叉部上，该杂质扩散区域102a1包含成为源极/漏极的区域，该活性区域包含成为源极/漏极的区域。

第1负载PMOS晶体管P1形成在杂质扩散区域102b1和多晶硅布线103b的交叉部上，第2存取PMOS晶体管P2形成在活性区域102c和多晶硅布线103c的交叉部上，该杂质扩散区域102b1包含成为源极/漏极的区域，该活性区域102c包含成为源极/漏极的区域。

多晶硅布线103a～103d成为各MOS晶体管的栅极，如图53所示，在相同的方向延伸。即，多晶硅布线103a～103d是与P阱区域和N阱区域延伸的方向(图53中的纵向)垂直的方向(图53中的横向)，在P阱区域和N阱区域排列的方向延伸。

以覆盖活性区域102a～102d以及多晶硅布线103a～103d的方式形成未图示的层间绝缘膜，形成接触部104a～1041，该接触部104a～1041到达形成在该活性区域102a～102d上的、起到源极/漏极功能的杂质扩散层。在该接触部104a～1041中埋入与上层布线连接用的导电层。

并且，接触部104a、1041是到达栅极的栅极接触，接触部104f、104g是到达杂质扩散层与多晶硅布线的共用接触(Shared Contact)，除此以外的接触部104b、104c、104d、104e、104h、104i、104j、104k是到达杂质扩散层区域的扩散接触。

图53中，这些晶体管共用成为第1驱动器MOS晶体管N1的漏极的N型杂质扩散区域和成为第1存取NMOS晶体管N3的漏极的N型杂质扩散区域。通过形成在该N型杂质扩散区域上的接触部104c、第1金属布线105a以及接触部(共用接触)104f，第1驱动器NMOS晶体管N1的漏极和第1存取NMOS晶体管N3的漏极与第1负载晶体管P1的漏极相连接。其端子成为图54所示的等效电路图的存储节点Na。

同样，作为第2驱动器NMOS晶体管N2的漏极的N型杂质扩散区域和作为第2存取NMOS晶体管N3的漏极的N型杂质扩散区域，通过接触部104j、第1金属布线105b以及接触部(共用接触)104g，与第2负载晶体管P2的漏极相连接。该端子成为图54所示的等效电路图的存储节点Nb。

并且，与这样构成的存储单元M1相同，也可以构成其它的存储单元。此处，相对存储单元M1，存储单元M2在多晶硅布线103b延伸的方向相邻，相对存储单元M1，存储单元M3在活性区域102a～102d延伸的方向相邻。此外，同样，相对存储单元M3，存储单元M4在多晶硅布线103b延伸的方向相邻。

此处，存储单元M1的多晶硅布线103b的端面和与该存储单元M1相邻的存储单元M2的多晶硅布线103b的端面之间例如为100nm～120nm左右。并且，存储单元M1的杂质区域102a与存储单元M2的杂质区域102a之间例如为200nm～220nm左右。并且，在该多晶硅布线103a之间相互对置的多晶硅布线103a的端面上形成绝缘膜44。

此外，多晶硅布线103b的端面和多晶硅布线103d的端面的距离也同样为100nm～120nm左右。并且，在多晶硅布线103d与多晶硅布线103b对置的、多晶硅布线103b、103d的端面上也形成绝缘膜44。

图55是图53的LV-LV线的剖面图。如该图55所示，存储单元M1、M2的多晶硅布线103b经由硅氧化膜等绝缘膜30形成在活性区域102a上。

并且，存储单元M1的多晶硅布线103b和存储单元M2的多晶硅布线103b的边界部分位于隔离区域90上，该隔离区域90位于存储单元M1的活性区域102a和存储单元M2的活性区域102a之间。在从隔离区域上到多晶硅布线103b、103b的前端部的表面上也形成绝缘膜44，该隔离区域位于存储单元M1的多晶硅布线103b和存储单元M2的多晶硅布线103b之间。通过该保护模44确保存储单元M1的多晶硅布线103b和存储单元M2的多晶硅布线103b之间绝缘。并且，在位于多晶硅布线103b之间的边界部分的多晶硅布线103b的前端部表面上经由绝缘膜44形成侧墙状的导电膜34。

使用图56到图66对如上所述构成的半导体集成电路装置10的制造方法进行说明。图56是表示本实施方式4的半导体集成电路装置10的制造步骤的第1步骤的平面图，是与所述图6、图7示出的所述实施方式1的半导体集成电路装置10的第1步骤对应的步骤。此外，图57是图56的LVII-LVII线的剖面图。如该图57所示，在半导体衬底13的主表面上选择性地形成隔离区域120，规定活性区域，并且，规定P阱区域、N阱区域。

并且，在各P阱区域内以及N阱区域内选择性地引入杂质，形成杂质区域102a～102d。

图58是表示所述图56示出的制造步骤后的半导体集成电路装置10的制造步骤的平面图，是与所述图8、图9所示的所述实施方式1的半导体集成电路装置10的第2步骤对应的制造步骤的平面图。图59是所述图58的LIX-LIX线的剖面图。

如该图58、图59所示，在半导体衬底13的主表面上实施热氧化处理，形成由硅氧化膜等构成的绝缘膜30。

并且，经由绝缘膜30在半导体衬底13的主表面上沉积由多晶硅膜等构成的导电膜31。

图60是所述图58示出的制造步骤后的半导体集成电路装置10的制造步骤的平面图，是与图10、图11所示的所述实施方式1的半导体集成电路装置10的第3步骤对应的步骤的平面图。图61是所述图60的LXI-LXI线的剖面图。

如该图60以及图10所示，在ROM区域63上形成导电膜图形31a，该导电膜图形31a具有：开口部31b，位于形成为MONOS结构的存储单元晶体管源区的区域；多个开口部31c～31f，形成在图60所示的RAM区域62所示的区域上。

具体地说，形成具有如下部分的导电膜图形31a：开口部31c，其位于如下区域，即：位于相邻的存储单元M1～M6的多晶硅布线103b之间的区域；开口部31d，其位于如下区域，即：位于多晶硅布线103a与多晶硅布线103c之间的区域；开口部31e，位于如下区域，即：位于多晶硅布线103b与多晶硅布线103d之间的区域；开口部31f，其位于如下区域，即：位于相邻的存储单元M1～M6的多晶硅布线103c之间的区域。

图53中，开口部31c横跨从位于所形成的存储单元M1的多晶硅布线103b和存储单元M2的多晶硅布线103b之间的区域到位于存储单元M3的多晶硅布线103b和存储单元M4的多晶硅布线103b之间的区域而延伸。即，以在活性区域102a～102d延伸的方向延伸的方式形成开口部31c。此外，开口部31d、31c、31f也与开口部31c相同，在活性区域102a～102d延伸的方向以长条状形成。这样，具有以长条状形成的开口部31c～31f的导电膜图形31a，可通过将KrF准分子激光器、ArF准分子激光器等的激光作为光源搭载的分档器较容易地制造。

图62是表示所述图61示出的半导体集成电路装置10的制造步骤后的制造步骤的剖面图，是与所述图14、图15示出的所述实施方式1的半导体集成电路装置10的第5步骤对应的制造步骤的剖面图。

如该图62所示，在导电膜图形31a的表面上、开口部31c～31f的内壁面上以及开口部31c～31f所在的隔离区域120的上表面上形成由所谓的ONO膜构成的绝缘膜44。并且，经由该绝缘膜44在导电膜图形31a上沉积(形成)导电膜34。此时，在开口部31c～31f中也填充导电膜34。

图63是所述图62示出的制造步骤后的制造步骤的剖面图，是与所述图16、图17示出的所述实施方式1的半导体集成电路装置10的第6步骤对应的制造步骤的剖面图。图64是该图63所示的制造步骤的平面图。

如该图63所示，对导电膜34实施刻蚀。由此，如所述图64所示，在ROM区域63所在的半导体衬底13的主表面上形成存储栅极45。此时，在开口部31c～31f中、开口部31c～31f的内侧面上形成侧墙状的导电膜34。

在该侧墙状的导电膜34和导电膜图形31a之间形成绝缘膜44，确保导电膜图形31a和导电膜34之间的绝缘状态。

图65是所述图64示出的制造步骤后的制造步骤的平面图，是与所述图18、图19示出的所述实施方式1的半导体集成电路装置10的第7步骤对应的制造步骤的平面图。图66是所述图65的LXV-LXV线的剖面图。如该图65、图66所示，对导电膜图形31a实施构图，形成多晶硅布线103a～103d。形成该多晶硅布线103a～103d的步骤首先在导电膜图形31a的整个上表面上形成抗蚀剂掩模。并且，在该抗蚀剂掩模的上方配置光掩模200，对抗蚀剂掩模实施曝光处理。

在该光掩模200上形成多个开口图形200a、200b，该多个开口图形200a、200b沿多晶硅布线103a～103d延伸的方向延伸。

开口图形200a例如制作成连接存储单元M1的多晶硅布线103a以及多晶硅布线103c、和存储单元M2的多晶硅布线103a以及多晶硅布线103c的图形。

此外，开口图形200b例如制作成连接存储单元M1的多晶硅布线103b以及多晶硅布线103d、和存储单元M2的多晶硅布线103b和多晶硅布线103b以及多晶硅布线103d的图形。

使用这样的光掩模200实施光刻，对导电膜图形31a实施构图。此时，在所形成的半导体衬底13的主表面上已经形成开口部31c～31f。因此，即使使用如上所述的光掩模200对导电膜31a实施构图，也可以由在开口部31c～31f的内壁面上形成的绝缘膜44隔离。例如，存储单元M1的多晶硅布线103b和存储单元M2的多晶硅布线103b之间由形成在开口部31c的内周面上的绝缘膜44隔离。此外，多晶硅布线103a和多晶硅布线103c之间也由形成在开口部31d的内周面上的绝缘膜44隔离。并且，多晶硅布线103b和多晶硅布线103d之间也由形成在开口部31e的内周面上的绝缘膜44隔离。并且，存储单元M1的多晶硅布线103c和与存储单元M1相邻的存储单元的多晶硅布线103c之间也由形成在开口部31c内周面上的绝缘膜44隔离。

这样，预先在各多晶硅布线103a～103d之间的边界区域形成开口部31c～31f，在该开口部31c～31f的内壁面上形成绝缘膜44，由此，可自然地分割各多晶硅布线103a～103f。因此，对导电膜图形31a实施光刻时，能够以长轴方向上相邻的各多晶硅布线103a～103d之间相连接的方式实施构图。

此处，开口部31c的短轴方向(多晶硅布线103a～103d的延伸方向)的宽度例如制作成100nm～120nm。并且，开口部31c的开口边缘部和活性区域102a之间的距离例如可制作成50nm左右。

因此，可以将存储单元M1的活性区域102a和存储单元M2的活性区域102a之间的距离制作成200nm～220nm左右。

另一方面，在未形成开口部31c～31f的状态下，对多晶硅布线103a～103d进行构图时，首先，需要考虑所形成的多晶硅布线103a～103d的形成不良，确保各多晶硅布线103a～103d之间的容限，例如，需要将各多晶硅布线103a～103d之间的距离制作成例如120nm左右。并且，考虑到掩模偏移或者形成不良等容限，活性区域102a～102d之间的距离需要确保在例如100nm左右。因此，例如存储单元M1的活性区域102a和存储单元M2的活性区域102a之间的距离例如为300nm～320nm左右。

特别是，在开口部31c下以及位于开口部31c两侧的半导体衬底13的主表面上制作成P阱区域，并制作成相同导电类型的阱区域。因此，存储单元M1的活性区域102a和存储单元M2的活性区域102a之间的距离完全由多晶硅布线103b之间的距离来决定。

因此，通过减小多晶硅布线103b之间的距离，能够可靠地减小活性区域102a之间的距离，对半导体集成电路装置10的微小化贡献很大。这样，按照本实施方式4的半导体集成电路装置10的制造方法，可减小各SRAM晶体管的多晶硅布线之间的距离，实现半导体集成电路装置10的微小化。此外，在本实施方式4中，对应用于在半导体集成电路10的RAM区域62形成的SRAM的情况进行了说明，但是，不限于应用于这样的混载微型计算机的情况。并且，不限于应用在SRAM的情况，在形成多个栅极的情况下也可适用，并能够减小各栅极间的距离。

使用图34到图37以及图67到图79对本实施方式4的变形例进行说明。图67是本实施方式4的变形例之半导体集成电路装置10的外围电路区域的平面图，图68是所述图67的LXV111-LXVIII线的剖面图。如该图67所示，在外围电路区域所在的半导体衬底13的主表面上形成：朝向一个方向延伸的栅极(布线)42a、42b；以及栅极(布线)42c，其位于该栅极42a、42b的端部侧，并在与该栅极42a、42b延伸的方向相交叉的方向上延伸。

栅极42a、42b和栅极42c的边界区域形成在隔离区域52上，该隔离区域52形成在半导体衬底13的主表面上。并且，如图68所示，在活性区域53的上表面上经由绝缘膜54形成栅极42b，并且，栅极42b的一部分达到隔离区域52上。在该栅极42b的端面、栅极42c的侧面中的与栅极42b相对置的部分、以及位于该栅极42b和栅极42c边界部分的隔离区域52的表面上形成例如由ONO膜构成的绝缘膜44。因此，确保栅极42b和栅极42c之间的隔离。并且，经由绝缘膜44在栅极42b的端面上形成侧墙状的导电膜45，并且，经由绝缘膜44在栅极42c的周面的、与栅极42b对置的周面上也形成侧墙状的导电膜45。

图69是表示该变形例的半导体集成电路装置10的第1制造步骤的平面图，是与所述图6、图7示出的所述实施方式1的半导体集成电路装置10的第1制造步骤相对应的步骤。图70是所述图69的剖面图。

如该图69以及图70所示，在半导体衬底13的主表面上，选择性地形成隔离区域52，并规定活性区域53。

图71是表示所述图69示出的制造步骤后的制造步骤的平面图，是与所述图8、图9示出的所述实施方式1的半导体集成电路装置10的第2步骤相对应的平面图。并且，图72是图71的剖面图。

如该图71以及图72所示，在半导体衬底13的主表面上形成绝缘膜54，在该绝缘膜54的上表面上沉积(形成)导电膜31。

图34、图73是半导体集成电路装置10的导电膜31a的构图步骤中外围电路区域的平面图，图74是图73的剖面图。如该图34、图73、图74所示，在导电膜的构图步骤中，形成导电膜图形31a，该导电膜图形31a在形成为所形成的外围电路晶体管之相邻的栅极的边界区域83的区域上具有开口部80。

图75是表示所述图74示出的半导体集成电路装置10的制造步骤后的制造步骤的剖面图，是与所述图14、图15示出的所述实施方式1的半导体集成电路装置10的第5步骤相对应的步骤的剖面图。如该图75所示，在开口部80的表面以及导电膜图形31a的表面上形成绝缘膜33。并且，在该绝缘膜33的上表面上沉积导电膜34。并且，在形成存储器栅极45的第5步骤中，在形成于开口部80表面的绝缘膜44的表面上形成导电膜34。图35、图76是形成控制栅极以及栅极的第7步骤的外围电路区域的平面图。图77是图76的剖面图，图36是光掩模72的外围电路区域的平面图。如图35、图76、图77所示，在半导体集成电路装置10的第7步骤中，在开口部80的表面上形成绝缘膜44，在绝缘膜的表面中的开口部80内侧的表面上形成导电膜34。

这样，在形成有绝缘膜44、导电膜34的开口部80的上表面侧配置图36所示的刻蚀掩模72，通过光刻实施构图。此外，图37是形成外围电路区域的栅极时的外围区域的平面图。如图36所示，在刻蚀掩模72上形成开口部81。

在图37中，该开口部81以如下方式形成：所形成的栅极42a、42b、42c分别在图35所示的隔离区域83中相连接。并且，在导电图形31a的上表面侧、所形成的栅极42a、42b、42c的区域上配置如图36示出的刻蚀掩模72的开口部81。这样，配置刻蚀掩模72时，开口部81中的、隔离区域83的部分位于图35所示的开口部80的上表面上。

图78是表示所述图76示出的制造步骤后的制造步骤的平面图，图79是该图78的剖面图。这些图78、图79、图37中，配置刻蚀掩模72，通过光刻实施构图时，由图35所示的开口部80分别隔离栅极42a、42b、42c。即，在开口部80的两侧分别形成相邻的栅极42a、42b、42c。此处，在开口部80的表面上形成绝缘膜44，所以，在所形成的栅极42a、42b、42c的隔离区域83侧的表面形成绝缘膜44，在该绝缘膜44的、隔离区域83侧的表面上形成导电膜34。这样，在所形成的栅极42a、42b、42c的隔离区域83侧的表面上形成绝缘膜44，所以各栅极42a、42b、42c被电隔离。

这样，在形成栅极的第7步骤中，预先在导电图形31a中的、栅极42a、42b、42c的隔离区域83的部分上形成开口部80，在该开口部80的表面上形成了绝缘膜44。因此，形成在刻蚀掩模72上的开口部82不需要以分别隔离所形成的栅极42a、42b、42c的方式形成，能够以在隔离区域83中连接的方式形成。这样，因为能够以连接栅极42a、42b、42c的方式实施光刻，故与通过光刻形成被隔离的栅极的情况不同，不需要在栅极42a、42b、42c之间设置容限。这样，按照本实施方式4的半导体集成电路装置10的制造方法，可使栅极42a、42b、42c的间隔接近，并可实现面积的缩小。

并且，本实施方式4适用于外围电路晶体管的栅极，但是，并不限于此，也可应用于存储单元晶体管的控制栅极或者各种布线之间。即，是具有如下步骤的半导体集成电路装置的制造方法：在半导体衬底的主表面上形成导电膜；形成导电图形，该导电图形在该导电膜中的、所形成的布线的隔离区域上形成开口部；以覆盖该导电图形的方式形成绝缘膜；使用刻蚀掩模对所述绝缘膜和导电图形实施构图，形成布线，该刻蚀掩模具有以在隔离区域连接所形成的布线的方式而形成的开口部。按照这样的半导体集成电路装置的制造方法，与通过通常的光刻法形成布线的情况相比，布线间变短，并可减小面积。

本发明适合搭载有MONOS(Metal Oxide Nitride Oxide Silicon：金属氧化氮氧化硅)结构的闪速存储器的混载微型计算机。

以上对本发明的实施方式进行了说明，但是，应该认为所公开的实施方式只是示例，并不被此限制。本发明的范围由权利要求的范围表示，包含与权利要求的范围相等同以及范围内的所有变更。

Claims (4)

1.一种半导体存储装置，该半导体存储装置具有：形成存储单元晶体管的存储单元区域、和形成进行所述存储单元晶体管的动作控制的外围电路的外围电路区域，其中包括：

半导体衬底；

在所述存储单元区域，形成在所述半导体衬底上的第1杂质区域；

在所述存储单元区域，形成在所述半导体衬底上的第2杂质区域；

形成在所述第1杂质区域和所述第2杂质区域之间的沟道区域；

所述存储单元晶体管的控制栅极，经由第1绝缘膜形成在所述沟道区域所在的所述半导体衬底的主表面上的、所述第2杂质区域侧的所述主表面上；

所述存储单元晶体管的侧墙状的存储器栅极，经由可蓄积电荷的第2绝缘膜形成在所述沟道区域所在的所述半导体衬底的主表面上的、所述第1杂质区域侧的所述主表面上；以及

第3绝缘膜，位于相对于所述控制栅极的、所述存储器栅极相反一侧的所述半导体衬底的主表面上，并形成在所述控制栅极的侧面上，

与所述第2绝缘膜和位于其正下方的所述半导体衬底的主表面的界面相比，所述第3绝缘膜和位于其正下方的所述半导体衬底的界面位于上方。

2.如权利要求1记载的半导体存储装置，其中

所述第1杂质区域可起到漏区的功能，所述第2杂质区域可起到源区的功能。

3.一种半导体存储装置，其中

包括：

半导体衬底；

存储单元区域，在所述半导体衬底的主表面上选择性地形成，并形成存储单元晶体管；

外围电路区域，形成进行所述存储单元晶体管的动作控制的外围电路；

第1杂质区域以及所述第2杂质区域，形成在所述存储单元区域上；

沟道区域，形成在位于所述第1杂质区域和第2杂质区域之间的所述半导体衬底的主表面上；

所述存储单元晶体管的侧墙状的存储器栅极，经由第1绝缘膜形成在所述沟道区域所在的所述半导体衬底的主表面上的、所述第1杂质区域侧的上表面；

控制栅极，经由可蓄积电荷的第2绝缘膜形成在所述沟道区域所在的所述半导体衬底的主表面上的、所述第2杂质区域侧的上表面上；

第3绝缘膜，位于相对于所述控制栅极的、所述存储器栅极相反一侧的所述半导体衬底的主表面上，并形成在所述控制栅极的侧面上；以及

栅极，经由第4绝缘膜形成在所述外围电路区域上，

与所述第4绝缘膜和位于其正下方的所述半导体衬底的界面相比，所述第3绝缘膜和位于其正下方的所述半导体衬底的界面位于上方。

4.如权利要求3记载的半导体存储装置，其中

所述第1杂质区域可起到漏区的功能，所述第2杂质区域可起到源区的功能。

Images