JP2001326286A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 マスク工程を行なうことなく、サイドウォー
ル形状を有するゲート電極にコンタクトを形成できるよ
うにする。 【解決手段】 シリコンからなる半導体基板１０上の浮
遊ゲート１３における素子領域以外の領域には、コント
ロールゲート１１Ａと同一工程のポリシリコンからな
り、コントロールゲート１１Ａと所定の間隙を設けるよ
うに、孤立パターンである方形状のコンタクト形成補助
パターン１１Ｂが形成されている。コントロールゲート
１１Ａとコンタクト形成補助パターン１１Ｂとの間に
は、浮遊ゲート１３を構成するポリシリコンが充填され
てなる充填部１３ｂが形成されており、充填部１３ｂの
上には、例えばタングステン等からなるコンタクト１５
が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板上に形成され
た素子パターンの側面の段差部を用いて形成された電極
を有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】半導体基板上に所定の段差部を設けてお
き、該段差部を覆うように薄膜を堆積し、異方性エッチ
ングにより薄膜を除去することにより薄膜の一部が段差
部の側面に残存し、その幅が堆積した薄膜の膜厚程度と
なることがよく知られている。

【０００３】この、いわゆるサイドウォール形成技術
は、例えばＭＯＳトランジスタのＬＤＤ構造を実現する
上で欠かせない技術であり、また、段差部を緩和して平
滑化する等の目的にも広く利用されている。さらには、
光露光技術では得られないような微小な幅を有するパタ
ーン形成が可能となることを利用して、微細な幅の電極
を形成する手法が提案されている。例えば、特開平第１
１−２２００４４号公報には、スプリットゲート構造を
持つフラッシュＥＥＰＲＯＭメモリセルの浮遊ゲートを
形成する手法としてサイドウォール形成技術を用いるこ
とにより、微細な幅のゲート電極を得ることができ、メ
モリセルの縮小化及び性能の向上等を図れることが開示
されている。

【０００４】前記公報に係るフラッシュＥＥＰＲＯＭの
場合は、サイドウォール形成技術によって浮遊ゲートを
形成しているため、該浮遊ゲートは外部との電気的な接
続を取る必要はない。しかしながら、これと同一のスプ
リットゲート構造を持つトランジスタを読み出し回路の
参照セルとして用いる場合や、拡散工程のモニタとして
メモリセルの特性を静的に測定するためには、外部から
浮遊ゲートに相当するゲート電極に対して所定の電圧を
印加したり、電流を測定したりする必要がある。

【０００５】ところで、サイドウォール形成技術によっ
て得られる側壁部の幅は、段差部の側面に形成された堆
積膜の膜厚程度であるため、例えば側壁部が浮遊ゲート
である場合に、浮遊ゲートと電気的接触を図るためのコ
ンタクトを該浮遊ゲートに設けようとしても、その幅が
コンタクトの開口径よりも小さいので、他の導電膜との
接触や基板に対するコンタクトホールの突き抜け等が生
じる虞がある。このため、浮遊ゲートに対して安定した
電気的接続が取りにくいという問題があった。

【０００６】以下、従来のゲート電極に対するコンタク
ト形成方法であって、特に、浮遊ゲートをサイドウォー
ル形成技術で形成した不揮発性メモリについて図面を参
照しながら説明する。

【０００７】図３（ａ）〜図３（ｃ）は従来のサイドウ
ォール形状の浮遊ゲートであって、図３（ａ）は浮遊ゲ
ートを含むコンタクト形成領域の平面構成を示し、図３
（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面構成を示
し、図３（ｃ）は図３（ａ）のIIIｃ−IIIｃ線における
断面構成を示している。

【０００８】図３（ａ）及び図３（ｂ）に示すように、
シリコンからなる半導体基板１００上には、ポリシリコ
ンからなるコントロールゲート１０１が形成され、コン
トロールゲート１０１の側面にはポリシリコンからなる
浮遊ゲート１０２が絶縁膜１０３を介して形成されてい
る。

【０００９】また、図３（ａ）及び図３（ｃ）に示すよ
うに、浮遊ゲート１０２におけるメモリセルトランジス
タの素子領域以外の領域に設けられたコンタクト形成領
域１０４には、コンタクト１０５が形成されており、該
コンタクト１０５は図示されない上層メタル配線と電気
的に接続されている。

【００１０】以下、コントロールゲート１０１、浮遊ゲ
ート１０２及びコンタクト１０５の形成方法を簡単に説
明する。

【００１１】まず、コントロールゲート１０１をパター
ニングした後、堆積法又は熱酸化法によりコントロール
ゲート１０１の表面上に該コントロールゲート１０１と
浮遊ゲート１０２とを絶縁する絶縁膜１０３を形成す
る。続いて、コントロールゲート１０１の側面に所定の
幅が得られる膜厚を有するポリシリコンからなる浮遊ゲ
ート形成膜を堆積する。

【００１２】次に、通常のリソグラフィ法を用いてコン
タクト形成領域１０４をマスクするレジストパターンを
形成した後、形成したレジストパターンをマスクとして
浮遊ゲート形成膜に対して異方性エッチング（エッチバ
ック）を行なうことにより、図３（ｂ）に示すように、
コントロールゲート１０１の側面にサイドウォール形状
を持つ浮遊ゲート１０２を形成することができる。

【００１３】一方、レジストパターンによりマスクされ
たコンタクト形成領域１０４においては、図３（ｃ）に
示すように、浮遊ゲート形成膜からなり、コントロール
ゲート１０１の側面から基板面方向に延びた平坦部が形
成される。その後、この平坦部に通常の方法でコンタク
ト１０５を形成すれば、サイドウォールで形成された浮
遊ゲート１０２を他の配線層と電気的に接続することが
できるので、浮遊ゲート１０２に対して、外部から電位
を与えたり電流を測定したりすることが可能となる。

【００１４】

【発明が解決しようとする課題】前記従来のサイドウォ
ール形状のゲート電極に対するコンタクト形成方法は、
本来はマスクパターンを用いずに異方性エッチングのみ
により微小幅の浮遊ゲート１０２を形成できる。しかし
ながら、浮遊ゲート形成膜の一部分からなるコンタクト
形成領域１０４をマスクするマスク材をパターニングす
るためのマスク工程が必要となるため、例えば拡散工程
のスループットが低下すると共に、ウェーハのコストが
増大するという問題がある。

【００１５】本発明は、コンタクト形成領域用のマスク
工程を行なうことなく、サイドウォール形状を持つゲー
ト電極にコンタクトを形成できるようにすることを目的
とする。

【００１６】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体基板上におけるパターン同士の間
に間隙を設けた第１の薄膜パターンを形成しておき、第
１の薄膜パターンのサイドウォールとして形成される第
２の薄膜を、第１の薄膜パターンのパターン同士の間隙
が充填されるように堆積し、堆積された第２の薄膜にお
ける間隙の充填部にコンタクトを設ける構成とする。

【００１７】具体的に、本発明に係る第１の半導体装置
は、半導体基板上に形成された第１の電極パターンと、
半導体基板上における第１の電極パターンの側面に該第
１の電極パターンと絶縁されて形成された第２の電極パ
ターンと、半導体基板上に第２の電極パターンと電気的
に接続されるように設けられたコンタクトと、半導体基
板上に第１の電極パターンと所定の間隔をおいて形成さ
れ、第１の電極パターンと同一の部材からなる孤立した
コンタクト形成補助パターンとを備え、第２の電極パタ
ーンは、第１の電極パターンとコンタクト形成補助パタ
ーンとの間の間隙に第２の電極パターンの構成部材が充
填されてなる充填部を有し、コンタクトは充填部の上に
形成されている。

【００１８】第１の半導体装置によると、第２の電極パ
ターンが第１の電極パターンとコンタクト形成補助パタ
ーンとの間の間隙に第２の電極パターンの構成部材が充
填されてなる充填部を有し、コンタクトが第２の電極パ
ターンの充填部の上に形成されているため、第２の電極
パターンにおけるコンタクト形成領域が、第１の電極パ
ターンとコンタクト形成補助パターンとの間の領域に自
己整合的に形成されているので、コンタクト形成領域を
形成するためのマスク工程が不要となり、プロセスを簡
略化できる。

【００１９】第１の半導体装置において、第１の電極パ
ターンがコントロールゲートであり、第２の電極パター
ンが浮遊ゲートであり、コンタクト形成補助パターン
が、浮遊ゲートにおける素子領域と異なる領域に形成さ
れていることが好ましい。このようにすると、半導体装
置が不揮発性半導体記憶装置となる。

【００２０】本発明に係る第２の半導体装置は、半導体
基板上に形成された第１の電極パターンと、半導体基板
上における第１の電極パターンの側面に該第１の電極パ
ターンと絶縁されて形成された第２の電極パターンと、
半導体基板上に第２の電極パターンと電気的に接続され
るように設けられたコンタクトと、半導体基板上に第１
の電極パターンと絶縁されて形成され、第１の電極と同
一の部材からなる孤立した第１のコンタクト形成補助パ
ターンと、半導体基板上に第１のコンタクト形成補助パ
ターンと所定の間隔をおいて形成され、第１の電極パタ
ーンと同一部材からなる孤立した第２のコンタクト形成
補助パターンとを備え、第２の電極パターンは、第１の
コンタクト形成補助パターンと第２のコンタクト形成補
助パターンとの間の間隙に第２の電極パターンの構成部
材が充填されてなる充填部を有し、コンタクトは充填部
の上に形成されている。

【００２１】第２の半導体装置によると、第２の電極パ
ターンが、第１のコンタクト形成補助パターンと第２の
コンタクト形成補助パターンとの間の間隙に第２の電極
パターンの構成部材が充填されてなる充填部を有し、コ
ンタクトが第２の電極パターンの充填部の上に形成され
ているため、第１のコンタクト形成補助パターン及び第
２のコンタクト形成補助パターンが電気的に浮遊な状態
であれば、コンタクトの径を充填部の幅よりも大きくす
ることができる。すなわち、コンタクトの径が第２の電
極パターンの幅寸法に依存しなくなるため、第２の電極
パターンの幅寸法を小さくしても、第２の電極パターン
と他の配線層との電気的な接続が安定し且つコンタクト
形成時のマージンも大きくなる。

【００２２】第２の半導体装置において、第１の電極パ
ターンがコントロールゲートであり、第２の電極パター
ンが浮遊ゲートであり、第１のコンタクト形成補助パタ
ーン及び第２のコンタクト形成補助パターンが、それぞ
れ電気的に浮遊な状態で且つ浮遊ゲートにおける素子領
域と異なる領域に形成されていることが好ましい。この
ようにすると、半導体装置が不揮発性半導体記憶装置と
なる。

【００２３】本発明に係る第１の半導体装置の製造方法
は、半導体基板上に、互いに隣接する側辺部同士の間に
間隙を設けるように第１の電極パターンと孤立パターン
とを形成する工程と、第１の電極パターン及び孤立パタ
ーンの上に間隙を残すように絶縁膜を形成する工程と、
半導体基板上に、第１の電極パターン及び孤立パターン
を含む全面にわたって間隙が充填されるように第２の電
極パターン形成膜を形成する工程と、第２の電極パター
ン形成膜に対してエッチバックを行なって、第２の電極
パターン形成膜から、第１の電極パターンの側面に形成
された側壁部と間隙に充填された充填部とからなる第２
の電極パターンを形成する工程と、充填部の上に該充填
部と電気的に接続されるコンタクトを形成する工程とを
備えている。

【００２４】第１の半導体装置の製造方法によると、半
導体基板上に、互いに隣接する側辺部同士の間に間隙を
設けて第１の電極パターンと孤立パターンとを形成して
おき、該間隙が充填されるように第２の電極パターン形
成膜を形成する。続いて、第２の電極パターン形成膜か
ら、第１の電極パターンの側面に形成された側壁部と間
隙に充填された充填部とからなる第２の電極パターンを
形成し、形成された充填部の上に該充填部と電気的に接
続されるコンタクトを形成するため、第２の電極パター
ンにおけるコンタクト形成領域が、第１の電極パターン
とコンタクト形成補助パターンとの間の間隙に充填部と
して自己整合的に形成されるので、コンタクト形成領域
を形成するためのマスク工程が不要となき、その結果、
プロセスを簡略化できる。

【００２５】第１の半導体装置の製造方法において、第
１の電極パターンがコントロールゲートであり、第２の
電極パターンが浮遊ゲートであることが好ましい。この
ようにすると、浮遊ゲートがモニタ可能な不揮発性半導
体記憶装置を得ることができる。

【００２６】第１の半導体装置の製造方法において、第
１の電極パターン、孤立パターン及び第２の電極パター
ンがポリシリコンからなることが好ましい。このように
すると、これらのパターンを確実に形成することができ
る。

【００２７】本発明の第２の半導体装置の製造方法は、
半導体基板上に、第１の電極パターンと、該第１の電極
パターンと隣接し且つ互いに対向する側辺部同士の間に
間隙を設けた少なくとも２つの孤立パターンを形成する
工程と、第１の電極パターン及び各孤立パターンの上に
間隙を残すように絶縁膜を形成する工程と、半導体基板
上に、第１の電極パターン及び各孤立パターンを含む全
面にわたって少なくとも１つの間隙が充填されるように
第２の電極パターン形成膜を形成する工程と、第２の電
極パターン形成膜に対してエッチバックを行なって、第
２の電極パターン形成膜から、第１の電極パターンの側
面に形成された側壁部と各孤立パターン同士の間の少な
くとも１つの間隙に充填された充填部とからなる第２の
電極パターンを形成する工程と、充填部の上に該充填部
と電気的に接続されるコンタクトを形成する工程とを備
えている。

【００２８】第２の半導体装置の製造方法によると、第
２の電極パターン形成膜から、第１の電極パターンの側
面に形成された側壁部と各孤立パターン同士の間の少な
くとも１つの間隙に充填された充填部とからなる第２の
電極パターンを形成し、さらに、充填部の上に該充填部
と電気的に接続されるコンタクトを形成するため、第２
の電極パターンにおけるコンタクト形成領域が、少なく
とも２つの孤立パターン同士の間の間隙に充填部として
自己整合的に形成されるので、コンタクト形成領域を形
成するためのマスク工程が不要となる。その上、各孤立
パターンが電気的に浮遊な状態であれば、コンタクトの
径を充填部の幅よりも大きくすることができ、コンタク
トの径が第２の電極パターンの幅寸法に依存しなくなる
ため、第２の電極パターンの幅寸法を小さくしても、第
２の電極パターンと他の配線層との電気的な接続を確実
に行なえると共に、コンタクト形成時のマージンをも大
きくできる。

【００２９】第２の半導体装置の製造方法において、第
１の電極パターンがコントロールゲートであり、第２の
電極パターンが浮遊ゲートであり、各孤立パターンは電
気的に浮遊な状態であることが好ましい。

【００３０】第２の半導体装置の製造方法において、第
１の電極パターン、各孤立パターン及び第２の電極パタ
ーンがポリシリコンからなることが好ましい。

【００３１】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００３２】図１（ａ）〜図１（ｃ）は第１の実施形態
に係る半導体装置におけるサイドウォール形状を持つ浮
遊ゲートのコンタクト形成領域であって、図１（ａ）は
コンタクト形成領域の平面構成を示し、図１（ｂ）は図
１（ａ）のＩｂ−Ｉｂ線における断面構成を示し、図１
（ｃ）は図１（ａ）のＩｃ−Ｉｃ線における断面構成を
示している。

【００３３】図１（ａ）及び図１（ｂ）に示すように、
本実施形態に係る半導体装置は、例えばシリコンからな
る半導体基板１０上のメモリセルトランジスタ領域（素
子領域）に、第１の電極パターンとしてのポリシリコン
からなるコントロールゲート１１Ａと、半導体基板１０
上におけるコントロールゲート１１Ａの一方の側面に絶
縁膜１２を介在させた第２の電極パターンとしてのポリ
シリコンからなる浮遊ゲート１３の側壁部１３ａとが形
成されている。また、コントロールゲート１１Ａ及び浮
遊ゲート１３の側壁部１３ｂは層間絶縁膜１４により覆
われている。

【００３４】一方、図１（ａ）及び図１（ｃ）に示すよ
うに、半導体基板１０上の浮遊ゲート１３における素子
領域以外の領域には、コントロールゲート１１Ａと同一
工程のポリシリコンからなり、コントロールゲート１１
Ａと所定の間隙を設けるように、孤立パターンである方
形状のコンタクト形成補助パターン１１Ｂが形成されて
いる。コントロールゲート１１Ａとコンタクト形成補助
パターン１１Ｂとの間には、浮遊ゲート１３を構成する
ポリシリコンが充填されてなる充填部１３ｂが形成され
ており、該充填部１３ｂの上には、例えばタングステン
等からなるコンタクト１５が形成されている。コンタク
ト１５は図示されない上層メタル配線と電気的に接続さ
れている。

【００３５】以下、前記のように構成された半導体装置
の製造方法を説明する。

【００３６】まず、半導体基板１０上に、堆積法及びリ
ソグラフィ法を用いて、互いに隣接する側辺部同士の間
隔を約０．３μｍとする間隙を設けて、ポリシリコンか
らなるコントロールゲート１１Ａとコンタクト形成補助
パターン１１Ｂとを形成する。なお、０．１８μｍのデ
ザインルールを用いれば、コントロールゲート１１Ａと
コンタクト形成補助パターン１１Ｂとの間隔を０．３０
μｍ程度にすることは容易である。

【００３７】次に、堆積法又は熱酸化法を用いて、コン
トロールゲート１１Ａとコンタクト形成補助パターン１
１Ｂの表面上に、膜厚が約０．０１μｍで浮遊ゲート１
３との絶縁を図る絶縁膜１２を形成する。これにより、
コントロールゲート１１Ａとコンタクト形成補助パター
ン１１Ｂとの間の間隙の寸法は約０．２８μｍとなる。

【００３８】次に、堆積法を用いて、半導体基板１０上
に、コントロールゲート１１Ａ及びコンタクト形成補助
パターン１１Ｂを含む全面にわたって両者の間隙が充填
されるように、膜厚が約０．１８μｍのポリシリコンか
らなる第２の電極パターン形成膜としての浮遊ゲート形
成膜を堆積する。本実施形態においては、浮遊ゲート形
成膜の膜厚を約０．１８μｍとして、コントロールゲー
ト１１Ａとコンタクト形成補助パターン１１Ｂとの間の
間隙の２分の１以上に設定することにより、この間隙を
ポリシリコンにより確実に充填できるようにしている。

【００３９】次に、浮遊ゲート形成膜に対して異方性エ
ッチング（エッチバック）を行なって、浮遊ゲート形成
膜から、コントロールゲート１１Ａの側面に形成された
側壁部１３ａと、コントロールゲート１１Ａとコンタク
ト形成補助パターン１１Ｂとの間の間隙に充填された充
填部１３ｂとにより構成される浮遊ゲート１３を形成す
る。このように、コンタクト形成領域が、コンタクト形
成補助パターン１１Ｂを半導体基板１０上の素子領域以
外の領域で且つコントロールゲート１１Ａの近傍に所定
の間隙を設けて形成することにより、浮遊ゲート１３の
一部分からなる充填部１３ｂを自己整合的に形成でき
る。

【００４０】次に、半導体基板１０上にコントロールゲ
ート１１Ａ、コンタクト形成補助パターン１１Ｂ及び浮
遊ゲート１３を含む全面にわたって酸化シリコン等から
なる層間絶縁膜１４を堆積し、その後、リソグラフィ法
を用いて、充填部１３ｂの上に、開口径が約０．２４μ
ｍのコンタクトホールを形成する。続いて、蒸着法等を
用いて、充填部１３ｂと電気的に接続されるようにコン
タクト１５を形成する。

【００４１】次に、図示はしていないが、層間絶縁膜１
４の上に、例えばアルミニウムからなる上層配線パター
ンをコンタクト１５と接続されるように形成する。

【００４２】ここでは、不揮発性メモリセルのサイドウ
ォール形状の浮遊ゲート１３と、コンタクト１５が形成
された充填部１３ｂとは一体に形成されているため、浮
遊ゲート１３と上層配線パターンとを電気的に接続する
ことができる。

【００４３】以上説明したように、第１の実施形態によ
ると、コントロールゲート１１Ａをパターニングする工
程で、コントロールゲート１１Ａとの間に浮遊ゲート１
３の構成部材が充填される程度の間隙を設けたコンタク
ト形成補助パターン１１Ｂを形成しておき、続く浮遊ゲ
ート１３の側壁部１３ａを形成する際の異方性エッチン
グにより、コンタクト形成領域（充填部１３ｂ）を自己
整合的に形成することができる。

【００４４】言い換えると、コンタクト形成領域をマス
クすることなく側壁部１３ａを形成するための異方性エ
ッチングを行なっても、コンタクト形成領域である充填
部１３ｂを得ることができるため、コンタクト形成領域
をマスクするマスク工程を不要とすることができる。従
って、不揮発性メモリの浮遊ゲート形成工程を変更する
ことなく浮遊ゲート１３のコンタクト１５を形成するこ
とができるので、拡散工程の短縮化及び製造コストの低
減を図ることができ、その効果は極めて大きい。

【００４５】なお、コンタクト形成補助パターン１１Ｂ
が電気的に浮遊な状態とすれば、コンタクト１５がコン
タクト形成補助パターン１１Ｂと接触しても動作に支障
を来たさないため、コンタクト１５の設計マージンを大
きくできる。

【００４６】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００４７】第２の実施形態は、第１の実施形態におい
てサイドウォール形状の浮遊ゲートの幅寸法をさらに縮
小する場合に有効となる。

【００４８】例えば、第１の実施形態において、浮遊ゲ
ートの幅寸法を縮小して０．１２μｍ程度とすると、コ
ントロールゲート１１Ａとコンタクト形成補助パターン
１１Ｂとの間隔を０．２３μｍ程度にする必要がある。
従って、絶縁膜１２の生成後では両者の間隔を０．２１
μｍに設計する必要がある。その結果、両者の間隔がコ
ンタクト１５の幅寸法の０．２４μｍよりも小さくなっ
てしまい、コンタクト１５がコントロールゲート１１Ａ
と接触してしまう。

【００４９】以下、このような事態に対処できる第２の
実施形態について説明する。

【００５０】図２（ａ）〜図２（ｃ）は第２の実施形態
に係る半導体装置におけるサイドウォール形状を持つ浮
遊ゲートのコンタクト形成領域であって、図２（ａ）は
コンタクト形成領域の平面構成を示し、図２（ｂ）は図
２（ａ）のIIｂ−IIｂ線における断面構成を示し、図２
（ｃ）は図２（ａ）のIIｃ−IIｃ線における断面構成を
示している。

【００５１】図２（ａ）及び図２（ｂ）に示すように、
本実施形態に係る半導体装置は、例えばシリコンからな
る半導体基板２０上のメモリセルトランジスタ領域（素
子領域）に、第１の電極パターンとしてのポリシリコン
からなるコントロールゲート２１Ａと、半導体基板２０
上におけるコントロールゲート２１Ａの一方の側面に絶
縁膜２２を介在させた第２の電極パターンとしてのポリ
シリコンからなる浮遊ゲート２３の側壁部２３ａとが形
成されている。また、コントロールゲート２１Ａ及び浮
遊ゲート２３の側壁部２３ｂは層間絶縁膜２４により覆
われている。

【００５２】一方、図２（ａ）及び図２（ｃ）に示すよ
うに、半導体基板２０上の浮遊ゲート２３における素子
領域以外の領域には、コントロールゲート２１Ａと同一
工程のポリシリコンからなり、コントロールゲート２１
Ａと所定の間隙を設けて隣接する孤立パターンである方
形状の第１のコンタクト形成補助パターン２１Ｂと、該
第１のコンタクト形成補助パターン２１Ｂと所定の間隙
を設けて隣接する孤立パターンである方形状の第２のコ
ンタクト形成補助パターン２１Ｃとが形成されている。

【００５３】コントロールゲート２１Ａと第１のコンタ
クト形成補助パターン２１Ｂとの間には、浮遊ゲート２
３を構成するポリシリコンが充填されてなる第１充填部
２３ｂが形成されていると共に、第１のコンタクト形成
補助パターン２１Ｂと第２のコンタクト形成補助パター
ン２１Ｃとの間には、浮遊ゲート２３を構成するポリシ
リコンが充填されてなる第２充填部２３ｃが形成されて
いる。

【００５４】第２の実施形態の特徴として、第１及び第
２のコンタクト形成補助パターン２１Ｂ、２１Ｃとの間
隙に形成される第２充填部２３ｃの上に、例えばタング
ステン等からなるコンタクト２５が形成されている。さ
らに、該コンタクト２５における各コンタクト形成補助
パターン２１Ｂ、２１Ｃ側に位置する側辺部が、これら
コンタクト形成補助パターン２１Ｂ、２１Ｃの上面の周
縁部にまでまたがるように形成され、図２（ｃ）に示す
ようにコンタクト２５と各コンタクト形成補助パターン
２１Ｂ、２１Ｃとは接触している。また、コンタクト２
５は図示されない上層メタル配線と電気的に接続されて
いる。

【００５５】このように、第２の実施形態においては、
それぞれが電気的に浮遊な状態とされた複数のコンタク
ト形成補助パターン２１Ｂ、２１Ｃが、コントロールゲ
ート２１Ａが延びる方向と垂直な方向に所定の間隙を設
けるように配置されている。これにより、図２（ｂ）に
示す浮遊ゲート２３の側壁部２３ａの幅寸法の縮小化を
図るために、浮遊ゲート２３の堆積膜厚を小さくする
と、その堆積膜厚に応じて第１充填部２３ｂ及び第２充
填部２３ｃの幅も小さくなってしまう。しかしながら、
本実施形態に係るコンタクト２５は、電気的に浮遊な状
態にある第１及び第２のコンタクト形成補助パターン２
１Ｂ、２１Ｃの間に充填されてなる第２充填部２３ｃの
上に形成されているため、コンタクト２５とこれらコン
タクト形成補助パターン２１Ｂ、２１Ｃとが互いに接触
したとしてもリークが生じることがないので、第２充填
部２３ｃの幅寸法に規制されることなく所望の開口寸法
のコンタクトホールを形成できる。

【００５６】以下、前記のように構成された半導体装置
の製造方法を説明する。

【００５７】まず、半導体基板２０上に、堆積法及びリ
ソグラフィ法を用いて、互いに隣接する側辺部同士の間
隔を約０．２３μｍとする間隙を設けて、ポリシリコン
からなるコントロールゲート２１Ａと第１のコンタクト
形成補助パターン２１Ｂと第２のコンタクト形成補助パ
ターン２１Ｃとを形成する。

【００５８】次に、堆積法又は熱酸化法を用いて、コン
トロールゲート２１Ａと各コンタクト形成補助パターン
２１Ｂ、２１Ｃの表面上に、膜厚が約０．０１μｍで浮
遊ゲート２３との絶縁を図る絶縁膜２２を形成する。こ
れにより、コントロールゲート２１Ａ、第１及び第２の
コンタクト形成補助パターン２１Ｂ、２１Ｃのそれぞれ
の間の間隙の寸法は約０．２１μｍとなる。

【００５９】次に、堆積法を用いて、半導体基板２０上
に、コントロールゲート２１Ａ及び各コンタクト形成補
助パターン２１Ｂ、２１Ｃを含む全面にわたって各パタ
ーン２１Ａ、２１Ｂ、２１Ｃの間隙が充填されるよう
に、膜厚が約０．１２μｍのポリシリコンからなる第２
の電極パターン形成膜としての浮遊ゲート形成膜を堆積
する。

【００６０】次に、浮遊ゲート形成膜に対して異方性エ
ッチング（エッチバック）を行なって、浮遊ゲート形成
膜から、コントロールゲート２１Ａの側面に形成された
側壁部２３ａ、コントロールゲート２１Ａと第１のコン
タクト形成補助パターン２１Ｂとの間の間隙に充填され
た第１充填部２３ｂ及び第１のコンタクト形成補助パタ
ーン２１Ｂと第２のコンタクト形成補助パターン２１Ｃ
との間の間隙に充填された第２充填部２３ｃにより構成
される浮遊ゲート２３を形成する。このように、コンタ
クト形成領域が、コンタクト形成補助パターン２１Ｂを
半導体基板２０上の素子領域以外の領域で且つコントロ
ールゲート２１Ａの近傍に所定の間隙を設けて形成する
ことにより、浮遊ゲート２３の一部分からなる第１充填
部２３ｂ及び第２充填部２３ｃを自己整合的に形成でき
る。

【００６１】次に、半導体基板２０上にコントロールゲ
ート２１Ａ、第１及び第２のコンタクト形成補助パター
ン２１Ｂ、２１Ｃ及び浮遊ゲート２３を含む全面にわた
って酸化シリコン等からなる層間絶縁膜２４を堆積し、
その後、リソグラフィ法を用いて、第２充填部２３ｃの
上に、開口径が約０．２４μｍのコンタクトホールを形
成する。続いて、蒸着法等を用いて、第２充填部２３ｃ
と電気的に接続されるようにコンタクト２５を形成す
る。

【００６２】次に、図示はしていないが、層間絶縁膜２
４の上に、例えばアルミニウムからなる上層配線パター
ンをコンタクト２５と接続されるように形成する。

【００６３】ここでは、不揮発性メモリセルの浮遊ゲー
ト２３と、コンタクト２５が形成された第２充填部２３
ｃとは一体に形成されているため、ゲート長がより短縮
された浮遊ゲート２３と上層配線パターンとを電気的に
確実に接続することができるようになる。

【００６４】このように、コントロールゲート２１Ａを
パターニングする工程で、コントロールゲート２１Ａと
の間に、それぞれ浮遊ゲート２３の構成部材が充填され
る程度の間隙を設けた電気的に浮遊な第１のコンタクト
形成補助パターン２１Ｂ及び第２のコンタクト形成補助
パターン２１Ｃを形成しておき、続く浮遊ゲート２３の
側壁部２３ａを形成する際の異方性エッチングにより、
浮遊ゲート２３の幅寸法に規制されることがないコンタ
クト形成領域（第２充填部２３ｃ）を自己整合的に形成
することができる。

【００６５】すなわち、コンタクト２５の径寸法を変え
ることなく、浮遊ゲート２３の幅寸法を縮小しても、浮
遊ゲート２３に対する電気的な接続を確実に設けること
ができる。また、第１及び第２のコンタクト形成補助パ
ターン２１Ｂ、２１Ｃの間隔をより大きく設定すれば、
さらに大きなコンタクトに対しても有効となり、且つ、
マスクの重ね合わせマージンを十分に確保することも可
能となる。

【００６６】以上説明したように、第２の実施形態によ
ると、半導体基板２０上のコントロールゲート２１Ａに
おける素子領域以外の領域において、コントロールゲー
ト２１Ａと隣接し且つ電気的に浮遊な状態にある第１及
び第２のコンタクト形成補助パターン２１Ｂ、２１Ｃを
配置しておき、これらのパターン間の間隙の寸法の２分
の１以上の膜厚を持つ浮遊ゲート形成膜を堆積して、サ
イドウォール形成法により浮遊ゲート２３を形成するこ
とにより、浮遊ゲート２３の幅寸法とコンタクト２５の
径寸法とをそれぞれ独立して設定できるようになる。

【００６７】その結果、本実施形態は、浮遊ゲート２３
と他の配線パターンとを安定して接続できるコンタクト
２５を設けることができる上に、コンタクト形成領域を
マスクするマスク工程を不要とできるため、その効果は
極めて大きい なお、第２の実施形態においては、コンタクト形成領域
となる充填部を形成するために２つのコンタクト形成補
助パターン２１Ｂ、２１Ｃを設けているが、３つ以上の
コンタクト形成補助パターンを設けてもよい。しかしな
がら、本発明の趣旨からは、第２充填部２３ｃが形成さ
れさえすればよい。

【００６８】また、第１の実施形態及び第２の実施形態
においては、浮遊ゲート型不揮発性メモリ装置について
説明したが、これに限らず、素子パターンの側面等から
なる段差部又は基板の上部が堀り込まれてなる段差部に
サイドウォール形成法を用いて形成された導電膜を有す
る半導体装置においても同様の効果を期待できる。

【００６９】また、サイドウォール形成法により形成さ
れる導電膜はポリシリコン膜に限られず、アルミニウム
等の金属又はポリサイド等の他の材料であっても同様の
効果を得ることができる。

【００７０】

【発明の効果】本発明に係る半導体装置及びその製造方
法によると、第２の電極パターンにおけるコンタクト形
成領域が、第１の電極パターンとコンタクト形成補助パ
ターンとの間、又はコンタクト形成補助パターン同士の
間の領域に充填部として自己整合的に形成されるため、
コンタクト形成領域を形成するためのマスク工程が不要
となるので、プロセスを簡略化できる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置を示し、（ａ）はコンタクト形成領域の平
面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における構
成断面図であり、（ｃ）は（ａ）のＩｃ−Ｉｃ線におけ
る構成断面図である。

【図２】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置を示し、（ａ）はコンタクト形成領域の平
面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における構
成断面図であり、（ｃ）は（ａ）のIIｃ−IIｃ線におけ
る構成断面図である。

【図３】（ａ）〜（ｃ）は従来の不揮発性半導体記憶装
置を示し、（ａ）はコンタクト形成領域を含む平面図で
あり、（ｂ）は（ａ）のIIIｂ−IIIｂ線における構成断
面図であり、（ｃ）は（ａ）のIIIｃ−IIIｃ線における
構成断面図である。

【符号の説明】

１０ 半導体基板 １１Ａ コントロールゲート（第１の電極パターン） １１Ｂ コンタクト形成補助パターン（孤立パターン） １２ 絶縁膜 １３ 浮遊ゲート（第２の電極パターン） １３ａ 側壁部 １３ｂ 充填部 １４ 層間絶縁膜 １５ コンタクト ２０ 半導体基板 ２１Ａ コントロールゲート（第１の電極パターン） ２１Ｂ 第１のコンタクト形成補助パターン（孤立パタ
ーン） ２１Ｃ 第２のコンタクト形成補助パターン（孤立パタ
ーン） ２２ 絶縁膜 ２３ 浮遊ゲート（第２の電極パターン） ２３ａ 側壁部 ２３ｂ 第１充填部 ２３ｃ 第２充填部 ２４ 層間絶縁膜 ２５ コンタクト

───────────────────────────────────────────────────── フロントページの続き (72)発明者 嶋野 彰男 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小椋 正気 アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズ フォールス，オールド ホープウェル ロード 140，ヘイロー エルエスアイ デザイン アンド デバ イス テクノロジー インコーポレイテッ ド内 Ｆターム(参考） 5F001 AA01 AA03 AA32 AB02 AG15 5F083 EP03 EP22 ER22 GA28 GA30 PR39 5F101 BA01 BA14 BA17 BB02 BH26

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された第１の電極パ
   ターンと、 前記半導体基板上における前記第１の電極パターンの側
   面に該第１の電極パターンと絶縁されて形成された第２
   の電極パターンと、 前記半導体基板上に前記第２の電極パターンと電気的に
   接続されるように設けられたコンタクトと、 前記半導体基板上に前記第１の電極パターンと所定の間
   隔をおいて形成され、前記第１の電極パターンと同一の
   部材からなる孤立したコンタクト形成補助パターンとを
   備え、 前記第２の電極パターンは、前記第１の電極パターンと
   前記コンタクト形成補助パターンとの間の間隙に前記第
   ２の電極パターンの構成部材が充填されてなる充填部を
   有し、 前記コンタクトは前記充填部の上に形成されていること
   を特徴とする半導体装置。
2. 【請求項２】 前記第１の電極パターンはコントロール
   ゲートであり、前記第２の電極パターンは浮遊ゲートで
   あり、 前記コンタクト形成補助パターンは、前記浮遊ゲートに
   おける素子領域と異なる領域に形成されていることを特
   徴とする請求項１に記載の半導体装置。
3. 【請求項３】 半導体基板上に形成された第１の電極パ
   ターンと、 前記半導体基板上における前記第１の電極パターンの側
   面に該第１の電極パターンと絶縁されて形成された第２
   の電極パターンと、 前記半導体基板上に前記第２の電極パターンと電気的に
   接続されるように設けられたコンタクトと、 前記半導体基板上に前記第１の電極パターンと絶縁され
   て形成され、前記第１の電極と同一の部材からなる孤立
   した第１のコンタクト形成補助パターンと、 前記半導体基板上に前記第１のコンタクト形成補助パタ
   ーンと所定の間隔をおいて形成され、前記第１の電極パ
   ターンと同一部材からなる孤立した第２のコンタクト形
   成補助パターンとを備え、 前記第２の電極パターンは、前記第１のコンタクト形成
   補助パターンと前記第２のコンタクト形成補助パターン
   との間の間隙に前記第２の電極パターンの構成部材が充
   填されてなる充填部を有し、 前記コンタクトは前記充填部の上に形成されていること
   を特徴とする半導体装置。
4. 【請求項４】 前記第１の電極パターンはコントロール
   ゲートであり、前記第２の電極パターンは浮遊ゲートで
   あり、 前記第１のコンタクト形成補助パターン及び第２のコン
   タクト形成補助パターンは、それぞれ電気的に浮遊な状
   態で且つ前記浮遊ゲートにおける素子領域と異なる領域
   に形成されていることを特徴とする請求項３に記載の半
   導体装置。
5. 【請求項５】 半導体基板上に、互いに隣接する側辺部
   同士の間に間隙を設けるように第１の電極パターンと孤
   立パターンとを形成する工程と、 前記第１の電極パターン及び孤立パターンの上に前記間
   隙を残すように絶縁膜を形成する工程と、 前記半導体基板上に、前記第１の電極パターン及び孤立
   パターンを含む全面にわたって前記間隙が充填されるよ
   うに第２の電極パターン形成膜を形成する工程と、 前記第２の電極パターン形成膜に対してエッチバックを
   行なって、前記第２の電極パターン形成膜から、前記第
   １の電極パターンの側面に形成された側壁部と前記間隙
   に充填された充填部とからなる第２の電極パターンを形
   成する工程と、 前記充填部の上に該充填部と電気的に接続されるコンタ
   クトを形成する工程とを備えていることを特徴とする半
   導体装置の製造方法。
6. 【請求項６】 前記第１の電極パターンはコントロール
   ゲートであり、前記第２の電極パターンは浮遊ゲートで
   あることを特徴とする請求項５に記載の半導体装置の製
   造方法。
7. 【請求項７】 前記第１の電極パターン、孤立パターン
   及び第２の電極パターンはポリシリコンからなることを
   特徴とする請求項５又は７に記載の半導体装置の製造方
   法。
8. 【請求項８】 半導体基板上に、第１の電極パターン
   と、該第１の電極パターンと隣接し且つ互いに対向する
   側辺部同士の間に間隙を設けた少なくとも２つの孤立パ
   ターンを形成する工程と、 前記第１の電極パターン及び各孤立パターンの上に前記
   間隙を残すように絶縁膜を形成する工程と、 前記半導体基板上に、前記第１の電極パターン及び各孤
   立パターンを含む全面にわたって少なくとも１つの間隙
   が充填されるように第２の電極パターン形成膜を形成す
   る工程と、 前記第２の電極パターン形成膜に対してエッチバックを
   行なって、前記第２の電極パターン形成膜から、前記第
   １の電極パターンの側面に形成された側壁部と前記各孤
   立パターン同士の間の少なくとも１つの間隙に充填され
   た充填部とからなる第２の電極パターンを形成する工程
   と、 前記充填部の上に該充填部と電気的に接続されるコンタ
   クトを形成する工程とを備えていることを特徴とする半
   導体装置の製造方法。
9. 【請求項９】 前記第１の電極パターンはコントロール
   ゲートであり、前記第２の電極パターンは浮遊ゲートで
   あり、 前記各孤立パターンは電気的に浮遊な状態であることを
   特徴とする請求項５に記載の半導体装置の製造方法。
10. 【請求項１０】 前記第１の電極パターン、各孤立パタ
    ーン及び第２の電極パターンはポリシリコンからなるこ
    とを特徴とする請求項８又は９に記載の半導体装置の製
    造方法。