JP2012191223A - 半導体記憶装置 - Google Patents
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Abstract
【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体記憶装置10は、半導体基板13と、第1不純物領域17と、第2不純物領域15と、第1不純物領域17と第2不純物領域15との間に形成されたチャネル領域75と、チャネル領域75が位置する半導体基板13の主表面上のうち、第1不純物領域17側の主表面上に形成された第1ゲート42と、チャネル領域75が位置する半導体基板13の主表面上にうち、第2不純物領域側15の主表面上に第2絶縁膜44を介して形成された第2ゲート45と、第1ゲート45に対して第2ゲート42と反対側に位置する半導体基板の主表面上に位置し、第1ゲート42の側面上に形成された第3絶縁膜46と、第3絶縁膜46とその直下に位置する半導体基板13との界面が、第2絶縁膜44とその直下に位置する半導体基板の主表面との界面より上方に位置する。
【選択図】図2
【解決手段】本発明に係る半導体記憶装置10は、半導体基板13と、第1不純物領域17と、第2不純物領域15と、第1不純物領域17と第2不純物領域15との間に形成されたチャネル領域75と、チャネル領域75が位置する半導体基板13の主表面上のうち、第1不純物領域17側の主表面上に形成された第1ゲート42と、チャネル領域75が位置する半導体基板13の主表面上にうち、第2不純物領域側15の主表面上に第2絶縁膜44を介して形成された第2ゲート45と、第1ゲート45に対して第2ゲート42と反対側に位置する半導体基板の主表面上に位置し、第1ゲート42の側面上に形成された第3絶縁膜46と、第3絶縁膜46とその直下に位置する半導体基板13との界面が、第2絶縁膜44とその直下に位置する半導体基板の主表面との界面より上方に位置する。
【選択図】図2
Description
本発明は半導体記憶装置およびその製造方法に関する。
一般に、複数のメモリセルトランジスタが形成されるメモリセル領域と、周辺回路トランジスタが複数形成される周辺回路領域とを備えた、半導体集積回路装置(半導体記憶装置)(下記特許文献1参照)が知られている。たとえば、特開2003−309193号公報には、半導体基板にメモリセルトランジスタと、そのアクセス回路とを備える半導体集積回路装置が記載されている。
この半導体集積回路装置は、半導体基板の主表面上にメモリセル領域と、周辺領域とを備えており、メモリセル領域には、複数のメモリセルトランジスタが形成されている。また、周辺領域には、電源電圧系MOSトランジスタと、高耐圧NMOSトランジスタ等の周辺回路トランジスタが形成されている。このように構成された半導体集積回路装置を製造するには、メモリセルトランジスタを形成した後に、周辺回路トランジスタを形成する。このように、従来の半導体周辺回路装置の製造方法においては、メモリセルトランジスタと、周辺回路トランジスタとの形成工程が別個の工程となっていた。
しかし、特開2003−309193号公報に記載された半導体集積回路装置の製造方法においては、メモリセルトランジスタの形成工程と、周辺回路トランジスタとの形成工程とが別個の工程となっていたため、総工程数が長くなり、コストが高くなるという問題があった。
この発明は、上記のような課題に鑑みてなされたものであり、その目的は、半導体集積回路装置(半導体記憶装置)の総工程数を低減して、コストを低廉なものとすることである。
本発明に係る半導体記憶装置の製造方法は、1つの局面では、メモリセルトランジスタが形成されるメモリセル領域と、メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置の製造方法であって、半導体基板の主表面に第1絶縁膜を形成する工程と、第1絶縁膜上に第1導電膜を形成する工程と、第1導電膜をパターニングして、メモリセルトランジスタのソース領域となる領域が開口された導電パターンを形成する工程と、第1導電パターンをマスクとして、メモリセルトランジスタのソース領域を形成する工程と、導電パターンを覆うように第2絶縁膜を形成する工程と、第2絶縁膜上に第2導電膜を形成する工程と、第2絶縁膜と、第2導電膜とをエッチバックして、メモリセルトランジスタのメモリゲート電極を形成する工程と、導電パターンをパターニングして、メモリセルトランジスタのゲート電極と、周辺回路領域に形成されるトランジスタのゲート電極とを形成する工程と、メモリセルトランジスタのドレイン領域と、周辺回路領域に形成されるトランジスタのソース領域と、ドレイン領域とを形成する工程とを備える。
本発明に係る半導体記憶装置は、1つの局面では、半導体基板と、半導体基板の主表面上に選択的に形成された分離領域と、分離領域により規定され、該分離領域を介して隣り合う第1、第2不純物領域と、第1領域上に形成された第1不純物領域と、第1領域上に形成された第2不純物領域と、第2領域上に形成された第3不純物領域と、第2領域上に形成された第4不純物領域と、第1不純物領域と第2不純物領域との間に形成された第1チャネル領域と、第3不純物領域と第4不純物領域との間に形成された第2チャネル領域と、第1チャネル領域が位置する半導体基板の主表面のうち、第1不純物領域側に位置する主表面上に、第1絶縁膜を介して形成された第1ゲートと、第1チャネル領域が位置する半導体基板の主表面のうち、第2不純物領域側に位置する主表面上に、電荷を蓄積可能な第2絶縁膜を介して形成された第2ゲートと、第2チャネル領域が位置する半導体基板の主表面のうち、第3不純物領域側に位置する主表面上に、第3絶縁膜を介して形成された第3ゲートと、第2チャネル領域が位置する半導体基板の主表面のうち、第4不純物領域側に位置する主表面上に、電荷を蓄積可能な第4絶縁膜を介して形成された第4ゲートと、第1領域と第2領域との間に位置する分離領域上に形成され、第1領域上に形成された第2ゲートと、第2領域上に形成された第3ゲートとを接続する第1接続部と、第1接続部間に形成された第2接続部と、を備え、第2接続部は、第1導電膜と、第1導電膜の周囲に第5絶縁膜を介して形成された第2導電膜とを含む。
本発明に係る半導体記憶装置は、他の局面では、半導体基板と、半導体基板の主表面上に選択的に形成された分離領域と、半導体基板の主表面上に分離領域により規定された活性領域と、活性領域上に形成された第1不純物領域と、活性領域上に形成された第2不純物領域と、第1不純物領域と第2不純物領域との間に位置する半導体基板の主表面上に形成されたチャネル領域と、チャネル領域の上面のうち、第1不純物領域側の上面に第1絶縁膜を介して形成された環状の第1ゲートと、第2不純物領域側に位置する第1ゲートの側面上に形成された凹部と、チャネル領域の上面のうち、第2不純物領域側の上面に、電荷を蓄積可能な第2絶縁膜を介して形成され、第1ゲートの側面上に形成された環状の第2ゲートと、第2ゲートに接続され、凹部内に形成された接続部と、接続部に接続され、第2ゲートに電圧を印加可能な電圧印加部とを備える。
本発明に係る半導体記憶装置の製造方法は、他の局面では、半導体基板の主表面上に選択的に分離領域を形成して、活性領域を規定する工程と、活性領域上に第1絶縁膜を形成する工程と、第1絶縁膜上に第1導電膜を形成する工程と、第1導電膜にパターニングを施して、ソース領域として機能可能な第1不純物領域となる領域上に開口部を有し、第1不純物領域側の側面に凹部を有する導電膜パターンを形成する工程と、導電膜パターンをマスクとして、半導体基板の主表面に不純物を導入して第1不純物領域を形成する工程と、導電膜パターンを覆い、電荷を蓄積可能な第2絶縁膜を形成する工程と第2絶縁膜上に第2導電膜を形成する工程と、第2導電膜および第2絶縁膜にエッチングを施して、導電膜パターンの開口部の側面上に、第2絶縁膜を介して第2ゲートを形成する工程と、導電膜パターンのうち、ドレイン領域として機能可能な第2不純物領域が位置する領域をエッチングして、第1不純物領域の周囲を取り囲む半導体基板の主表面上に第1ゲートを形成する工程と、半導体基板の主表面に不純物を導入して第2不純物領域を形成する工程とを備える。
本発明に係る半導体記憶装置(半導体集積回路装置)およびその製造方法によれば、総工程数を低減することができ、コストを低廉なものにすることができる。
図1から図85を用いて、本発明に係る実施の形態について説明する。
(実施の形態1)
図1は、本実施の形態1に係る半導体集積回路装置(不揮発性半導体記憶装置)10を模式的に示した平面図である。この半導体集積回路装置10は、たとえば、MONOS(Metal Oxide Nitride Oxide Silicon)構造のフラッシュメモリが搭載された混載マイコンとして適用される。この半導体集積回路装置10は、基板上に周辺回路領域65と、メモリセル領域67とを備えている。
(実施の形態1)
図1は、本実施の形態1に係る半導体集積回路装置(不揮発性半導体記憶装置)10を模式的に示した平面図である。この半導体集積回路装置10は、たとえば、MONOS(Metal Oxide Nitride Oxide Silicon)構造のフラッシュメモリが搭載された混載マイコンとして適用される。この半導体集積回路装置10は、基板上に周辺回路領域65と、メモリセル領域67とを備えている。
周辺回路領域65は、たとえば、MPU(Micro Processing Unit)領域61や、I/O(Input/Output)領域64と、ROMcontrol領域63aとを備えている。
また、メモリセル領域67は、ROM(Read Only Memory)領域63と、RAM(Read Access Memory)領域62とを備えている。
これら、各領域61、63a、64、63、62は、半導体基板13の主表面上に選択的に形成された分離領域25により規定されている。この分離領域25は、半導体基板13の主表面に、たとえば、300nm程度の深さまで、エッチングされた溝と、この溝内に充填された、たとえば、シリコン酸化膜等の絶縁膜とから構成されている。図2は、ROM領域63のメモリセル領域の断面図である。この図2に示されるように、メモリセル領域67のROM領域63には、複数のメモリセルトランジスタ27が形成されている。
このメモリセル領域67においては、半導体基板13の主表面側には、P型のウエル12が形成されている。この半導体基板13の主表面上に、たとえば、MONOS構造等からなる複数のメモリセルトランジスタ(第1トランジスタ)27が形成されており、メモリセルトランジスタ27の上面側には、ビット線48が設けられている。メモリセルトランジスタ27は、半導体基板13上に形成されたドレイン領域(第1不純物領域)17と、半導体基板13の主表面上に形成されたソース領域(第2不純物領域)15と、ソース領域15とドレイン領域17との間に位置する半導体基板13の主表面上に形成されたチャネル領域75と、チャネル領域75が位置する半導体基板13の主表面のうち、ドレイン領域17側に位置する主表面上に、絶縁膜(第1絶縁膜)41を介して形成されたコントロールゲート(第1ゲート)42と、チャネル領域75が位置する半導体基板13の主表面のうち、ソース領域15側に位置する主表面上に、電荷を蓄積可能な絶縁膜(第2絶縁膜)44を介して形成されたメモリゲート電極(第2ゲート)45と備えている。
コントロールゲート42は、たとえば、リン(P)等の不純物が注入(導入)された多結晶シリコン膜等の導電膜から形成されておいる。このコントロールゲート42の半導体基板13の主表面に対して垂直な方向の厚さは、たとえば、200nm低程度とされており、半導体基板13の主表面と平行な方向の幅は、たとえば、90nm程度とされている。
このコントロールゲート42のドレイン領域17側の側面上には、たとえば、シリコン酸化膜等からなるサイドウォール状の絶縁膜46が形成されている。メモリゲート電極45は、コントロールゲート42のソース領域15側の側面上にサイドウォール状に形成されており、たとえば、多結晶シリコン膜等の導電膜から構成されている。このサイドウォール状のメモリゲート電極45底部の幅は、たとえば、45nm程度とされている。このメモリゲート電極45のソース領域15側の側面上には、シリコン酸化膜などからなるサイドウォール状の絶縁膜46が形成されている。
ソース領域15は、ヒ素(As)等のn型の不純物が導入された低濃度不純物拡散層15aと、この低濃度不純物拡散層15aより高濃度のn型の不純物が導入された高濃度不純物拡散層15bとを備えた、LDD(lightly doped drain)構造とされている。低濃度不純物拡散層15aは、たとえば、ヒ素と共に、たとえば1013〜1014cm−2のイオン注入量(ドーズ量)でリンなどが注入されている。
リンの方が、ヒ素より熱拡散した際に、半導体基板13の主表面と平行な方向に拡散しやすい。このため、低濃度不純物拡散層15aのコントロールゲート42側の端部が、低濃度不純物拡散層15aの中央部より低濃度となる。このため、リンなどを注入することにより、低濃度不純物拡散層15aの端部に、ホールの形成に適した不純物の電荷密度領域を形成することができる。さらに、ヒ素を用いて低濃度不純物拡散層15aを形成する際に、同時にボロンを導入することにより、ヒ素の不純物拡散層の周囲をボロンの不純物拡散層が覆う構造を構成(Halo構造)を構成することができ、電界をより高くすることができる。
ドレイン領域17も、ソース領域15と同様に構成されており、n型の低濃度不純物拡散層17aと、この低濃度不純物拡散層17aより高濃度の高濃度不純物拡散層17bとを備えている。
そして、メモリゲート電極45の上面と、コントロールゲート42の上面と、ソース領域15の上面と、ドレイン領域17の上面上には、たとえば、コバルトシリサイド(CoSi)またはニッケルシリサイド(NiSi)等から構成された金属シリサイド膜37がそれぞれ形成されている。ここで、コントロールゲート42の上面は、ソース領域15側からドレイン領域17側に亘って平坦面状に形成されており、このコントロールゲート42の上面上に形成された金属シリサイド膜37も、ソース領域15側からドレイン領域17側に亘って平坦面状に形成されている。このため、金属シリサイド膜37の厚さに偏りがなく、コントロールゲート42の抵抗の均一化を図ることができ、コントロールゲート42の抵抗を所望値に設定することができる。
チャネル領域75は、ソース領域15側に位置し、メモリゲート電極45下に位置する領域に形成された、メモリゲート下チャネル領域(第1チャネル領域)14と、ドレイン領域17側に位置し、コントロールゲート42下に位置する領域に形成されたコントロールゲート下チャネル領域(第2チャネル領域)16とを備えている。
メモリゲート下チャネル領域14の電荷密度(不純物濃度)は、コントロールゲート下チャネル領域16の電荷密度より小さい。たとえば、メモリゲート下チャネル領域14の電荷密度は、1017〜1018/cm3であることが好ましく、3×1017/cm3〜7×1017/cm3であればより好ましく、たとえば5×1017/cm3程度である。コントロールゲート下チャネル領域16の不純物の電荷密度(不純物濃度)は、たとえば1018/cm3程度である。
絶縁膜44は、メモリゲート電極45下に位置する半導体基板13の主表面上および、コントロールゲート45とメモリゲート電極42との間に亘って形成されている。
この絶縁膜44は、たとえば、半導体基板13の主表面に対して垂直な方向の厚さが、5nm程度とされたシリコン酸化膜と、このシリコン酸化膜上に形成され、10nm程度のシリコン窒化膜と、このシリコン窒化膜上に形成された5nm程度のシリコン酸化膜を順次積層することにより形成されている。そして、この絶縁膜44の半導体基板13の主表面に対して垂直な方向の厚さは、たとえば、20nm程度とされている。
絶縁膜41は、コントロールゲート42下に位置する半導体基板13の主表面上に形成されており、たとえば、厚さが、3nm程度のシリコン酸化膜から構成されている。
このように構成されたメモリセルトランジスタ27の表面上には、絶縁膜52が形成されており、この絶縁膜52の上面上には、層間絶縁膜38が形成されている。そして、この層間絶縁膜38の上面上には、ビット線48が形成されている。
そして、ドレイン領域17の上面上に形成された金属シリサイド膜37には、コンタクト部49が形成されている。このコンタクト部49は、層間絶縁膜38の上面から下面側にまで貫通するコンタクトホールと、このコンタクトホールの内壁面上に形成された導電膜39と、導電膜39の表面側に形成され、コンタクトホール内に充填された導電膜50とから構成されている。そして、コンタクト部49は、層間絶縁膜38を貫通して、層間絶縁膜38上に形成されたビット線48に接続されている。
図3は、周辺回路領域65における断面図である。この。この図2に示されるように、周辺回路領域65が位置する半導体基板13の主表面上には、P型のウエル12と、N型のウエル18とが形成されている。また、P型のウエル12とN型のウエル18との境界部分には、分離領域(STI(Shallow Trench Isolation)分離)25が形成されている。そして、P型のウエル12の上面上には、周辺回路トランジスタ28aが形成されている。また、N型のウエル18の上面上には、周辺回路トランジスタ28bが形成されている。なお、周辺回路トランジスタ28a、28bの上面上には、絶縁膜52が形成されており、絶縁膜52の上面には層間絶縁膜38が形成されている。この層間絶縁膜38の上面上には、複数の上層配線48a、48b、48c、48dが配置されている。周辺回路トランジスタ28aは、半導体基板13の主表面上に形成されたゲート電極43aと、このゲート電極43aと半導体基板13との間に形成されたゲート絶縁膜40とを備えている。
ゲート電極43aの半導体基板13の主表面に対して垂直な方向の高さは、図2に示すメモリセルトランジスタ27のコントロールゲート42の高さと略同じ高さとされている。
また、周辺回路トランジスタ28aは、半導体基板13の主表面上に形成されたソース領域19aと、ドレイン領域19bとを備えている。ゲート電極43aの側面には、サイドウォール47が形成されている。
ソース領域19aは、N型の低濃度不純物拡散層19a1と、低濃度不純物拡散層19a1内に導入された電荷密度より高濃度のN型の高濃度不純物拡散層19a2とを備えている。また、ドレイン領域もソース領域19aと同様に構成されており、低濃度不純物拡散層19b1と、この低濃度不純物拡散層19b1より電荷密度が大きい高濃度不純物拡散層19b2とを備えている。そして、ゲート電極43aと、ソース領域19aと、ドレイン領域19bの上面上には、たとえば、コバルトシリサイド(CoSi)またはニッケルシリサイド(NiSi)等から構成された金属シリサイド膜37が形成されている。
周辺回路トランジスタ28bは、半導体基板13の主表面上に形成されたゲート電極43bと、このゲート電極43b下に位置する半導体基板13の主表面上に形成されたゲート絶縁膜40と、ゲート電極43bと隣り合う半導体基板13の主表面上に形成されたP型のソース領域20aおよびP型のドレイン領域20bとを備えている。そして、ゲート電極43bの上面上と、ソース領域20aの上面上と、ドレイン領域20bの上面上とにも、金属シリサイド膜37が形成されており、コンタクト部49が形成されている。コンタクト部49は、上層配線48c、48dに接続されている。
図4を用いて、上記のように構成された半導体集積回路装置10の書き込み動作について説明する。図4は、書き込み動作の際におけるメモリセル領域67の断面図である。この図4に示されるように、選択されたメモリセルトランジスタ27aのドレイン領域17には、たとえば、0.8V程度の電圧が印加され、ソース領域15には、たとえば、6V程度の電圧が印加される。そして、メモリゲート電極45には、11V程度の電圧が印加され、コントロールゲート42には、1.5V程度の電圧が印加される。
このように、電圧を印加すると、コントロールゲート42と、メモリセルゲート電極45との境界付近に、大きな電界が生じ、多くのホットエレクトロンが発生する。そして、電荷を蓄積可能な絶縁膜44内に電子がトラップされる。そして、絶縁膜44のうち、窒化シリコンの部分に電子が入り込み、電気情報が書き込まれる。この現象はソースサイドインジェクション(Source side injection:SSI)として知られている。
また、図5を用いて、上記のように構成された半導体集積回路装置10の消去動作について説明する。図5は、消去動作におけるメモリセル領域67の断面図である。この図5に示されるように、ソース領域15にたとえば、6V程度の電圧が印加され、ドレイン領域17には、0V程度の電圧が印加される。そして、コントロールゲート42には、0V程度の電圧が印加され、メモリゲート電極45には、−6V程度の電圧が印加される。
このように、メモリゲート電極45に負電位を与え、メモリゲート側不純物拡散層に正電位を与えることにより、メモリゲート電極45側のソース領域15の端部で、共反転が生じ、バンド間トンネル現象を起こし、ホールを生成することができる。発生したホールは、バイスにより引かれ、メモリゲート電極45下に位置する絶縁膜44内に注入されることにより、消去動作が行なわれる。
このように、絶縁膜44内に注入された電子を、ホールによって中和することによって、上昇したしきい値電圧を低下させる。
読み出し動作においては、たとえば、選択されたメモリセルトランジスタ27のコントロールゲート42およびメモリゲート電極45に、たとえば、1.5V程度の電圧を印加する。さらに、ソース領域15にたとえば、0V程度の電圧を印加し、ドレイン領域17に、たとえば、1.5V程度の電圧を印加する。このようにして、選択されたメモリセルトランジスタ27の書き込み状態におけるしきい値電圧と、消去状態におけるメモリセルトランジスタ27のしきい値電圧との間に位置する電圧を、ソース領域15とドレイン領域17との間に印加する。ここで、選択されたメモリセルトランジスタ27の絶縁膜44内に電子がトラップされ、しきい値電圧が上昇している場合には、OFF状態が維持され、絶縁膜44内にホールが注入されている場合には、ON状態となる。
上記のように構成された半導体集積回路装置10の製造方法について説明する。
図6は、半導体集積回路装置10の製造工程の第1工程において、メモリセル領域67における断面図であり、図7は、第1工程における周辺回路領域65における断面図である。
図6は、半導体集積回路装置10の製造工程の第1工程において、メモリセル領域67における断面図であり、図7は、第1工程における周辺回路領域65における断面図である。
この図7に示されるように、半導体基板13の主表面を選択的に、たとえば、300nm程度エッチングして、分離領域(素子分離領域)25用の溝を形成する。そして、熱酸化を施して、半導体基板13の主表面上および溝部の表面上に、たとえば、10nm程度の熱酸化膜を形成する。このように、熱酸化膜を形成した後に、半導体基板13の主表面上に、たとえば、500nm程度のシリコン酸化膜等の絶縁膜を堆積し、CMP(Chemical Mechanical Polishing)法により、溝部内にシリコン酸化膜を充填して、分離領域25を形成する。
このように、選択的に分離領域25を形成することにより、半導体基板13の主表面上に、図2に示すメモリセルトランジスタ27が形成される図1に示すROM領域63や、RAM領域62、ロジック回路領域(周辺回路領域)65等が規定される。
このように、分離領域25を形成した後に、さらに、半導体基板13の主表面に、たとえばISSG(In−Situ Steam Generation)酸化法のような熱酸化法により形成した酸化シリコンからなる絶縁膜30を、たとえば、5nm程度の厚さに形成する。ここで、図6に示されるように、図1のメモリセル領域67が位置する半導体基板13の主表面上に、たとえば、電荷密度が1018/cm3程度の不純物を導入して、不純物領域16aを形成する。
図8は、半導体集積回路装置10の第2工程(第1導電膜の形成工程)におけるメモリセル領域67の断面図である。また、図9は、半導体集積回路装置10の第2工程における周辺回路領域65の断面図である。この図8、図9に示されるように、半導体基板13の主表面上のメモリ領域67と周辺回路領域65の全面に形成された絶縁膜30の上面上に、ポリシリコン膜からなる導電膜31をたとえば、2.9nm程度堆積する。そして、このポリシリコン膜からなる導電膜31の上面上にTEOS(Tetraethoxysilane)ガスを用いたCVD法等により絶縁膜32を堆積する。
図10は、半導体集積回路装置10の第3工程(第1導電膜のパターニング工程)におけるメモリセル領域67の断面図である。この図10に示されるように、そして、絶縁膜32および導電膜31にパターニングを施して、図2に示されるメモリセルトランジスタ27のソース領域15となる領域に開口部31bが形成された導電パターン31aを形成する。図11は、半導体集積回路装置10の第3工程における周辺回路領域65における断面図である。この図11に示されるように、周辺回路領域65における半導体基板13の主表面上は、導電膜パターン31aによって覆われている。
図12は、半導体集積回路装置10の第4工程(メモリセルトランジスタのメモリゲート下チャネル領域14の形成工程)におけるメモリセル領域65の断面図である。この図12に示されるように、導電膜パターン31aは、不純物領域16aの上面のうち、一部を露出させるように開口部13bを有している。そして、この導電膜パターン31aをマスクとして、不純物領域16aの導電型と異なる導電型の不純物を、半導体基板13の主表面に導入する。このように、不純物領域16aの導電型と異なる導電型の不純物を半導体基板13の主表面に導入すると、不純物領域16aの電荷密度より、小さい電荷密度の不純物領域14aが形成される。このようにして、半導体基板13の主表面のうち、導電膜パターン31a下に位置する部分に、不純物領域16aが残留し、導電膜パターン31aの開口部31bが位置する部分に、不純物領域16aよりも電荷密度が小さい、不純物領域14aが形成される。
このように、導電膜パターン31aに予め開口部31bを形成することにより、マスクを用いなくとも、濃度の異なる不純物領域の打ち分けを行なうことができる。
このように導電パターン31aをマスクとし、マスクレス注入を行なうことができ、メモリゲート下チャネル領域14を簡易に形成することができる。図13は、半導体集積回路装置10の第4工程における周辺回路領域65における断面図である。この図13に示されるように、周辺回路領域65においては、半導体基板13の主表面上には導電膜31と、この導電膜31上に形成された絶縁膜32とが略全面に形成されている。
図14は、半導体集積回路装置10の第5工程(第2絶縁膜の形成工程)におけるメモリセル領域61の断面図である。この図14に示されるように、絶縁膜32を除去して、導電膜パターン31aを覆うように酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜、酸化シリコンからなる絶縁膜とを順次積層する。これにより、導電膜パターン31aを覆うように絶縁膜33が形成される。なお、酸化シリコンは、たとえば、ISSG酸化法等のような熱酸化法で形成してもよい。上記のように導電パターン31a上に絶縁膜33を形成すると、開口部31bが位置する半導体基板13の主表面上にも、熱酸化膜が形成される。その一方で、導電パターン31aと、半導体基板13の主表面との間には、絶縁膜30が形成される。そして、この絶縁膜33の上面上にポリシリコン膜等からなる導電膜34を堆積する。
図15は、半導体集積回路装置10の第5工程における周辺回路領域の断面図である。この図15に示されるように、半導体集積回路装置10の第5工程において、図1に示す周辺回路領域65が位置する領域では、半導体基板13の主表面上に、絶縁膜13を介して形成された導電膜パターン31aと、この導電膜パターン31aの上面上に形成された絶縁膜33と、この絶縁膜33上に形成された導電膜34が形成されている。
図16は、半導体集積回路装置10の第6工程(メモリゲート電極・ソース領域の形成工程)におけるメモリセル領域における断面図である。この図16に示されるように、絶縁膜33の上面上に形成された導電膜34をエッチングして、導電膜パターン31aの開口部31bの内側面上に、サイドウォール状のメモリゲート電極45を形成する。このように、導電膜パターン31aに開口部31bを予め形成することにより、自己生成的にメモリゲート電極45を形成することができる。すなわち、メモリゲート電極45を形成する際に、マスクを用いなくともメモリゲート電極45を形成することができ、マスク枚数の軽減を図ることができる。
さらに、自己生成的にメモリゲート電極45を形成することができるので、フォトリソグラフィによって、メモリゲート電極45を形成する場合と異なり、マスクずれに伴う位置ずれが生じたり、形成不良等の問題が生じることを防止することができる。
ここで、半導体基板13の主表面のうち、サイドウォール状のメモリゲート電極45によって囲まれた領域には、既に、不純物領域14aが形成されている。そして、導電膜パターン31aおよびメモリゲート電極45をマスクとして、不純物を導入して、n型の低濃度不純物拡散層15aを形成する。このため、メモリゲート電極45下に位置する半導体基板13の主表面上に、不純物領域14aが残留して、メモリゲート下チャネル領域14が形成される。なお、導電膜パターン31a下に位置する半導体基板13の主表面上には、不純物領域16aが形成されている。このように、本実施の形態1に係る半導体集積回路装置10の製造方法によれば、マスクレス注入により、メモリゲート下チャネル領域14を形成することができると共に、ソース領域15の低濃度不純物拡散層15aを形成することができる。
図17は、半導体集積回路装置10の第6工程における周辺回路領域の断面図である。この図17に示されるように、周辺回路領域における半導体基板13の主表面上には、導電膜31と、この導電膜31の上面上に形成された絶縁膜33とが順次形成されている。
図18は、半導体集積回路装置10の第7工程(コントロールゲートおよびゲート電極形成工程)におけるメモリセル領域における断面図であり、図19は、半導体集積回路装置10の第7工程における周辺回路領域における断面図である。この第7工程においては、まず、図16、図17に示されたメモリセル領域および周辺回路領域に形成された絶縁膜33が除去される。ここで、メモリセル領域においては、導電膜パターン31aの上面上に形成された絶縁膜33と、半導体基板13の主表面上のうち、メモリゲート電極45により挟まれた領域に形成された絶縁膜33とが除去される。また、周辺回路領域においては、導電膜パターン31aの上面上に形成された絶縁膜33は除去される。このため、絶縁膜33は、導電パターン31aの開口部31b側の側面上と、メモリゲート電極45下に位置する半導体基板13の主表面上に残留する。すなわち、絶縁膜33は、形成されたメモリゲート電極45の下面から側面に亘って形成される。このようにして、図2に示される絶縁膜44が形成される。
そして、絶縁膜33の一部を除去した後には、導電パターン31aの上面上にフォトマスクを配置して、導電パターン31aにフォトリソグラフィによるパターニングを施す。このパターニングによって、メモリセル領域に形成されるメモリセルトランジスタ27のコントロールゲート42と、周辺回路領域に形成される周辺回路トランジスタ28a、28bのゲート電極43a、43bを同時に形成する。
さらに、パターニングによって、図2に示すメモリセルトランジスタ27のドレイン領域17と、周辺回路トランジスタ28a、28bのドレイン領域19b、20bが外方に露出する。
この導電膜パターン31aのパターニングにおいて、シリコン酸化膜とポリシリコン膜との選択比の大きいエッチングを採用することで、各ドレイン領域17、19b、20bが位置する半導体基板13の主表面にエッチングダメージが与えられることを抑制することができる。このように、各ドレイン領域17、19b、20bが位置する半導体基板13の主表面に与えられるエッチングダメージを軽減することにより、各ドレイン領域17、19b、20bが位置する半導体基板13の主表面が凹むことを抑制することができる。
図20は、半導体集積回路装置10の第8工程(メモリセルトランジスタのドレイン領域および周辺回路トランジスタの不純物領域の形成工程)におけるメモリセル領域における断面図である。また、図21は、半導体集積回路装置10の第8工程における周辺回路領域における断面図である。この図20、図21において、図1に示すメモリセルトランジスタ27のドレイン領域17と、周辺回路トランジスタ28aのソース領域19aおよびドレイン領域19bとが位置する領域が開口したマスク72を用いて、フォトリソグラフィを行なう。そして、形成されたフォトレジスから露出する半導体基板13の主表面上に不純物を注入して、メモリセルトランジスタ27の低濃度不純物拡散層17aと、周辺回路トランジスタ28aの低濃度不純物拡散層19a1、19b1とを形成する。
ここで、本実施の形態1に係る半導体集積回路装置10の製造方法においては、ドレイン領域17、19b、20bとソース領域19a、20aが位置する半導体基板13の主表面上に、所謂ONO膜からなる絶縁膜33が形成されることがない。このため、ONO膜のシリコン酸化膜を熱酸化処理が、ドレイン領域17、19b、20bとソース領域19a、20aが位置する半導体基板13の主表面上に施されることがない。これにより、ドレイン領域17、19b、20bとソース領域19a、20aが位置する半導体基板13の主表面がONO膜形成の熱酸化処理により、凹むことが抑制されている。
さらに、ドレイン領域17、19b、20bとソース領域19a、20aが位置する半導体基板13の主表面上に、ONO膜が形成されることがないため、ONO膜を除去することによるダメージが与えられることがなく、ドレイン領域17、19b、20bとソース領域19a、20aが位置する半導体基板13の主表面が凹むことがさらに抑制されている。
なお、上記のように低濃度不純物拡散層17aが形成されると、図18に示された不純物領域16aがコントロールゲート42下に位置する半導体基板13の主表面上に、コントロールゲート下チャネル領域16として残留する。
図22は、半導体集積回路装置10の第9工程(周辺回路トランジスタの不純物領域の形成工程)におけるメモリセル領域の断面図である。また、図23は、半導体集積回路装置10の第9工程における周辺回路領域の断面図である。この図22、図23に示されるように、この第9工程においては、まず、フォトマスク73を半導体基板13の主表面上に配置し、フォトリソグラフィにより、周辺回路トランジスタ28bのソース領域20a、ドレイン領域20bが位置する部分が開口するフォトレジストを形成する。そして、ソース領域20a,ドレイン領域20bが位置する半導体基板13の主表面に不純物を導入して、低濃度不純物拡散層20a1、20b1を形成する。
図24は、半導体集積回路装置10の第10工程(メモリセルトランジスタと周辺回路トランジスタとのサイドウォールの形成工程)におけるメモリセル領域の断面図である。また、図25は、半導体集積回路装置10の第10工程における周辺回路領域の断面図である。この図24、図25において、半導体基板13の主表面上に、たとえば、CVD法等により、半導体基板13の主表面上にシリコン酸化膜などからなる絶縁膜36を形成する。そして、この絶縁膜36にエッチングを施して、コントロールゲート42、ゲート電極43a、43bの側面上にサイドウォール状の絶縁膜36、46を形成する。
そして、半導体基板13の主表面上に不純物を導入して、高濃度不純物拡散層17b、15bおよび高濃度不純物拡散層19a2、19b2を半導体基板13の主表面上に形成して、メモリセルトランジスタ27および周辺回路トランジスタ28aを形成する。さらに、高濃度不純物拡散層20a2、20bを形成して、周辺回路トランジスタ28bを形成する。
図26は、半導体集積回路装置10の第11工程(金属シリサイド形成工程)におけるメモリセル領域の断面図である。また、図27は、半導体集積回路装置10の第11工程における周辺領域の断面図である。
この図26、図27に示されるように、形成されたメモリセルトランジスタ27のコントロールゲート42の上面と、ソース領域15と、ドレイン領域17と、周辺回路トランジスタ28a、28bのソース領域19a、20aおよびドレイン領域19b、20bの上面上とにコバルトサリサイド(CoSi)またはニッケルシリサイド(NiSi)等から構成された金属シリサイド膜37を形成する。この際、コントロールゲート42の上端面に形成された金属シリサイド膜37と、メモリゲート電極45の上端面に形成された金属シリサイド膜37とは、絶縁膜44により電気的に隔絶されている。
図28は、半導体集積回路装置10の第12工程(ビット線形成工程)におけるメモリセル領域の断面図である。また、図29は、半導体集積回路装置10の第12工程における周辺回路領域の断面図である。この図28、図29に示されるように、形成されたメモリセルトランジスタ27と、周辺回路トランジスタ28a、28bの上面上に絶縁膜52を形成して、この絶縁膜52の上面上に層間絶縁膜38を形成する。そして、高濃度不純物拡散層17bに形成された絶縁膜52と層間絶縁膜38を貫通するコンタクト部49を形成する。さらに、層間絶縁膜38上に配線48a、48b、48c、48dを形成する。上記のようにして、図2、図3に示された半導体集積回路装置10が形成される。
上記半導体集積回路装置10の製造方法においては、ドレイン領域17、19b、20bとソース領域19a、20aが位置する半導体基板13の主表面上に、凹部が形成されることが抑制されているので、形成されたドレイン領域17、19b、20bとソース領域19a、20aが、半導体基板13の主表面から浅い位置に形成することができる。
ここで、ドレイン領域17、19b、20bとソース領域19a、20aとなる領域上に凹部が形成されると、コントロールゲート42、ゲート電極43a、43b下に位置する半導体基板13の主表面と、ドレイン領域17、19b、20bとソース領域19a、20aとの境界領域に段差が形成される。そして、この境界領域にたとえば、30nm程度の段差が形成された状態で、ドレイン領域17、19b、20bとソース領域19a、20aとなる領域上に不純物を導入すると、境界領域の不純物の電荷密度が大きくなることが知られている。このため、その後、導入された不純物を熱拡散させると、半導体基板13の主表面に対して水平な方向にも拡散する。この結果、ソース領域15、19a、20aと、ドレイン領域17、19b,20bとの間の距離が小さくなり、メモリセルトランジスタ27のしきい値電圧が急激に小さくなるという問題が生じる。そして、各メモリセルトランジスタ27のしきい値電圧にばらつきが生じる。
その一方で、本実施の形態1に係る半導体集積回路装置10の製造方法によれば、ドレイン領域17、19b、20bとソース領域19a、20aの上面上に凹部が形成されることが抑制されているため、コントロールゲート42、43a、43b下に位置する半導体基板13の主表面との境界領域に大きな段差が形成されることが抑制されている。
図38は、本実施の形態1に係る半導体集積回路装置10のメモリセルトランジスタ27を詳細に示した断面図である。
この図38に示されるように、コントロールゲート42下に位置する半導体基板13の主表面と、コントロールゲート42に対してメモリゲート電極45と反対側に位置する半導体基板13の主表面R1と、コントロールゲート42下に位置する半導体基板13の主表面との間の半導体基板13の主表面に対して垂直な方向の距離h2は、たとえば、2nm以上3nm程度とされている。そして、メモリゲート45下に位置する半導体基板13の主表面R2とコントロールゲート42下に位置する半導体基板13の主表面との間の距離h1は、10nm程度とされている。
すなわち、距離h2が、距離h1より小さくなるように、絶縁膜46下に位置する半導体基板13の主表面は、メモリゲート電極45下に位置する半導体基板13の主表面より、上方に位置している。そして、図20および図38に示されるように、主表面R2と、コントロールゲート42下に位置する半導体基板13の主表面との境界領域に殆んど段差がなく、境界領域が略平坦面状とされた状態で、主表面R2に不純物を導入して、低濃度不純物拡散層17aを形成するため、導入された不純物の電荷密度にばらつきが生じることを抑制することができる。
図85は、周辺回路トランジスタの詳細を示した断面図であり、この、図85に示されるように、不純物を熱拡散させる際においても、不純物が半導体基板13の主表面R3と平行な方向に大きく拡散することを抑制することができ、形成されるメモリセルトランジスタ27のしきい値電圧を所望のものとすることができ、各メモリセルトランジスタ27のしきい値電圧がばらつくことを抑制することができる。
なお、周辺回路トランジスタ28a、28bのゲート電極43a、43bの両側面側に位置する半導体基板13の主表面にダメージが与えられるタイミングは、導電膜パターン31aにパターニングを施す際に生じ、図38に示す主表面R1にダメージが与えられるタイミングと同じタイミングである。
このため、ゲート電極43a、43bの両側面側に位置する半導体基板13の主表面と、ゲート電極43a、43b下に位置する半導体基板13の主表面との境界領域に、大きな段差部が形成されることが抑制されている。これに伴い、周辺回路トランジスタ28、28bにおいても、ソース領域19a、20aと、ドレイン領域19b、20bとの間の距離が小さくなることが抑制され、周辺回路トランジスタ28a、28bのしきい値電圧が小さくなることを抑制することができ、所望のしきい値電圧とすることができる。
なお、ゲート電極43a、43b下に位置する半導体基板13の主表面と、ゲート電極43a、43bと隣り合う半導体基板13の主表面との、主表面に対して垂直な方向の距離は、たとえば、2nm〜3nm程度に抑えることができる。なお、図6および図7に示される製造工程において、メモリセル領域が位置する半導体基板13の主表面に導入される不純物の電荷濃度を、周辺回路領域が位置する半導体基板13の主表面に導入される電荷濃度以下としてもよい。
この場合には、図6、図7に示される製造工程における熱酸化処理によって、メモリセル領域が位置する半導体基板13の主表面上に形成される絶縁膜30の厚さは、周辺回路領域が位置する半導体基板13の主表面上に形成される絶縁膜30の厚さ以下となる。
そして、図38に示す主表面R1上に形成された絶縁膜30および周辺回路トランジスタ28a、28bのゲート電極43a、43bの側面側に位置する半導体基板13の主表面上に形成された絶縁膜30も除去されるため、主表面R1の方が、ゲート電極の側面側に位置する半導体基板13の主表面より、上方に位置することになる。これにより、メモリセルトランジスタ27のしきい値電圧を所望のしきい値電圧に設定すことができる。
ここで、半導体集積回路装置10の第4工程(メモリセルトランジスタのゲート下チャネル領域の形成工程)と、第5工程(第2絶縁膜の形成工程)と、第6工程(メモリゲート電極・ソース領域の形成工程)とは、周辺回路トランジスタ28a、28bの製造工程とは別個のメモリセルトランジスタ27特有の製造工程である。このような、メモリセルトランジスタ27特有の工程を行なう際には、周辺回路領域が位置する半導体基板13の主表面上を導電膜パターン31aで覆い、周辺回路領域が位置する半導体基板13に影響が与えられることを抑制している。
その一方で、コントロールゲート電極と周辺回路トランジスタのゲート電極をパターニングする工程と、メモリセルトランジスタ27のドレイン領域17と周辺回路トランジスタ28aのドレイン領域19b,ソース領域19aとを形成する工程と、各サイドウォールを形成する工程と、金属シリサイド膜を形成する工程とは、それぞれ同時に行なわれている。
このように、まず、メモリセルトランジスタ27特有の工程を周辺回路領域を覆った状態で行ない、その後、メモリセルトランジスタ27と周辺回路トランジスタ28a、28bの共通工程を行なうことにより、半導体集積回路装置10の製造工程数を低減することがでる。
(実施の形態2)
図30から図33および図39から図45を用いて、本実施の形態2に係る半導体集積回路装置10について説明する。図39は、本実施の形態2に係る半導体集積回路装置10のメモリセル領域67の平面図である。この図39に示されるように、半導体集積回路装置10は、メモリセル領域67が位置する半導体基板13の主表面上に選択的に形成された分離領域90と、この分離領域90によって規定された複数の分割メモリセル領域MCR1、MCR2と、各分割メモリセル領域MCR1、MCR2上に形成されたコントロールゲート42、メモリデート電極45同士を接続する接続領域PRとを備えている。
図30から図33および図39から図45を用いて、本実施の形態2に係る半導体集積回路装置10について説明する。図39は、本実施の形態2に係る半導体集積回路装置10のメモリセル領域67の平面図である。この図39に示されるように、半導体集積回路装置10は、メモリセル領域67が位置する半導体基板13の主表面上に選択的に形成された分離領域90と、この分離領域90によって規定された複数の分割メモリセル領域MCR1、MCR2と、各分割メモリセル領域MCR1、MCR2上に形成されたコントロールゲート42、メモリデート電極45同士を接続する接続領域PRとを備えている。
そして、各分割メモリセル領域MCR1、MCR2が位置する半導体基板13の主表面上には、一方向に向けて延在する複数のコントロールゲート42と、このコントロールゲート42の側面上に絶縁膜44を介して形成されたメモリゲート電極45とが形成されている。
また、コントロールゲート42間に位置する半導体基板13の主表面上には、分離領域92が形成されている。そして、この分離領域92によって、コントロールゲート42間に位置する半導体基板13の主表面上に、複数のドレイン領域17が規定されている。そして、各ドレイン領域17上には、各ドレイン領域17に所望の電圧を印加するコンタクト部49が設けられている。
メモリゲート電極45間に位置する半導体基板13の主表面上は、メモリゲート電極45に沿って延在するソース領域15が形成されているこのソース領域15と、ドレイン領域17との間に位置する半導体基板13の主表面上には、図2に示すチャネル領域75が形成されている。隣り合う分割メモリセル領域MCR1、MCR2間に位置する分離領域90上には、一の分割メモリセル領域MCR1上に形成されたメモリゲート電極45と、分離領域90を介して隣り合う分割メモリセル領域MCR2上に形成されたメモリゲート電極45とを接続する接続配線(第1接続部)45Aが形成されている。
そして、分離領域90の上面のうち、接続配線45A間に位置する部分には、接続配線45A同士を接続する接続部(第1接続部)59が形成され、この第1接続部59には、メモリゲート電極45に所望の電圧を印加するコンタクト部(電圧印加部)69が形成されている。
また、この分離領域90上には、分割メモリセル領域MCR1上に形成されたコントロールゲート42と、分割メモリセル領域MCR2上に形成されたコントロールゲート42とを接続する接続配線(第3接続部)42Aが形成されている。この接続配線には、コントローゲート42に所望の電圧を印加するコンタクト部68が形成されており、このコンタクト部68の下端部には、パッド部93が形成されている。
図30は、図39に示された接続部59の詳細を示した断面図である。この図30に示されるように、接続部59は、分離領域90の上面上に形成され、たとえば、ポリシリコン膜等からなる導電膜(残留部)31Aと、この残留部31Aの側面(周面)上に形成され、たとえば、ONO膜等から形成された絶縁膜(第5絶縁膜)44と、この絶縁膜44を介して、残留部31Aの周面上に形成され、接続配線45A間に充填された導電膜(第2導電膜)31Bとを備えている。このように構成された接続部59の上面上に、コンタクト部69が形成されている。このため、コンタクト部69に印加された電圧は、導電膜31Bを介して、接続配線45Aに伝達され、各メモリゲート電極45に印加される。
なお、本実施の形態2においては、残留部31Aは、メモリゲート電極45A間に、メモリゲート電極45が延在する方向に2箇所(複数)形成されているが、これに限られず、1箇所であってもよい。上記のように構成された半導体集積回路装置10の製造方法について説明する。図40は、上記実施の形態1に係る半導体集積回路装置10の製造工程において、図6、図7に示される第1製造工程に対応する製造工程を示す断面図である。
この図40に示されるように、半導体基板1の主表面上に選択的に、分離領域90、92を形成する。これにより、半導体基板90の主表面上には、分割メモリセル領域90により規定された分割メモリセル領域MCR1、MCR2を形成する。そして、各分割メモリセル領域MCR1、MCR2が位置する半導体基板13の主表面上には、分離領域92により規定される活性領域91を形成する。
図41は、上記実施の形態1に係る半導体集積回路装置10の第3工程に対応する製造工程を示し、図10のXLI−XLI線における断面図であり、図31は、図41において、分離領域90上の詳細を示した断面図である。
この図41、図31に示されるように、形成されるソース領域15が位置する領域に開口部31bが形成された導電膜パターン31aを形成すると共に、分離領域90上に残留部31Aを形成する。
そして、導電膜パターン31a間の距離L1が、たとえば、300nm程度となるように形成する。また、複数の導電膜パターン31aが配列する方向の残留部31Aの幅L2が、たとえば、150nm程度となるように形成し、導電膜パターン31aが延在する方向の残留部31Aの幅L3が、たとえば、100nm程度となるように形成する。そして、複数の残留部31Aが形成される場合には、残留部31A間の距離L4は、たとえば、100nm程度となるように、残留部31Aを形成する。また、残留部31Aと、隣接する導電膜パターン31aとの間の距離L5が、たとえば、100nm以下となるように形成する。
図42および図43は、上記図14に示す上記実施の形態1に係る半導体集積回路装置10の第5工程に対応する製造工程を示し、図14のXLII−XLII線における断面図であり、図32は、図42の分離領域90の上面を詳細に示した断面図である。
図14、図42に示されるように、導電膜パターン31aを覆うと共に、導電膜パターン31a間に位置する半導体基板13の主表面上に絶縁膜33を形成する。これにより、導電膜31aの両側面上および残留部31Aの表面上にも、絶縁膜33が形成される。そして、この絶縁膜33の上面上に、導電膜34を堆積する。
そして、図14、図32、図43に示されるように、絶縁膜33の上面上に導電膜34を形成する。この際、残留部31A間の隙間および、残留部31Aと導電膜パターン31aとの間の隙間は、導電膜34により充填される。
図44は、上記図16に示す上記実施の形態1に係る半導体集積回路装置10の第6工程に対応し、図16のXLIV−XLIV線における断面図であり、図33は、図44において、分離領域90における詳細を示す断面図である。
これら、図16、図33、図44に示されるように、導電膜34にエッチングを施して、メモリゲート電極45を形成する。
この際、図2におけるメモリゲート電極45が形成されると共に、残留部31Aの表面に導電膜31Bが残留する。ここで、残留部31A同士は、互いに近接するように配置されているため、残留部31Aの表面に形成された導電膜31B同士が連結され一体となる。また、残留部31Aと、導電パターン31aとの間も近接しているため、残留部31Aの表面に形成された導電膜31Bと、形成されたメモリゲート電極45とが連結される。すなわち、メモリゲート電極45を形成する工程においては、対向配置するメモリゲート電極45同士は、残留部31Aの表面に形成された導電膜31Bより一体的に接続される。
このように、上記実施の形態1に示された半導体集積回路装置10の製造工程のうち、導電膜31のパターニング工程において、残留部31Aが形成されるように、導電膜31にパターニングを施すことにより、接続部59が自己生成的に形成することができる。
図45は、上記図44に示された半導体集積回路装置10の製造工程後の、製造工程を示し、図18のXLV−XLV線における断面図である。この図45に示されるように、導電膜パターン31aにパターニングを施して、ドレイン領域17となる領域を露出させると共に、パッド部93を形成する。
そして、図30に示されるように、形成された接続部50の上面上にコンタクト部69を形成する。すなわち、接続部59が図2に示すメモリゲート電極45の引き出し部として利用される。なお、上述した半導体集積回路装置10の製造工程以外の製造工程は、上記実施の形態1に記載された半導体集積回路装置10の製造工程を含む。
このような、本実施の形態2に係る半導体集積回路装置10の製造方法によれば、メモリゲート電極45の引き出し部を形成する工程を設ける必要がなく、半導体集積回路装置10の製造工程の総工程数およびマスク枚数を低減することができる。なお、本実施の形態2に係る半導体集積回路装置10の製造方法は、上記実施の形態1に係る半導体集積回路装置10の製造工程のうち、導電膜31のパターニング工程の際に、残留部31Aを形成することとしており、実施の形態1に係る半導体集積回路装置10と同様の作用・効果を得ることができる。
(実施の形態3)
図46から図52を用いて、本実施の形態3に係る半導体集積回路装置10について説明する。なお、上記実施の形態1または実施の形態2に係る半導体集積回路装置10と同様の構成については、同一の符号を付してその説明を省略する。
図46から図52を用いて、本実施の形態3に係る半導体集積回路装置10について説明する。なお、上記実施の形態1または実施の形態2に係る半導体集積回路装置10と同様の構成については、同一の符号を付してその説明を省略する。
図46は、本実施の形態3に係る半導体集積回路装置10の平面図である。この図46において、半導体集積回路装置10は、メモリセル領域67が位置する半導体基板13の主表面上に選択的に形成された分離領域90と、この分離領域90によって規定された帯状の活性領域91と、この分離領域91上に形成されたソース領域15およびドレイン領域17と、環状に形成された複数のコントロールゲート(第1ゲート)42A、42Bと、コントロールゲート42A,42Bのソース領域(第1不純物領域)15側の側面上に、絶縁膜44を介して形成された環状のメモリゲート電極(第2ゲート)45A,45Bとを備えている。
活性領域91は、コントロールゲート42A,42Bおよびメモリゲート電極45の幅方向に延在するように帯状に形成されており、コントロールゲート42A,42Bおよびメモリゲート電極45A,45Bが延在する方向に間隔を隔てて複数形成されている。
そして、ソース領域15は、この帯状の活性領域91の両端部に形成されており、ドレイン領域17は、帯状の活性領域91の中央部に形成されている。そして、チャネル領域75が、活性領域91のうち、ドレイン領域17とソース領域15との間に形成されている。
このため、活性領域91の長手方向に隣接する活性領域91は、互いにソース領域15が対向するように配置されている。そして、各ソース領域15に、コンタクト部(電圧印加部)51が形成されている。この電圧印加部51は、上層配線48B,48Cに接続されている。
このように、各ソース領域15には、活性領域よりも電気抵抗が小さい、バリアメタルやタングステン等から構成されたコンタクト部や、配線を介して電圧を印加しており、配線抵抗が軽減されている。
このため、選択されたメモリセルトランジスタの位置によって、ソース領域15に印加される電圧が変動することを抑制することができ、どのメモリセルトランジスタのソース領域15においても,所望の電圧を印加することができ、誤作動を抑制することができる。
ここで、活性領域を介して、各メモリセルトランジスタのソース領域15を接続した場合では、書き込み動作の際に、各メモリセルトランジスタのソース領域に所望の電圧を印加するために、大きな電圧を供給のソース領域に印加する必要がある。しかし、このように複数のメモリセルトランジスタのソース領域15が共有の状態で、大きな電圧を印加すると、非選択のメモリセルトランジスタにおいても、書き込み動作がおきる場合があり、誤動作が生じやすい。その一方で、上記のように、各ソース領域を別個独立のものとして、しかも、活性領域よりも低抵抗な配線を介して電圧を印加することにより、誤動作を抑制することができる。
コントロールゲート42A,42Bは、活性領域91の長手方向に隣接する活性領域91のチャネル領域75上を通り、この隣接するいずれの活性領域91のソース領域15をも取り囲むように環状に形成されている。このコントロールゲート42A,42Bのソース領域15側の側面上には、凹部96が形成されている。この凹部96は、コントロールゲート42A,42Bの長手方向の両端部側に形成されており、分離領域90の上面上に位置している。また、コントロールゲート42A,42Bの長手方向の両端部には、パッド部93が形成されており、このパッド部93には、コントロールゲート42A,42Bに所望の電圧を印加可能なコンタクト部(電圧印加部)68が形成されている。
メモリゲート電極45A,45Bは、コントロールゲート42A,42Bの内側面上に形成されており、コントロールゲート42A,42Bと同様に、ソース領域15を取り囲むように環状に形成されている。このメモリゲート電極45A,45Bの長手方向の両端部には、このメモリゲート電極45A,45Bに電圧を印加するパッド部(接続部)59が形成されている。この接続部59は、凹部96内にメモリゲート電極45A,45Bを構成する導電膜の一部が入り込むことにより形成されている。
図47は、図46のXLVII−XLVII線の断面図である。この図47に示されるように、半導体基板13の主表面上には、コントロールゲート42Aを含むメモリセルトランジスタ27Aと、コントロールゲート42Bを含むメモリセルトランジスタ27B、27Cとが形成されている。そして、メモリセルトランジスタ27Aと、メモリセルトランジスタ27Bとは、ドレイン領域17を共有している。この共有ドレイン領域17には、バリアメタル39と、タングステン膜50とを備えるコンタクト部49が形成されている。
このコンタクト部49は、上層配線48Bに接続され、さらに、コンタクト部94を介して、ビット線95に接続されている。
また、環状に形成されたコントロールゲート42Bを含み、隣接するメモリセルトランジスタ27Bは、互いに分離領域90によって分離されている。そして、図48は、図46のXLVIII-XLVIII線における断面図であり、パッド部59付近の断面図で
ある。この図48に示されるように、凹部96は、分離領域90上に位置しており、この凹部96の内表面およびこの凹部96が位置する分離領域90の上面上には、絶縁膜44が形成されている。
ある。この図48に示されるように、凹部96は、分離領域90上に位置しており、この凹部96の内表面およびこの凹部96が位置する分離領域90の上面上には、絶縁膜44が形成されている。
そして、この凹部96の内側面上には、メモリゲート電極45がサイドウォール状に形成されており、凹部96の一方の内側面上に形成されたメモリゲート電極45と、他方の内側面上に形成されたメモリゲート電極45とは、互いに接触している。
この凹部96内で互いに接触するメモリゲート電極45の上面上には、金属シリサイド膜45を介してコンタクト部69が形成されている。
このように、コンタクト部69のパッド部59は、凹部96内に形成され,互いに接触するメモリゲート電極45によって構成されている。
なお、凹部96の幅は、図46に示すメモリゲート電極45の幅の2倍より小さく、60nmより小さくされている。
なお、上記構成以外の構成は、上記実施の形態1または実施の形態2に係る半導体集積回路装置10と同様の構成とされている。図83は、上記のように構成された半導体集積回路装置10の回路図であり、図84は、その模式図である。
上記のように、構成された半導体集積回路装置10の各動作について説明する。図80は、本実施の形態3に係る半導体集積回路装置10の読み出し動作時における動作線図である。この図80および図46において、選択されたメモリセルのソース領域15には、0V程度の電圧を印加する。そして、選択されたメモリセルのメモリゲート電極45には、たとえば、0V程度の電圧を印加する。さらに、選択されたメモリセルのコントロールゲート42には、たとえば、1.5V程度の電圧を印加し、ドレイン領域17には、1V程度の電圧を印加し、半導体基板13には、0V程度の電圧を印加する。
図81は、書き込み動作における動作線図である。この図81に示されるように、選択されたメモリセルのソース領域15には、たとえば、6V程度の電圧を印加し、メモリゲート電極45には、たとえば、11V程度の電圧を印加する。さらに、選択されたメモリセルのコントロールゲート42には、1V程度の電圧を印加すると共に、ドレイン領域17に、0.8V〜1.5V程度の電圧を印加し、半導体基板13には、0V程度の電圧を印加する。
図82は、消去動作における動作線図である。この図82に示されるように、選択されたメモリセルのソース領域15に、たとえば、6V程度の電圧を印加し、さらに、メモリゲート電極45には、たとえば、3Vの電圧を印加し、ドレイン領域17およびコントロールゲートには、0V程度の電圧を印加する。そして、半導体基板13には、0V程度の電圧を印加する。ここで、非選択のメモリセルのメモリゲート電極42には、たとえば、−6V程度の電圧を印加する。
上記のように構成された本実施の形態3に係る半導体集積回路装置10の製造方法について説明する。
図49は、上記図6、図7に示す上記実施の形態1に係る半導体集積回路装置10の製造工程の第1工程に対応する工程を示す平面図である。
この図49に示されるように、メモリセル領域67が位置する半導体基板13の主表面上に、分離領域90を形成し、複数の活性領域91を規定する。
図50は、上記図10、図11に示す上記実施の形態1に係る半導体集積回路装置10の第3工程に対応する製造工程を示す平面図である。
この図50に示されるように、各活性領域91のうち、ソース領域15が位置する領域に開口部31bを有する導電膜パターン31aを形成する。この際、開口部31bの長手方向の両端部側に凹部96を同時にパターニングする。
図51は、上記図16、図17に対応する製造工程を示す平面図である。この図51および図16に示されるように、導電膜34を導電膜パターン31aの表面上および開口部31bが位置する半導体基板13の主表面上に、絶縁膜44を形成する。この際、凹部96の内表面上およびこの凹部96が位置する分離領域90上にも、絶縁膜34が形成される。
そして、この絶縁膜44の上面上に、導電膜34を堆積(形成)し、この導電膜44をエッチングして、開口部31bの表面上に、絶縁膜31bを介して、メモリゲート電極45を形成する。
この際、図51および図48に示されるように、凹部96内にメモリゲート電極45を構成する導電膜34がサイドウォール状に残留し、パッド部59が自己生成的に形成される。ここで、パッド部59をフォトリソグラフィにより、形成する場合には、形成されるパッド部とコントロールゲートとのマージンをとる必要があったり、成形不良等が生じたときのためのマージンをとっておく必要があったりする。その一方で、上記のように、自己生成的に形成する場合には、このようなマージンをとる必要がなく、パッド部をリソグラフィにより形成する場合よりも、半導体集積回路装置10の微細化を図ることができる。
図52は、上記図51に示された製造工程後の製造工程を示す平面図である。
この図52に示されるように、導電膜パターン31aにパターニングを施して、コントロールゲート42を形成すると共に、他の周辺回路トランジスタのゲート電極もパターニングして形成する。
この図52に示されるように、導電膜パターン31aにパターニングを施して、コントロールゲート42を形成すると共に、他の周辺回路トランジスタのゲート電極もパターニングして形成する。
なお、上記製造工程以外の工程は、上記実施の形態1、2に係る製造工程と同様の工程とされる。
(実施の形態4)
図53から図66を用いて、本実施の形態4に係る半導体集積回路装置10について、説明する。図53は、本実施の形態4に係る半導体集積回路装置10のたとえば、RAM領域62における平面図である。この図53に示されるように、RAM領域62が位置する半導体基板13の主表面上には、複数のSRAMのメモリセルM1〜M6が形成されている。
図53から図66を用いて、本実施の形態4に係る半導体集積回路装置10について、説明する。図53は、本実施の形態4に係る半導体集積回路装置10のたとえば、RAM領域62における平面図である。この図53に示されるように、RAM領域62が位置する半導体基板13の主表面上には、複数のSRAMのメモリセルM1〜M6が形成されている。
各メモリセルM1〜M6は、半導体基板13の主表面上に、互いに線対称的に配置されている。図54を用いて、SRAMのメモリセルM1の構成について、簡単に説明する。メモリセルM1は、フルCMOSセル構造を有し、第1インバータと、第2インバータとを備えている。このメモリセルM1の等価回路を図54に示す。図54を用いて、SRAMのメモリセルM1の構成について簡単に説明する。メモリセルM1は、フルCMOSセル構造を有し、第1と第2インバータと、2つのアクセスNMOSトランジスタN3,N4とを有する。
第1インバータは、第1ドライバMOSトランジスタN1と第1ロードPMOSトランジスタP1とを含み、第2インバータは、第2ドライバNMOSトランジスタN2と第2ロードPMOSトランジスタP2とを含む。
第1インバータと第2インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第1の記憶ノードNaに第1アクセスNMOSトランジスタN3のソースが接続され、フリップフロップの第2の記憶ノードNbに第2アクセスNMOSトランジスタN4のソースが接続される。
記憶ノードNaは、第1アクセスNMOSトランジスタN3を介してビット線BL1に接続され、記憶ノードNbは、第2アクセスNMOSトランジスタN4を介してビット線BL2に接続される。さらに第1と第2アクセスNMOSトランジスタN3、N4のゲートはワード線WLに接続され、第1と第2ロードPMOSトランジスタP1、P2のソースは電源線VDDに接続される。
次に、上記のフルCMOSSRAMのメモリセルM1のレイアウトについて説明する。図53に示すように、不純物を導入して、Nウエル領域の両側にPウエル領域を設ける。そして、半導体基板13の主表面上に選択的に分離領域120を形成して、Pウエル領域およびNウエル領域上に活性領域102a、102b、102c、102dを規定する。そして、Pウエル領域内に形成された活性領域102a、102b、102c、102dに、選択的にリンなどのN型不純物を注入して不純物拡散領域を形成し、Nウエル領域内に形成された活性領域に選択的にボロン等のP型不純物を注入して不純物拡散領域を形成する。本明細書では、活性領域102a、102b、102c、102dは、トランジスタのソース/ドレインとなる領域と、該領域間に位置し該領域とは逆の導電型の領域(基板部分)とを含む領域である。
活性領域102a,102dと活性領域102b,102cは、ともに直線状の形状を有し、同じ方向(Pウエル領域およびNウエル領域の延在方向)に延在する。それにより、Pウエル領域やNウエル領域の幅や形成位置のばらつきを小さくすることができる。
本実施の形態におけるメモリセルM1は、6つのMOSトランジスタで構成される。具体的にはメモリセル1は、第1と第2ドライバNMOSトランジスタN1,N2と、第1と第2アクセスNMOSトランジスタN3,N4と、第1と第2ロードPMOSトランジスタP1,P2とで構成される。
第1と第2アクセスNMOSトランジスタN3,N4および第1と第2ドライバNMOSトランジスタN1,N2は、Nウエル領域の両側のPウエル領域上にそれぞれ形成され、第1と第2ロードPMOSトランジスタP1,P2は、中央のNウエル領域上に形成される。第1アクセスNMOSトランジスタN3は、ソース/ドレインとなる領域を含む不純物拡散領域102a1と、ポリシリコン配線3aとの交差部に形成され、第2アクセスNMOSトランジスタN4は、ソース/ドレインとなる領域を含む活性領域102dと、ポリシリコン配線3dとの交差部に形成される。
第1ドライバNMOSトランジスタN1は、ソース/ドレインとなる領域を含む不純物拡散領域102a1と、ポリシリコン配線3bとの交差部に形成され、第2ドライバNMOSトランジスタN2は、ソース/ドレインとなる領域を含む活性領域と、ポリシリコン配線3cとの交差部に形成される。
第1ロードPMOSトランジスタP1は、ソース/ドレインとなる領域を含む不純物拡散領域102b1と、ポリシリコン配線3bとの交差部に形成され、第2アクセスPMOSトランジスタP2は、ソース/ドレインとなる領域を含む活性領域102cと、ポリシリコン配線3cとの交差部に形成される。
ポリシリコン配線3a〜3dは、各MOSトランジスタのゲートとなり、図1に示すように、同じ方向に延在する。すなわち、ポリシリコン配線103a〜103dは、Pウエル領域とNウエル領域が延在する方向(図53における縦方向)に垂直な方向(図53における横方向)であって、Pウエル領域とNウエル領域が並ぶ方向に延在する。
活性領域102a〜102dおよびポリシリコン配線103a〜103dを覆うように図示しない層間絶縁膜を形成し、該に活性領域102a〜102dに形成され、ソース/ドレインとして機能する不純物拡散領域に達するコンタクト部104a〜104lを形成する。このコンタクト部104a〜104l内には、上層配線との接続用の導電層を埋め込まれている。
なお、コンタクト部104a,104lはゲートに達するゲートコンタクトであり、コンタクト部104f,104gは、不純物拡散領域とポリシリコン配線とに達する共通コンタクト(Shared Contact)であり、それ以外のコンタクト部104b,104c,10
4d,104e,104h,104i,104j,104kは不純物拡散領域に達する拡散コンタクトである。
4d,104e,104h,104i,104j,104kは不純物拡散領域に達する拡散コンタクトである。
図53において、第1ドライバNMOSトランジスタN1のドレインとなるN型不純物拡散領域と、第1アクセスNMOSトランジスタN3のドレインとなるN型不純物拡散領域は、これらのトランジスタに共有されている。このN型不純物拡散領域上に形成されるコンタクト部104c、第1金属配線105aおよびコンタクト部(共通コンタクト)104fを介して、第1ドライバNMOSトランジスタN1のドレインと第1アクセスNMOSトランジスタN3のドレインとが、第1ロードトランジスタP1のドレインと接続される。この端子が、図54に示す等価回路図の記憶ノードNaとなる。
同様に、第2ドライバNMOSトランジスタN2のドレインであるN型不純物拡散領域と第2アクセスNMOSトランジスタN3のドレインであるN型不純物拡散領域は、コンタクト部104j、第1金属配線105bおよびコンタクト部(共通コンタクト)104gを介して第2ロードトランジスタP2のドレインと接続される。この端子が図54に示す等価回路図の記憶ノードNbとなる。
そして、このように構成されたメモリセルM1と同様に、他のメモリセルも構成されている。ここで、メモリセルM2は、メモリセルM1に対してポリシリコン配線103bが延在する方向に隣接しており、メモリセルM3は、メモリセルM1に対して、活性領域102a〜102dが延在する方向に隣接している。また、同様に、メモリセルM4は、メモリセルM3に対して、ポリシリコン配線103bが延在する方向に隣接している。
ここで、メモリセルM1のポリシリコン配線103bの端面と、このメモリセルM1に隣接するメモリセルM2のポリシリコン配線103bとの端面との間は、たとえば、100nm〜120nm程度とされている。そして、メモリセルM1の不純物領域102aと、メモリセルM2の不純物領域102aとの間は、たとえば、200nm〜220nm程度とされている。なお、このポリシリコン配線103a同士が対向するポリシリコン配線103aの端面には、絶縁膜44が形成されている。
また、ポリシリコン配線103bの端面と、ポリシリコン配線103dの端面との距離も同様に100nm〜120nm程度とされている。そして、ポリシリコン配線103dとポリシリコン配線103bとが対向する、ポリシリコン配線103b、103dの端面にも、絶縁膜44が形成されている。
図55は、図53のLV−LV線における断面図である。この図55に示されるように、メモリセルM1、M2のポリシリコン配線103bは、シリコン酸化膜等の絶縁膜30を介して、活性領域102a上に形成されている。
そして、メモリセルM1の活性領域102aと、メモリセルM2の活性領域102aとの間に位置する分離領域90上に、メモリセルM1のポリシリコン配線103bとメモリセルM2のポリシリコン配線103bとの境界部分が位置している。このメモリセルM1のポリシリコン配線103bと、メモリセルM2のポリシリコン配線103bとの間に位置する分離領域上から、ポリシリコン配線103b、103bの先端部の表面上にも、絶縁膜44が形成されている。この絶縁膜44によって、メモリセルM1のポリシリコン配線103bと、メモリセルM2のポリシリコン配線103b間の絶縁が確保されている。そして、ポリシリコン配線103b同士の境界部分に位置するポリシリコン配線103bの先端部表面上には、絶縁膜44を介して、サイドウォール状の導電膜34が形成されている。
上記のように構成された半導体集積回路装置10の製造方法について、図56から図66を用いて、説明する。図56は、本実施の形態4に係る半導体集積回路装置10の製造工程の第1工程を示す平面図であり、上記図6および図7に示す上記実施の形態1に係る半導体集積回路装置10の第1工程に対応する工程である。また、図57は、図56のLVII−LVII線における断面図である。この図57に示されるように、半導体基板13の主表面上に選択的に分離領域120を形成し、活性領域を規定し、さらに、Pウエル領域、Nウエル領域を規定する。
そして、各Pウエル領域内およびNウエル領域内に選択的に不純物を導入して、不純物領域102a〜102dを形成する。
図58は、上記図56に示された製造工程後の半導体集積回路装置10の製造工程を示す平面図であり、上記図8、図9に示す上記実施の形態1に係る半導体集積回路装置10の第2工程に対応する製造工程を示す平面図である。図59は、上記図58のLIX−LIX線における断面図である。
この図58、図59に示されるように、半導体基板13の主表面上に、熱酸化処理を施して、シリコン酸化膜等からなる絶縁膜30を形成する。
そして、半導体基板13の主表面上に絶縁膜30を介して、ポリシリコン膜等からなる導電膜31を堆積する。
図60は、上記図58に示された製造工程後の半導体集積回路装置10の製造工程を示す平面図であり、上記図10、図11に示されるように、上記実施の形態1に係る半導体集積回路装置10の第3工程に対応する工程を示す平面図である。図61は、上記図60のLXI−LXI線における断面図である。
この図60および図10に示されるように、ROM領域63において、MONOS構造のメモリセルトランジスタのソース領域となる領域に位置する開口部31bと、図60に示すRAM領域62が位置する領域上に形成された複数の開口部31c〜31fとを備えた導電膜パターン31aを形成する。
具体的には、隣接するメモリセルM1〜M6のポリシリコン配線103b同士間に位置する領域に位置する開口部31cと、ポリシリコン配線103aとポリシリコン配線103cとの間に位置する領域に位置する開口部31dと、ポリシリコン配線103bとポリシリコン配線103dとの間に位置する領域に位置する開口部31eと、隣接するメモリセル領域M1〜M6のポリシリコン配線103c間に位置する領域に位置する開口部31fとを備えた導電膜パターン31aを形成する。
開口部31cは、図53において、形成されるメモリセルM1のポリシリコン配線103bと、メモリセルM2のポリシリコン配線103bとの間に位置する領域から、メモリセルM3のポリシリコン配線103bとメモリセルM4のポリシリコン配線103bとの間に位置する領域までの間に亘って延在している。すなわち、開口部31cは、活性領域102a〜102dが延在する方向に延在するように長尺に形成されている。また、開口部31d、31e、31fも、開口部31cと同様に、活性領域102a〜120dが延在する方向に長尺に形成されている。このように、長尺に形成された開口部31c〜31fを備えた導電膜パターン31aは、KrFエキシマレーザ、ArFエキシマレーザ等のレーザ光を光源として搭載したステッパーにより、容易に製造することができる。
図62は、上記図61に示された半導体集積回路装置10の製造工程後の製造工程を示す断面図であり、上記図14、図15に示される上記実施の形態1に係る半導体集積回路装置10の第5工程に対応する製造工程を示す断面図である。
この図62に示されるように、導電膜パターン31aの表面上、開口部31c〜31fの内壁面上および開口部31c〜31fが位置する分離領域120の上面上に、所謂ONO膜からなる絶縁膜44を形成する。そして、この絶縁膜44を介して、導電膜パターン31a上に導電膜34を堆積(形成)する。この際、開口部31c〜31f内にも導電膜34が充填される。
図63は、上記図62に示された製造工程後の製造工程を示す断面図であり、上記図16、図17に示す上記実施の形態1に係る半導体集積回路装置10の第6工程に対応する製造工程を示す断面図である。図64は、この図63に示された製造工程の平面図である。
図63に示されるように、導電膜34にエッチングを施す。これにより、上記図64に示されるように、ROM領域63が位置する半導体基板13の主表面上に、メモリゲート電極45を形成する。この際、開口部31c〜31f内には、開口部31c〜31fの内側面上にサイドウォール状の導電膜34が形成される。
このサイドウォール状の導電膜34と、導電膜パターン31aとの間には、絶縁膜44が形成されており、導電膜パターン31aと導電膜34との間の絶縁状態が確保されている。
図65は、上記図64に示された製造工程後の製造工程を示す平面図であり、上記図18、図19に示す上記実施の形態1に係る半導体集積回路装置10の第7工程に対応する製造工程を示す平面図である。図66は、上記図65のLXVI−LXVI線における断面図である。この図65、図66に示されるように、導電膜パターン31aにパターニングを施して、ポリシリコン配線103a〜103dを形成する。このポリシリコン配線103a〜103dを形成する工程は、まず、導電膜パターン31aの上面全面にレジストマスクを形成する。そして、このレジストマスクの上方に、フォトマスク200を配置して、レジストマスクに露光処理を施す。
このフォトマスク200には、ポリシリコン配線103a〜103dが延在する方向に延在する開口パターン200a、200bが複数形成されている。
開口パターン200aは、たとえば、メモセルM1のポリシリコン配線103aおよびポリシリコン配線103cと、メモリセルM2のポリシリコン配線103aおよびポリシリコン配線103cとを接続するようなパターンとされている。
また、開口パターン200bは、たとえば、メモリセル1のポリシリコン配線103bおよびポシリコン配線103dと、メモリセルM2のポリシリコン配線103bおよびポリシリコン配線103bおよびポリシリコン配線103dとを接続するパターンとされている。
このようなフォトマスク200を用いて、フォトリソグラフィを施して、導電膜パターン31aにパターニングを施す。この際、形成された半導体基板13の主表面上には、既に開口部31c〜31fが形成されている。このため、上記のようなフォトマスク200を用いて、導電膜パターン31aにパターニングを施しても、開口部31c〜31fの内壁面上に形成された絶縁膜44によって分離される。たとえば、メモリセルM1のポリシリコン配線103bとメモリセルM2のポリシリコン配線103bとの間は、開口部31cの内周面上に形成された絶縁膜44によって分離される。また、ポリシリコン配線103aとポリシリコン配線103cとの間も、開口部31dの内周面上に形成された絶縁膜44によって分離される。さらに、ポリシリコン配線103bとポリシリコン配線103dとの間も、開口部31e内に形成された絶縁膜44によって分離される。そして、メモリセルM1のポリシリコン配線103cと、メモリセルM1と隣り合うメモリセルのポリシリコン配線103cとの間も開口部31cの内周面上に形成された絶縁膜44によって分離される。
このように、予め、各ポリシリコン配線103a〜103d同士の境界領域に開口部31c〜31fを形成し、この開口部31c〜31fの内壁面上に絶縁膜44を形成することにより、各ポリシリコン配線103a〜103fを自己生成的に分割することができる。このため、導電膜パターン31aにフォトリソグラフィを施す際に、長手方向に隣接する各ポリシリコン配線103a〜103d同士が接続されるように、パターニングを施すことができる。
ここで、開口部31cの短手方向(ポリシリコン配線103a〜103dの延在方向)の幅は、たとえば、100nm〜120nmとされている。そして、開口部31cの開口縁部と、活性領域102aとの間の距離は、たとえば、50nm程度とすることができる。
このため、メモリセルM1の活性領域102aと、メモリセルM2の活性領域102aとの間の距離を、200nm〜220nm程度とすることができる。
その一方で、開口部31c〜31fが形成されていない状態で、ポリシリコン配線103a〜103dをパターニングしようとすると、まず、形成されるポリシリコン配線103a〜103dの形成不良を考慮して、各ポリシリコン配線103a〜103d間のマージンを確保する必要があり、たとえば、各ポリシリコン配線103a〜103d同士間の距離を、たとえば、120nm程度にする必要がある。さらに、活性領域102a〜102dとの間の距離は、マスクずれや形成不良等のマージンを鏡慮して、多とR場、100nm程度確保する必要がある。このため、たとえば、メモリセルM1の活性領域102aと、メモリセルM2の活性領域102aとの間の距離は、たとえば、300nm〜320nm程度となる。
特に、開口部31c下および開口部31cの両側に位置する半導体基板13の主表面上は、Pウエル領域とされており、同一導電型のウエル領域とされている。このため、メモリセルM1の活性領域102aと、メモリセルM2の活性領域102aとの間の距離は、純粋に、ポリシリコン配線103b間の距離によって決まる。
したがって、ポリシリコン配線103b間の距離を小さくすることにより、活性領域102a同士間の距離も確実に小さくすることができ、半導体集積回路装置10の微細化に大きく寄与する。このように、本実施の形態4に係る半導体集積回路装置10の製造方法によれば、各SRAMトランジスタのポリシリコン配線間の距離を小さくすることができ、半導体集積回路装置10の微細化を図ることができる。また、本実施の形態4においては、半導体集積回路装置10のRAM領域62に形成されたSRAMに適用した場合について説明したが、このような混載マイコンに適用した場合に限られない。さらに、SRAMに適用する場合に限られず、複数のゲートが形成されている場合に、適用可能であり、各ゲート間の距離を小さくすることができる。
図34から図37および図67から図79を用いて、本実施の形態4の変形例について説明する。図67は、本実施の形態4の変形例に係る半導体集積回路装置10の周辺回路領域の平面図であり、図68は、上記図67のLXVIII−LXVIII線における断面図である。この図67に示されるように、周辺回路領域が位置する半導体基板13の主表面上には、一方向に向けて延在するゲート電極(配線)42a、42bと、このゲート電極42a、42bの端部側に位置し、このゲート電極42、42bが延在する方向と交差する方向に延在するゲート電極(配線)42cとが形成されている。
ゲート電極42a、42bと、ゲート電極42cとの境界領域は、半導体基板13の主表面上に形成された分離領域52上に形成されている。そして、図68に示されるように、ゲート電極42bは、活性領域53の上面上に絶縁膜54を介して形成されており、さらに、ゲート電極42bの一部が分離領域52上に達している。このゲート電極42bの端面と、ゲート電極42cの側面のうち、ゲート電極42bと対向する部分と、このゲート電極42bとゲート電極42cとの境界部分に位置する分離領52の表面上に、たとえば、ONO膜からなる絶縁膜44が形成されている。このため、ゲート電極42bとゲート電極42cとの間の分離が確保されている。そして、絶縁膜44を介してゲート電極42bの端面上に、サイドウォール状の導電膜45が形成されており、さらに、ゲート電極42cの周面のうち、ゲート電極42bと対向する周面上にも、絶縁膜44を介して、サイドウォール状の導電膜45が形成されている。
図69は、この変形例に係る半導体集積回路装置10の第1製造工程を示す平面図であり、上記図6、図7に示す上記実施の形態1に係る半導体集積回路装置10の第1製造工程に対応する工程である。図70は、上記図69の断面図である。
この図69および図70に示されるように、半導体基板13の主表面上に、分離領域52を選択的に形成して、活性領域53を規定する。
図71は、上記図69に示された製造工程後の製造工程を示す平面図であり、上記図8、図9に示す上記実施の形態1に係る半導体集積回路装置10の第2工程に対応する平面図である。そして、図72は、図71の断面図である。
この図71および図72に示されるように、半導体基板13の主表面上に絶縁膜54を形成し、この絶縁膜54の上面上に、導電膜31を堆積(形成)する。
図34、図73は、半導体集積回路装置10の導電膜31aのパターニング工程における周辺回路領域の平面図であり、図74は、図73の断面図である。この図34、図73図74に示されるように、導電膜のパターニング工程において、形成される周辺回路トランジスタの隣接するゲート電極の境界領域83となる領域に開口部80を有する導電膜パターン31aを形成する。
図75は、上記図74に示された半導体集積回路装置10の製造工程後の製造工程を示した断面図であり、上記図14、図15に示す上記実施の形態1に係る半導体集積回路装置10の第5工程に対応する工程を示す断面図である。この図75に示されるように、開口部80の表面および、導電膜パターン31aの表面上に絶縁膜33を形成する。さらに、この絶縁膜33の上面上に導電膜34を堆積する。そして、メモリゲート電極45を形成する第5工程においては、開口部80の表面に形成された絶縁膜44の表面上に導電膜34が形成される。図35、図76は、コントロールゲートおよびゲート電極を形成する第7工程における周辺回路領域の平面図である。図77は、図76の断面図であり、図36は、フォトマスク72の周辺回路領域における平面図である。図35、図76、図77に示されるように、半導体集積回路装置10の第7工程においては、開口部80の表面には、絶縁膜44が形成されており、絶縁膜44の表面のうち、開口部80の内側の表面には、導電膜34が形成されている。
このように、絶縁膜44と、導電膜34とが形成された開口部80の上面側には、図36に示されるエッチングマスク72が配置され、フォトリソグラフィによるパターニングが施される。また、図37は、周辺回路領域のゲート電極が形成された際における周辺領域の平面図である。図36に示されるように、エッチングマスク72には、開口部81が形成されている。
この開口部81は、図37において、形成されるゲート電極43a、43b、43cがそれぞれ図35に示す分離領域83において連結されるように形成されている。そして、導電パターン31aの上面側のうち、形成されるゲート電極43a、43b、43cの領域上に、図36に示すエッチングマスク72の開口部81を配置する。このように、エッチングマスク72を配置すると、開口部81のうち、分離領域83の部分が図35に示す開口部80の上面上に位置する。
図78は、上記図76に示された製造工程後の製造工程を示す平面図であり、図79は、この図78の断面図である。これら、図78、図79、図37において、エッチングマスク72を配置して、フォトリソグラフィによるパターニングを施すと、図35に示す開口部80により、ゲート電極43a、43b、43cがそれぞれ分離される。すなわち、開口部80の両側に隣り合うゲート電極43a、43b、43cがそれぞれ形成される。ここで、開口部80の表面上には、絶縁膜44が形成されているため、形成されたゲート電極43a、43b、43cの分離領域83側の表面には、絶縁膜44が形成されており、この絶縁膜44の表面のうち、分離領域83側の表面には、導電膜34が形成される。このように、形成されたゲート電極43a、43b、43cの分離領域83側の表面には、絶縁膜44が形成されているため、各ゲート電極43a、43b、43cは、電気的に分離される。
このように、ゲート電極を形成する第7工程では、導電パターン31aのうち、ゲート電極43a、43b、43cの分離領域83の部分に予め絶縁膜44が表面に形成された開口部80が形成されている。このため、エッチングマスク72に形成される開口部82は、形成されるゲート電極43a、43b、43cがそれぞれ分離されるように形成する必要がなく、分離領域83で連結されるように形成することができる。このように、ゲート電極43a、43b、43cが連結されるようにフォトリソグラフィを施すことができるので、フォトリソグラフィにより、分離されたゲート電極を形成する場合と異なり、ゲート電極43a、43b、43c間にマージンを設ける必要がなくなる。このように本実施の形態4に係る半導体集積回路装置10の製造方法によれば、ゲート電極43a、43b、43cの間隔を近接させることができ、面積の縮小を図ることができる。
なお、本実施の形態4は、周辺回路トランジスタのゲート電極に適用したが、これに限られず、メモリセルトランジスタのコントロールゲートや、各種の配線間にも適用することができる。すなわち、半導体基板の主表面上に導電膜を形成する工程と、この導電膜のうち、形成される配線の分離領域に開口部が形成された導電パターンを形成する工程と、この導電パターンを覆うように絶縁膜を形成する工程と、形成される配線が分離領域にて連設されるように形成された開口部を備えるエッチングマスクを用いて、上記絶縁膜と導電パターンにパターニングを施して、配線を形成する工程とを備えた半導体集積回路装置の製造方法であってもよい。このような、半導体集積回路装置の製造方法によれば、配線を通常のフォトリソグラフィにより形成する場合より、配線間が短くなり、面積を縮小することができる。
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、MONOS(Metal Oxide Nitride Oxide Silicon)構造のフラッシュメモリが搭載された混載マイコンに好適である。
3a ポリシリコン配線、10 半導体集積回路装置、13 半導体基板、14 メモリゲート下チャネル領域、15a 低濃度不純物拡散層、15b 高濃度不純物拡散層、16 コントロールゲート下チャネル領域、17 ドレイン領域、17a 低濃度不純物拡散層、17b 高濃度不純物拡散層、19a ソース領域、19b ドレイン領域、27 メモリセルトランジスタ、28a,28b 周辺回路トランジスタ。
本発明は半導体記憶装置に関する。
本発明に係る半導体記憶装置は、1つの局面では、メモリセルトランジスタが形成されるメモリセル領域と、メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置である。半導体記憶装置は、半導体基板と、メモリセル領域において、半導体基板上に形成された第1不純物領域と、メモリセル領域において、半導体基板上に形成された第2不純物領域と、第1不純物領域と第2不純物領域との間に形成されたチャネル領域と、チャネル領域が位置する半導体基板の主表面上のうち、第2不純物領域側の主表面上に第1絶縁膜を介して形成された、メモリセルトランジスタのコントロールゲート電極と、チャネル領域が位置する半導体基板の主表面上にうち、第1不純物領域側の主表面上に、電荷を蓄積可能な第2絶縁膜を介して形成されたメモリセルトランジスタのサイドウォール形状のメモリゲート電極と、コントロールゲート電極に対してメモリゲート電極と反対側に位置する半導体基板の主表面上に位置し、コントロールゲート電極の側面上に形成された第3絶縁膜と、第3絶縁膜とその直下に位置する半導体基板との界面が、第2絶縁膜とその直下に位置する半導体基板の主表面との界面より、上方に位置する。
本発明に係る半導体記憶装置は、他の局面では、半導体基板と、半導体基板の主表面上に選択的に形成され、メモリセルトランジスタが形成されるメモリセル領域と、メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域と、メモリセル領域上に形成された第1不純物領域および第2不純物領域と、第1不純物領域と第2不純物領域との間に位置する半導体基板の主表面上に形成されたチャネル領域と、チャネル領域が位置する半導体基板の主表面上のうち、第1不純物領域側の上面に第1絶縁膜を介して形成されたメモリセルトランジスタのサイドウォール形状のメモリゲート電極と、チャネル領域が位置する半導体基板の主表面上にうち、第2不純物領域側の上面上に電荷を蓄積可能な第2絶縁膜を介して形成されたコントロールゲート電極と、コントロールゲート電極に対して、メモリゲート電極と反対側に位置する半導体基板の主表面上に位置し、コントロールゲート電極の側面上に形成された第3絶縁膜と、周辺回路領域上に第4絶縁膜を介して形成されたゲートとを備える。上記第3絶縁膜とその直下に位置する半導体基板との界面は、第4絶縁膜とその直下に位置する半導体基板との界面より上方に位置する。
本発明に係る半導体記憶装置は、半導体基板と、半導体基板の主表面上に選択的に形成された分離領域と、分離領域により規定され、該分離領域を介して隣り合い、メモリセルトランジスタが形成される第1メモリセル領域、および第2メモリセル領域と、第1メモリセル領域上に形成され、ソース領域として機能可能な第1不純物領域と、第1メモリセル領域上に形成され、ドレイン領域として機能可能な第2不純物領域と、第2メモリセル領域上に形成され、ソース領域として機能可能な第3不純物領域と、第2メモリセル領域上に形成され、ドレイン領域として機能可能な第4不純物領域と、第1不純物領域と第2不純物領域との間に形成された第1チャネル領域と、第3不純物領域と第4不純物領域との間に形成された第2チャネル領域と、第1チャネル領域が位置する半導体基板の主表面のうち、第2不純物領域側に位置する主表面上に、第1絶縁膜を介して形成された第1コントロールゲート電極と、第1チャネル領域が位置する半導体基板の主表面のうち、第1不純物領域側に位置する主表面上に、電荷を蓄積可能な第2絶縁膜を介して形成されたメモリセルトランジスタのサイドウォール形状の第1メモリゲート電極と、第2チャネル領域が位置する半導体基板の主表面のうち、第4不純物領域側に位置する主表面上に、第3絶縁膜を介して形成された第2コントロールゲート電極と、第2チャネル領域が位置する半導体基板の主表面のうち、第3不純物領域側に位置する主表面上に、電荷を蓄積可能な第4絶縁膜を介して形成されたメモリセルトランジスタのサイドウォール形状の第2メモリゲート電極と、第1メモリセル領域と第2メモリセル領域との間に位置する分離領域上に形成され、第1メモリセル領域上に形成された第1メモリゲート電極と、第2領域上に形成された第2メモリゲート電極とを接続する第1接続部と、第1接続部間に形成された第2接続部とを備える。上記第2接続部は、第1導電膜と、第1導電膜の周囲に第5絶縁膜を介して形成された第2導電膜とを含む。本発明に係る半導体記憶装置は、半導体基板と、半導体基板の主表面上に選択的に形成された分離領域と、半導体基板の主表面上に分離領域により規定された活性領域と、活性領域上に形成され、ソース領域として機能可能な第1不純物領域と、活性領域上に形成され、ドレイン領域として機能可能な第2不純物領域と、第1不純物領域と第2不純物領域との間に位置する半導体基板の主表面上に形成されたチャネル領域と、チャネル領域の上面のうち、第2不純物領域側の上面に第1絶縁膜を介して形成された環状のコントロールゲート電極と、第1不純物領域側に位置するコントロールゲート電極の側面上に形成された凹部と、チャネル領域の上面のうち、第1不純物領域側の上面に、電荷を蓄積可能な第2絶縁膜を介して形成され、コントロールゲート電極の側面上に形成された環状のサイドウォール形状のメモリゲート電極と、メモリゲート電極に接続され、凹部内に形成された接続部と、接続部に接続され、メモリゲート電極に電圧を印加可能な電圧印加部とを備える。
コントロールゲート42は、たとえば、リン(P)等の不純物が注入(導入)された多結晶シリコン膜等の導電膜から形成されている。このコントロールゲート42の半導体基板13の主表面に対して垂直な方向の厚さは、たとえば、200nm程度とされており、半導体基板13の主表面と平行な方向の幅は、たとえば、90nm程度とされている。
リンの方が、ヒ素より熱拡散した際に、半導体基板13の主表面と平行な方向に拡散しやすい。このため、低濃度不純物拡散層15aのコントロールゲート42側の端部が、低濃度不純物拡散層15aの中央部より低濃度となる。このため、リンなどを注入することにより、低濃度不純物拡散層15aの端部に、ホールの形成に適した不純物の電荷密度領域を形成することができる。さらに、ヒ素を用いて低濃度不純物拡散層15aを形成する際に、同時にボロンを導入することにより、ヒ素の不純物拡散層の周囲をボロンの不純物拡散層が覆う構造(Halo構造)を構成することができ、電界をより高くすることができる。
絶縁膜44は、メモリゲート電極45下に位置する半導体基板13の主表面上および、コントロールゲート42とメモリゲート電極45との間に亘って形成されている。
図3は、周辺回路領域65における断面図である。この図3に示されるように、周辺回路領域65が位置する半導体基板13の主表面上には、P型のウエル12と、N型のウエル18とが形成されている。また、P型のウエル12とN型のウエル18との境界部分には、分離領域(STI(Shallow Trench Isolation)分離)25が形成されている。そして、P型のウエル12の上面上には、周辺回路トランジスタ28aが形成されている。また、N型のウエル18の上面上には、周辺回路トランジスタ28bが形成されている。なお、周辺回路トランジスタ28a、28bの上面上には、絶縁膜52が形成されており、絶縁膜52の上面には層間絶縁膜38が形成されている。この層間絶縁膜38の上面上には、複数の上層配線48a、48b、48c、48dが配置されている。周辺回路トランジスタ28aは、半導体基板13の主表面上に形成されたゲート電極43aと、このゲート電極43aと半導体基板13との間に形成されたゲート絶縁膜40とを備えている。
このように、メモリゲート電極45に負電位を与え、メモリゲート側不純物拡散層に正電位を与えることにより、メモリゲート電極45側のソース領域15の端部で、強反転が生じ、バンド間トンネル現象を起こし、ホールを生成することができる。発生したホールは、バイアスにより引かれ、メモリゲート電極45下に位置する絶縁膜44内に注入されることにより、消去動作が行なわれる。
図12は、半導体集積回路装置10の第4工程(メモリセルトランジスタのメモリゲート下チャネル領域14の形成工程)におけるメモリセル領域65の断面図である。この図12に示されるように、導電膜パターン31aは、不純物領域16aの上面のうち、一部を露出させるように開口部31bを有している。そして、この導電膜パターン31aをマスクとして、不純物領域16aの導電型と異なる導電型の不純物を、半導体基板13の主表面に導入する。このように、不純物領域16aの導電型と異なる導電型の不純物を半導体基板13の主表面に導入すると、不純物領域16aの電荷密度より、小さい電荷密度の不純物領域14aが形成される。このようにして、半導体基板13の主表面のうち、導電膜パターン31a下に位置する部分に、不純物領域16aが残留し、導電膜パターン31aの開口部31bが位置する部分に、不純物領域16aよりも電荷密度が小さい、不純物領域14aが形成される。
図24は、半導体集積回路装置10の第10工程(メモリセルトランジスタと周辺回路トランジスタとのサイドウォールの形成工程)におけるメモリセル領域の断面図である。また、図25は、半導体集積回路装置10の第10工程における周辺回路領域の断面図である。この図24、図25において、たとえば、CVD法等により、半導体基板13の主表面上にシリコン酸化膜などからなる絶縁膜36を形成する。そして、この絶縁膜36にエッチングを施して、コントロールゲート42、ゲート電極43a、43bの側面上にサイドウォール状の絶縁膜36、46を形成する。
そして、半導体基板13の主表面上に不純物を導入して、高濃度不純物拡散層17b、15bおよび高濃度不純物拡散層19a2、19b2を半導体基板13の主表面上に形成して、メモリセルトランジスタ27および周辺回路トランジスタ28aを形成する。さらに、高濃度不純物拡散層20a2、20b2を形成して、周辺回路トランジスタ28bを形成する。
このため、ゲート電極43a、43bの両側面側に位置する半導体基板13の主表面と、ゲート電極43a、43b下に位置する半導体基板13の主表面との境界領域に、大きな段差部が形成されることが抑制されている。これに伴い、周辺回路トランジスタ28a
、28bにおいても、ソース領域19a、20aと、ドレイン領域19b、20bとの間の距離が小さくなることが抑制され、周辺回路トランジスタ28a、28bのしきい値電圧が小さくなることを抑制することができ、所望のしきい値電圧とすることができる。
、28bにおいても、ソース領域19a、20aと、ドレイン領域19b、20bとの間の距離が小さくなることが抑制され、周辺回路トランジスタ28a、28bのしきい値電圧が小さくなることを抑制することができ、所望のしきい値電圧とすることができる。
また、この分離領域90上には、分割メモリセル領域MCR1上に形成されたコントロールゲート42と、分割メモリセル領域MCR2上に形成されたコントロールゲート42とを接続する接続配線(第3接続部)42Aが形成されている。この接続配線には、コントロールゲート42に所望の電圧を印加するコンタクト部68が形成されており、このコンタクト部68の下端部には、パッド部93が形成されている。
そして、この絶縁膜44の上面上に、導電膜34を堆積(形成)し、この導電膜34をエッチングして、開口部31bの表面上に、絶縁膜44を介して、メモリゲート電極45を形成する。
第1ドライバNMOSトランジスタN1は、ソース/ドレインとなる領域を含む不純物拡散領域102a1と、ポリシリコン配線103bとの交差部に形成され、第2ドライバNMOSトランジスタN2は、ソース/ドレインとなる領域を含む活性領域と、ポリシリコン配線3cとの交差部に形成される。
第1ロードPMOSトランジスタP1は、ソース/ドレインとなる領域を含む不純物拡散領域102b1と、ポリシリコン配線103bとの交差部に形成され、第2アクセスPMOSトランジスタP2は、ソース/ドレインとなる領域を含む活性領域102cと、ポリシリコン配線103cとの交差部に形成される。
ポリシリコン配線103a〜103dは、各MOSトランジスタのゲートとなり、図53に示すように、同じ方向に延在する。すなわち、ポリシリコン配線103a〜103dは、Pウエル領域とNウエル領域が延在する方向(図53における縦方向)に垂直な方向(図53における横方向)であって、Pウエル領域とNウエル領域が並ぶ方向に延在する。
その一方で、開口部31c〜31fが形成されていない状態で、ポリシリコン配線103a〜103dをパターニングしようとすると、まず、形成されるポリシリコン配線103a〜103dの形成不良を考慮して、各ポリシリコン配線103a〜103d間のマージンを確保する必要があり、たとえば、各ポリシリコン配線103a〜103d同士間の距離を、たとえば、120nm程度にする必要がある。さらに、活性領域102a〜102dとの間の距離は、マスクずれや形成不良等のマージンを考慮して、たとえば、100nm程度確保する必要がある。このため、たとえば、メモリセルM1の活性領域102aと、メモリセルM2の活性領域102aとの間の距離は、たとえば、300nm〜320nm程度となる。
Claims (19)
- メモリセルトランジスタが形成されるメモリセル領域と、前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置の製造方法であって、
半導体基板の主表面に第1絶縁膜を形成する工程と、
前記第1絶縁膜上に第1導電膜を形成する工程と、
前記第1導電膜をパターニングして、前記メモリセルトランジスタのソース側不純物領域となる領域が開口された導電パターンを形成する工程と、
前記導電パターンをマスクとして、前記メモリセルトランジスタの前記ソース側不純物領域を形成する工程と、
前記導電パターンを覆うように第2絶縁膜を形成する工程と、
前記第2絶縁膜上に第2導電膜を形成する工程と、
前記第2絶縁膜と、前記第2導電膜とをエッチバックして、前記メモリセルトランジスタのメモリゲート電極を形成する工程と、
前記導電パターンと、前記メモリゲート電極とをマスクとして、ソース領域を形成する工程と、
前記導電パターンをパターニングして、前記メモリセルトランジスタのゲート電極と、前記周辺回路領域に形成されるトランジスタのゲート電極とを形成する工程と、
前記メモリセルトランジスタの前記ドレイン領域と、前記周辺回路領域に形成されるトランジスタのソース領域と、ドレイン領域とを形成する工程と、
を備えた半導体記憶装置の製造方法。 - 前記第1導電膜のパターニング工程は、前記メモリセルトランジスタの前記ソース側不純物領域となる領域上に、前記第1導電膜の残留部を残す工程を含み、
前記第2絶縁膜の形成工程は、前記残留部を覆うように前記第2絶縁膜を形成する工程を含み、
前記メモリゲート電極を形成する工程は、対向配置された前記メモリゲート電極を一体的に接続する接続部を、前記残留部の周囲に形成する工程を含み、
前記接続部上にコンタクト部を形成する工程をさらに備える、請求項1に記載の半導体記憶装置の製造方法。 - 前記導電パターンの形成工程は、前記周辺回路に形成される前記ゲート電極の隣り合う前記ゲート電極間の分離領域にとなる領域に開口部を形成する工程を含み、
前記周辺回路に形成されるゲート電極を形成する工程は、前記開口部の両側に前記隣り合うゲート電極をそれぞれ形成する工程を含む、請求項1または請求項2に記載の半導体記憶装置の製造方法。 - 前記第2絶縁膜は、第1シリコン酸化膜と、窒化シリコン膜と、第2シリコン酸化膜とを含む、請求項1から請求項3のいずれかに記載の半導体記憶装置の製造方法。
- 半導体基板と、
前記半導体基板上に形成された第1不純物領域と、
前記半導体基板上に形成された第2不純物領域と、
前記第1不純物領域と前記第2不純物領域との間に形成されたチャネル領域と、
前記チャネル領域が位置する前記半導体基板の主表面上のうち、前記第1不純物領域側の前記主表面上に第1絶縁膜を介して形成された第1ゲートと、
前記チャネル領域が位置する前記半導体基板の主表面上にうち、前記第2不純物領域側の前記主表面上に、電荷を蓄積可能な第2絶縁膜を介して形成された第2ゲートと、
前記第1ゲートに対して前記第2ゲートと反対側に位置する前記半導体基板の主表面上に位置し、前記第1ゲートの側面上に形成された第3絶縁膜と、
前記第3絶縁膜とその直下に位置する前記半導体基板との界面が、前記第2絶縁膜とその直下に位置する前記半導体基板の主表面との界面より、上方に位置する、半導体記憶装置。 - 半導体基板と、
前記半導体基板の主表面上に選択的に形成され、メモリセルが形成されるメモリセル領域と、
前記メモリセルの動作制御を行なう周辺回路が形成される周辺回路領域と、
前記メモリセル領域上に形成された第1不純物領域および前記第2不純物領域と、
前記第1不純物領域と前記第2不純物領域との間に位置する前記半導体基板の主表面上に形成されたチャネル領域と、
前記チャネル領域が位置する前記半導体基板の主表面上のうち、前記第1不純物領域側の上面に第1絶縁膜を介して形成された第1ゲートと、
前記チャネル領域が位置する前記半導体基板の主表面上にうち、前記第2不純物領域側の上面上に電荷を蓄積可能な第2絶縁膜を介して形成された第2ゲートと、
前記第1ゲートに対して、前記第2ゲートと反対側に位置する前記半導体基板の主表面上に位置し、前記第1ゲートの側面上に形成された第3絶縁膜と、
前記周辺回路領域上に第4絶縁膜を介して形成された第3ゲートと、
前記第3ゲートの側面上に形成された第4絶縁膜と、
を備え、
前記第3絶縁膜とその直下に位置する前記半導体基板との界面は、前記第4絶縁膜とその直下に位置する前記半導体基板との界面より上方に位置する、半導体記憶装置。 - 前記第1不純物領域は、ドレイン領域として機能可能とされ、前記第2不純物領域は、ソース領域として機能可能な、請求項5または請求項6に記載の半導体記憶装置。
- 半導体基板と、
前記半導体基板の主表面上に選択的に形成された分離領域と、
前記分離領域により規定され、該分離領域を介して隣り合う第1、第2不純物領域と、
前記第1領域上に形成された第1不純物領域と、
前記第1領域上に形成された第2不純物領域と、
前記第2領域上に形成された第3不純物領域と、
前記第2領域上に形成された第4不純物領域と、
前記第1不純物領域と前記第2不純物領域との間に形成された第1チャネル領域と、
前記第3不純物領域と前記第4不純物領域との間に形成された第2チャネル領域と、
前記第1チャネル領域が位置する前記半導体基板の主表面のうち、前記第1不純物領域側に位置する前記主表面上に、第1絶縁膜を介して形成された第1ゲートと、
前記第1チャネル領域が位置する前記半導体基板の主表面のうち、前記第2不純物領域側に位置する前記主表面上に、電荷を蓄積可能な第2絶縁膜を介して形成された第2ゲートと、
前記第2チャネル領域が位置する前記半導体基板の主表面のうち、前記第3不純物領域側に位置する前記主表面上に、第3絶縁膜を介して形成された第3ゲートと、
前記第2チャネル領域が位置する前記半導体基板の主表面のうち、前記第4不純物領域側に位置する前記主表面上に、電荷を蓄積可能な第4絶縁膜を介して形成された第4ゲートと、
前記第1領域と前記第2領域との間に位置する前記分離領域上に形成され、第1領域上に形成された第2ゲートと、前記第2領域上に形成された第3ゲートとを接続する第1接続部と、
前記第1接続部間に形成された第2接続部と、
を備え、
前記第2接続部は、第1導電膜と、前記第1導電膜の周囲に第5絶縁膜を介して形成された第2導電膜とを含む、半導体記憶装置。 - 半導体基板と、
前記半導体基板の主表面上に選択的に形成された分離領域と、
前記半導体基板の主表面上に前記分離領域により規定された活性領域と、
前記活性領域上に形成された第1不純物領域と、
前記活性領域上に形成された第2不純物領域と、
前記第1不純物領域と前記第2不純物領域との間に位置する前記半導体基板の主表面上に形成されたチャネル領域と、
前記チャネル領域の上面のうち、前記第1不純物領域側の上面に第1絶縁膜を介して形成された環状の第1ゲートと、
前記第2不純物領域側に位置する前記第1ゲートの側面上に形成された凹部と、
前記チャネル領域の上面のうち、前記第2不純物領域側の上面に、電荷を蓄積可能な第2絶縁膜を介して形成され、前記第1ゲートの側面上に形成された環状の第2ゲートと、
前記第2ゲートに接続され、前記凹部内に形成された接続部と、
前記接続部に接続され、前記第2ゲートに電圧を印加可能な電圧印加部と、
を備えた半導体記憶装置。 - 前記第2不純物領域に電圧を印加可能な他の電圧印加部をさらに備え、
前記第2不純物領域は、前記第2ゲートに沿って複数形成され、前記電圧印加部が前記各第1不純物領域ごとに形成された、請求項9に記載の半導体記憶装置。 - 半導体基板の主表面上に選択的に分離領域を形成して、活性領域を規定する工程と、
前記活性領域上に第1絶縁膜を形成する工程と、
前記第1絶縁膜上に第1導電膜を形成する工程と、
前記第1導電膜にパターニングを施して、ソース領域として機能可能な第1不純物領域となる領域上に開口部を有し、前記第1不純物領域側の側面に凹部を有する導電膜パターンを形成する工程と、
前記導電膜パターンをマスクとして、前記半導体基板の主表面に不純物を導入して前記第1不純物領域を形成する工程と、
前記導電膜パターンを覆い、電荷を蓄積可能な第2絶縁膜を形成する工程と
前記第2絶縁膜上に第2導電膜を形成する工程と、
前記第2導電膜および前記第2絶縁膜にエッチングを施して、前記導電膜パターンの開口部の側面上に、第2絶縁膜を介して第2ゲートを形成する工程と、
前記導電膜パターンのうち、ドレイン領域として機能可能な第2不純物領域が位置する領域をエッチングして、前記第1不純物領域の周囲を取り囲む前記半導体基板の主表面上に第1ゲートを形成する工程と、
前記半導体基板の主表面に不純物を導入して前記第2不純物領域を形成する工程と、
を備えた半導体記憶装置の製造方法。 - 前記第2導電膜を形成する工程は、前記凹部内に前記第2導電膜を充填することにより前記第2ゲートに電圧を印加可能な電圧印加部が接続される接続部を形成する工程をさらに備える、請求項11に記載の半導体記憶装置の製造方法。
- 前記第1ゲートの上面にシリサイド膜を形成する工程をさらに備える、請求項11または請求項12に記載の半導体記憶装置の製造方法。
- 半導体基板の主表面上に、第1絶縁膜を介して導電膜を形成する工程と、
前記導電膜に開口部を形成する工程と、
前記開口部を取り囲む前記導電膜の側壁上に第2絶縁膜を形成する工程と、
前記導電膜をパターニングして、前記第2絶縁膜と該第2絶縁膜間の領域とによって、絶縁分離された第1と第2導電膜パターンを形成する工程と、
を備えた半導体記憶装置の製造方法。 - 前記第1導電膜パターンおよび前記第2導電膜パターンが延在する方向と交差する方向の前記開口部の幅は、前記第1導電膜パターンおよび前記第2導電膜パターンが延在する方向と交差する方向の前記第1導電膜パターンおよび前記第2導電膜パターンの幅よりも大きい、請求項14に記載の半導体記憶装置の製造方法。
- シリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜とを順次積層して、前記第2絶縁膜を形成する、請求項14または請求項15に記載の半導体記憶装置の製造方法。
- 前記第1および第2導電膜パターンは、SRAM(Static Random Access Memory)のゲート電極となる、請求項14から請求項16のいずれかに記載の半導体記憶装置の製造方法。
- 前記半導体基板の主表面上に選択的に形成され、第1メモリセルトランジスタが形成される第1メモリセル領域と、
前記第1メモリセルの動作制御を行なう周辺回路トランジスタが形成される周辺回路領域と、
複数の第2メモリセルトランジスタが形成される第2メモリセル領域と、
前記半導体基板の主表面上に、第1絶縁膜を介して、第1導電膜を形成する工程と、
前記第1導電膜にパターニングを施して、前記第1メモリセルトランジスタの第1不純物領域となる領域上に第1開口部を有し、前記第2メモリセルトランジスタのゲート間に位置する領域上に第2開口部を有する導電膜パターンを形成する工程と、
前記導電膜パターンをマスクとして、前記半導体基板に不純物を導入して、前記第1メモリセルの第1不純物領域を形成する工程と、
前記導電膜パターンを覆い、電荷を蓄積可能な第2絶縁膜を形成する工程と、
前記第2絶縁膜を介して前記導電膜パターンを覆う第2導電膜を形成する工程と、
前記第2導電膜および前記第2絶縁膜をエッチングして、前記導電膜パターンの前記第1不純物領域側の側面上に前記第2絶縁膜を介して、前記第1メモリセルトランジスタの第2ゲートを形成すると共に、前記周辺回路トランジスタのゲートを形成し、さらに、前記第2メモリセルトランジスタのゲートを形成する、半導体記憶装置の製造方法。 - 複数の前記第2メモリセルトランジスタは、SRAM(Static Random Access Memory)を構成する、請求項18に記載の半導体記憶装置の製造方法。
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