JP2006041035A - 半導体記憶装置および半導体装置群 - Google Patents

半導体記憶装置および半導体装置群 Download PDF

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Abstract

【課題】 ＳＲＡＭを含み、さらにフラッシュメモリを混載される半導体集積回路装置において、ＳＲＡＭを構成するトランジスタにフラッシュメモリの素子領域形成に伴って生じる実効的なゲート幅の減少を補償する。
【解決手段】 ＳＲＡＭを構成する第１および第２のトランスファトランジスタが形成される、互いに平行に延在する第１および第２の素子領域の幅が、それぞれのビットコンタクト領域が形成される部分において、互いに相反する側に向かって、局所的に拡張される。
【選択図】 図１０

Description

本発明は一般に半導体装置に係り、特にスタティックランダムアクセスメモリを含む半導体記憶装置に関する。
スタティックランダムアクセスメモリ（以下ＳＲＡＭと記す）は、ワード線により選択されるトランスファトランジスタと、かかるトランスファトランジスタを介してビット線に接続される、フリップフロップ接続された二つのＣＭＯＳインバータとよりなる高速半導体記憶素子であり、高速論理回路素子においてＣＭＯＳ回路など高速論理素子と共に広く使われている。
図１は、典型的なＳＲＡＭ１０の等価回路図を示す。
図１を参照するに、前記ＳＲＡＭ１０は第１のロードトランジスタＬＴ１と第１のドライバトランジスタＤＴ１を直列接続した第１のＣＭＯＳインバータＩ１と、第２のロードトランジスタＬＴ２と第２のドライバトランジスタＬＤ２を直列接続した第２のＣＭＯＳインバータＩ２とよりなるフリップフロップ回路ＦＦを含み、前記第１のロードトランジスタＬＴ１と第１のドライバトランジスタＤＴ１を接続する接続ノードは、ワードラインＷＬにより制御される第１のトランスファトランジスタＴＦ１を介して第１のビットラインＢＬに接続される。同様に、前記第２のロードトランジスタＬＴ２と第１のドライバトランジスタＤＴ２を接続する接続ノードＮ２は、ワードラインＷＬにより制御される第２のトランスファトランジスタＴＦ２を介して第１のビットライン／ＢＬに接続される。
かかる構成のＳＲＡＭでは、特にドライバトランジスタＤＴ１，ＤＴ２を駆動するロードトランジスタＬＴ１，ＬＴ２の電流駆動能力が、ＳＲＡＭの高速動作において非常に重要である。
図２（Ａ）は、このようなＳＲＡＭ１０のメモリセルアレイのレイアウトを、図２（Ｂ）は、図２（Ａ）のメモリセルアレイ中、図１のＳＲＡＭ１０に対応する１メモリセルのレイアウトを示す。
図２（Ａ）を参照するに、シリコン基板表面には素子領域１０Ａと素子領域１０Ｂとが、素子分離構造１０Ｉにより囲まれて行列状に形成されており、図２（Ｂ）に示すように前記素子領域１０Ａの一部と前記素子領域１０Ａの一部とにより、前記図１に示す回路構成を有するメモリセルが形成されている。
図２（Ｂ）を参照するに、前記トランスファトランジスタＴＦ１およびＴＦ２はゲート電極Ｇ１を共有し、また前記ロードトランジスタＬＴ１とドライバトランジスタＤＴ１とは、ゲート電極Ｇ２を共有している。さらに前記ロードトランジスタＬＴ２とドライバトランジスタＤＴ２とはゲート電極Ｇ３を共有している。
さらに図１のノードＮ１は、前記トランスファトランジスタＴＦ１とドライバトランジスタＤＴ１に共有される拡散領域により与えられ、前記ロードトランジスタＬＴ１の対応する拡散領域Ｎ１‘と、図示を省略した配線パターンにより接続される。同様に図１のノードＮ２は、前記トランスファトランジスタＴＦ２とドライバトランジスタＤＴ２に共有される拡散領域により与えられ、前記ロードトランジスタＬＴ２の対応する拡散領域Ｎ１‘と、図示を省略した配線パターンにより接続される。
さらに前記ゲート電極Ｇ２は前記ノードＮ２に、図示を省略した配線パターンにより接続され、同様に前記ゲート電極Ｇ３は前記ノードＮ１に、図示を省略した配線パターンにより接続される。
特開平７−２２５９０号公報 特許第３２０８５９１号公報
ところで最近の高速半導体集積回路装置では、このようなＳＲＡＭを有する高速論理素子に、さらなる機能増強および性能向上のため、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）やフラッシュメモリを搭載し、一チップ上にシステムを構築する要求が、ＳｏＣ（シリコン・オン・チップ）技術に関連して生じている。
しかし特にフラッシュメモリを高速論理素子と共に共通半導体基板上に集積化しようとすると、フラッシュメモリは、それがチャネルホットエレクトロン（ＣＨＥ）による書き込みとファウラー・ノルトハイム（ＦＮ）型トンネル電流による消去を行うＮＯＲ型素子の場合であっても、書き込みおよび消去をＦＮ型トンネル電流で行うＮＡＮＤ型素子の場合であっても、高い動作電圧を必要とするため、単一の半導体基板上にこのような高速論理素子とフラッシュメモリを集積化すると、様々な問題が生じる。
本発明は第１の観点において、第１のノードで互いに直列接続された第１のｎチャネルＭＯＳトランジスタおよび第１のｐチャネルＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、第２のノードで互いに直列接続された第２のｎチャネルＭＯＳトランジスタおよび第２のｐチャネルＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタとよりなる半導体記憶装置であって、前記第１のトランスファトランジスタと前記第２のトランスファトランジスタとは、それぞれ半導体基板上を素子分離領域により画成されて互いに平行に延在する第１および第２の素子領域中に形成されており、前記第１のトランスファトランジスタは、前記第１のビット線と前記第１の素子領域上の第１のビットコンタクト領域においてコンタクトし、前記第２のトランスファトランジスタは、前記第２のビット線と前記第２の素子領域上の第２のビットコンタクト領域においてコンタクトし、前記第１のビットコンタクト領域は、前記第１の素子領域中、その中心から前記第２の素子領域に寄った位置に形成されており、前記第２のビットコンタクト領域は、前記第２の素子領域中、その中心から前記第１の素子領域に寄った位置に形成されていることを特徴とする半導体記憶装置を提供する。
本発明は第２の観点において、第１のノードで互いに直列接続された第１のｎチャネルＭＯＳトランジスタおよび第１のｐチャネルＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、第２のノードで互いに直列接続された第２のｎチャネルＭＯＳトランジスタおよび第２のｐチャネルＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタとよりなる半導体記憶装置であって、前記第１のトランスファトランジスタと前記第２のトランスファトランジスタとは、それぞれ半導体基板上を素子分離領域により画成されて互いに平行に延在する第１および第２の素子領域中に形成されており、前記第１のトランスファトランジスタは、前記第１のビット線と前記第１の素子領域上の第１のビットコンタクト領域においてコンタクトし、前記第２のトランスファトランジスタは、前記第２のビット線と前記第２の素子領域上の第２のビットコンタクト領域においてコンタクトし、前記第１のビットコンタクト領域は、前記第１の素子領域中、その中心から前記第２の素子領域に寄った位置に形成されており、前記第２のビットコンタクト領域は、前記第２の素子領域中、その中心から前記第１の素子領域に寄った位置に形成されており、前記第１のトランスファトランジスタは、前記第１のビットコンタクト領域を前記第１の素子領域上、前記第１のゲート電極に対して一方の側に有し、前記第１のノードを形成する第１のコンタクト領域を前記第１の素子領域上、前記第１のゲート電極に対して他方の側に有し、前記第２のトランスファトランジスタは、前記第２のビットコンタクト領域を前記第２の素子領域上、前記第２のゲート電極に対して一方の側に有し、前記第２のノードを形成する第２のコンタクト領域を前記第２の素子領域上、前記第２のゲート電極に対して他方の側に有し、前記第１の素子領域は、前記第１のビットコンタクト領域が形成されている部分において、前記第１のコンタクト領域が形成されている部分の幅よりも大きな第１の幅を有し、前記第２の素子領域は、前記第２のビットコンタクト領域が形成されている部分において、前記第２のコンタクト領域が形成されている部分の幅よりも大きな第２の幅を有することを特徴とする半導体記憶装置を提供する。
本発明は他の観点によれば、基板上に不揮発性メモリ素子と論理演算素子とスタティックランダムアクセスメモリ素子とを集積化した第１の半導体装置と、別の基板上に論理演算素子とスタティックランダムアクセスメモリ素子とを集積化した第２の半導体装置とよりなる半導体装置群において、前記第１の半導体装置において前記スタティックランダムアクセスメモリ素子を構成する第１のトランスファトランスファトランジスタは、前記第２の半導体装置において前記スタティックランダムアクセスメモリを構成する第２のトランスファトランジスタよりも大きなチャネル幅を有し、前記第１および第２のトランスファトランジスタは、それぞれのチャネル幅方向に同一のビット線ピッチを有することを特徴とする半導体装置群を提供する。
本発明によれば、二つのＣＭＯＳインバータをフリップフロップ接続した、いわゆるＳＲＡＭなどの半導体記憶装置において、それぞれのトランスファトランジスタの素子領域を、互いに相反する方向に拡張することにより、前記ＳＲＡＭを構成するトランジスタのセルサイズを変更することなくオン電流を増大させることができ、同一の基板上にフラッシュメモリなどの不揮発性メモリを形成した場合にＳＲＡＭにおいて生じるトランスファトランジスタのオン電流の減少を補償することが可能になる。これにより、フラッシュメモリなどを混載したＳＲＡＭにおいても、充分な動作電圧マージンを保障することができる。
また本発明によれば、このようなオン電流の補償を、トランスファトランジスタを含むＳＲＡＭを構成するトランジスタのビット線ピッチの変更なしに実現できるため、基板上に論理演算素子とＳＲＡＭに加えて不揮発性メモリを含む半導体装置も、基板上に論理演算素子とＳＲＡＭのみを含み、不揮発性メモリを含まない半導体装置も、同一のライブラリを使って設計することが可能になり、異なった種類の半導体装置の製造を効率よく行うことが可能になる。
最近の高速半導体集積回路装置では、集積回路装置を構成する個々の活性素子を電気的に分離するために、図３に示すいわゆるＳＴＩ型の素子分離構造が使われる。
図３を参照するに、シリコン基板２０上には素子分離溝２０Ａが素子領域２０Ｂを囲むように形成されており、前記素子領域２０Ｂ中にはチャネル領域に対応して形成されたゲート絶縁膜２２およびゲート電極２３を含み、さらに前記素子領域中、前記ゲート電極２３の両側に形成されたＬＤＤ領域２０ｌｄ，２０ｌｄ、さらにその外側に形成されたソース・ドレイン拡散領域２０Ｓ，２０Ｄを含む、活性素子２１が形成されている。
前記素子分離溝２０Ａの表面には薄い、典型的には１０ｎｍ程度の厚さの熱酸化膜２０ａが形成されている。さらに前記熱酸化膜２０ａ上には、前記素子分離溝を充填するように、ＣＶＤ酸化膜２０ｂが素子分離絶縁膜として形成されている。
一方、フラッシュメモリでは、２・５〜３．３Ｖ程度の電圧で動作する最近の高速半導体集積回路装置と異なり、書き込みあるいは消去動作時に１０Ｖ程度の高電圧を使うため、このような低い電源電圧に対して最適化されたＳＴＩ構造を使うと、特に素子領域２０Ｂと素子分離溝２０Ａとの間の角部における電界集中により、ゲート絶縁膜の耐圧劣化や信頼性の劣化が生じてしまう。
このため従来よりフラッシュメモリでは、ＳＴＩ構造を形成する際に、前記角部における電界集中を緩和するために素子領域を高速論理素子の素子領域よりも大きく形成し、図４（Ａ）〜６（Ｅ）に示す工程により、前記角部を丸める処理がなされていた。
図４（Ａ）を参照するに、シリコン基板２１上に熱酸化膜２１Ａを１０ｎｍ程度の厚さに形成した後、さらに低圧ＣＶＤ法により、その上にＳｉＮ膜２１Ｂを１２０ｎｍ程度の厚さに形成する。図３Ａの状態では前記ＳｉＮ膜２１Ｂはフォトリソグラフィ工程によりパターニングされており、形成されたＳｉＮパターン２１Ｂをマスクに前記シリコン基板２０を３００ｎｍ程度の深さだけドライエッチングすることにより、前記素子分離溝２１Ａが形成されている。
次に図４（Ｂ）の工程において図３Ａのシリコン酸化膜２１ＡをＨＦ水溶液により、前記ＳｉＮパターン２１Ｂをマスクにウェットエッチングし、前記シリコン基板２０の表面と前記ＳｉＮ膜２１Ｂとの間に奥行きが４０ｎｍ程度の切り込みを形成する。
さらに図５（Ｃ）の工程において図３Ｂの構造を熱酸化し、前記素子分離溝２０Ａにおいて露出されたシリコン表面に前記熱酸化膜２０ａを、前記熱酸化膜２０ａが前記切り込み部をも充填するように、４０ｎｍ程度の厚さに形成する。
次に図５（Ｄ）の工程において前記図５（Ｃ）の構造上に高密度プラズマ（ＨＤＰ）を使ったＣＶＤ法によりシリコン酸化膜２０ｂを、前記シリコン酸化膜が前記素子分離溝２０Ａを充填するように堆積し、さらに前記ＳｉＮ膜２１ＢをストッパにＣＭＰ法により、前記シリコン酸化膜表面を平坦化する。これにより、図５（Ｄ）に示すように前記素子分離溝２０Ａが前記シリコン酸化膜、すなわち前記素子分離絶縁膜２０ｂにより、前記熱酸化膜２０ａを介して充填された構造が得られる。
さらに図６（Ｅ）の工程において前記ＳｉＮパターン２１Ｂを熱燐酸処理により除去し、さらにその下の熱酸化膜２１Ａおよびその周囲の熱酸化膜２０ａをＨＦ水溶液を使ったウェットエッチング処理により除去することにより、前記素子領域２０Ｂの角部が丸められた構造が得られる。
図６（Ｅ）の構造では、このように素子領域２０Ｂの角部が丸まった形状を有するため、フラッシュメモリのように高電圧で動作する素子を形成しても前記角部における電界集中によるリークは生じにくくなっているが、素子形成に使える平坦なシリコン基板表面２０Ｃの割合は必然的に減少し、このためフラッシュメモリでは前記素子領域２０Ｂとして大きな面積を確保している。
ところで、このようなフラッシュメモリを、ＣＭＯＳなどの高速論理素子あるいはＳＲＡＭが形成された半導体基板上に同時に形成すると、前記図５（Ｃ）の工程において熱酸化により素子領域の角部を丸める際に、これら高速論理素子あるいはＳＲＡＭの素子領域においても、角部が丸められてしまい、実効的な素子領域の面積が減少してしまう。このような低電圧動作する高速論理素子やＳＲＡＭでは、もともと素子領域の面積が小さく、このため、フラッシュメモリの製造時に使われるような角部を丸める熱酸化処理を行うと、実効的な素子面積が大きく減少してしまい、素子特性に無視できない影響が生じることが考えられる。
そこで、本発明の発明者は本発明の基礎となる研究において、高速論理素子やＳＲＡＭに対して適合されたＳＴＩ構造を有するシリコン基板上に、先の図４（Ａ）〜６（Ｅ）のプロセスを行ってフラッシュメモリの素子領域を形成し、前記素子領域の角部を丸める工程に起因して生起する問題点を研究した。
図７は、共通のシリコン基板上に、＊＊Ｖで定格動作するＳＲＡＭ素子とフラッシュメモリ素子とを集積化し、動作電圧Ｖｃｃを変化させながら前記基板上のＳＲＡＭ素子に対する書き込み／読出し動作を検証した結果を示す。ただし図７中、△は前記基板上にＳＲＡＭ素子とフラッシュメモリ素子とを形成した場合を、◆は前記基板上にＳＲＡＭ素子のみを形成した場合を示す。
図７を参照するに、基板上にＣＭＯＳ素子とＳＲＡＭ素子のみを形成し、フラッシュメモリ素子を形成しなかった場合には、動作電圧Ｖｃｃが０．７Ｖまで低下してもＳＲＡＭ素子に対する正常な読み書きが確認され、ＳＲＡＭ素子は充分は動作電圧マージンを有するのがわかるが、同じ基板上に前記ＣＭＯＳ素子とＳＲＡＭ素子の他に、さらにフラッシュメモリ素子を形成した場合には、動作電圧Ｖｃｃが１．２Ｖ以下に低下すると正常な読み書き動作ができないＳＲＡＭ素子が出現し始め、特に動作電圧が０．７Ｖまで低下すると、ほとんどのＳＲＡＭ素子において正常な読み書き動作ができなくなっているのがわかる。
図８は、図７の試料中、ＳＲＡＭを構成するトランスファトランジスタのしきい値電圧とオン電流との関係を調べた結果を示す。
図８を参照するに、基板上にフラッシュメモリ素子を形成した場合、形成しなかった場合に比べてオン電流が１０％以上低下しており、図３Ｅに示した実効的な素子領域２０Ｃの幅の減少によるドレイン電流の減少が生じていることがわかる。このようなドレイン電流の減少がＳＲＡＭのトランスファトランジスタに生じると、電源電圧のわずかな変動でＳＲＡＭの読み書き動作ができなくなるなど、深刻な問題が生じる。
このような問題を解決するには、ＳＲＡＭの素子面積を増大させてやればよいが、ＳＲＡＭの素子面積を増大させるとチップ面積が増加して半導体装置の製造費用が増加するほか、ＳＲＡＭの再設計（ｍａｃｒｏの再設計）が必要になり、開発費用が増大し、また開発工数が増大してしまう問題が生じる。

［第１の実施形態］
図９は、本発明の第１実施例によるＳＲＡＭ４０のレイアウトを、図１０は、図９のメモリセルアレイ中の１メモリセルのレイアウトを示す平面図である。
図９，１０を参照するに、ＳＲＡＭ４０は図１のＳＲＡＭ１０と同じ等価回路を有し、
ｐチャネルＭＯＳトランジスタよりなる第１のロードトランジスタＬＴ１とｎチャネルＭＯＳトランジスタよりなる第１のドライバトランジスタＤＴ１を直列接続した第１のＣＭＯＳインバータＩ１と、ｐチャネルＭＯＳトランスデューサよりなる第２のロードトランジスタＬＴ２とｎチャネルＭＯＳトランジスタよりなる第２のドライバトランジスタＬＤ２を直列接続した第２のＣＭＯＳインバータＩ２とよりなるフリップフロップ回路ＦＦを含み、前記第１のロードトランジスタＬＴ１と第１のドライバトランジスタＤＴ１を接続する接続ノードは、ｎチャネルＭＯＳトランジスタよりなりワードラインＷＬにより制御される第１のトランスファトランジスタＴＦ１および第１のビットコンタクトＢＣ１を介して第１のビットラインＢＬに接続される。同様に、前記第２のロードトランジスタＬＴ２と第１のドライバトランジスタＤＴ２を接続する接続ノードＮ２は、ｎチャネルＭＯＳトランジスタよりなりワードラインＷＬにより制御される第２のトランスファトランジスタＴＦ２および第２のビットコンタクトＢＣ２を介して第１のビットライン／ＢＬに接続される。
かかる構成のＳＲＡＭでは先にも述べたように、特にドライバトランジスタＤＴ１，ＤＴ２を駆動するロードトランジスタＬＴ１，ＬＴ２の電流駆動能力が、ＳＲＡＭの高速動作において非常に重要である。
図９を参照するに、シリコン基板表面には素子領域４０Ａと素子領域４０Ｂとが、ＳＴＩ型の素子分離構造４０Ｉにより囲まれて行列状に形成されており、図１０に示すように前記素子領域４０Ａの一部と前記素子領域４０Ａの一部とにより、前記図１に示す回路構成を有するメモリセルが形成されている。
図１０を参照するに、前記トランスファトランジスタＴＦ１およびＴＦ２はゲート電極Ｇ１を共有し、また前記ロードトランジスタＬＴ１とドライバトランジスタＤＴ１とは、ゲート電極Ｇ２を共有している。さらに前記ロードトランジスタＬＴ２とドライバトランジスタＤＴ２とはゲート電極Ｇ３を共有している。
さらに図１のノードＮ１は、前記トランスファトランジスタＴＦ１とドライバトランジスタＤＴ１に共有される拡散領域により与えられ、前記ロードトランジスタＬＴ１の対応する拡散領域Ｎ１‘と、図示を省略した配線パターンにより接続される。同様に図１のノードＮ２は、前記トランスファトランジスタＴＦ２とドライバトランジスタＤＴ２に共有される拡散領域により与えられ、前記ロードトランジスタＬＴ２の対応する拡散領域Ｎ１‘と、図示を省略した配線パターンにより接続される。
さらに前記ゲート電極Ｇ２は前記ノードＮ２に、図示を省略した配線パターンにより接続され、同様に前記ゲート電極Ｇ３は前記ノードＮ１に、図示を省略した配線パターンにより接続される。
本実施例では、前記トランスファトランジスタＴＦ１，ＴＦ２は、隣接するそれぞれの素子領域４０Ｂ１,４０Ｂ２のうち、ＳＴＩ構造４０Ｉを隔てて互いに平行に延在する部分４０ｂに形成されており、前記素子領域４０Ｂのうち、前記トランスファトランジスタＴＦ１，ＴＦ２の形成部分４０ｂでは、前記トランジスタＴＦ１，ＴＦ２のゲート幅が増加するように前記素子領域４０Ｂの幅Ｗを増大させている。
これにより、同一の基板上にフラッシュメモリなどの高電圧を使う不揮発性メモリなどが形成される場合、先に図５（Ｃ）で説明したような熱酸化処理により、素子領域の角部を丸くするプロセスが行われても、これに起因するトランスファトランジスタのゲート幅の減少、およびこれに伴うオン電流の減少が、効果的に補償される。
その際、前記前記素子領域４０Ｂ１，４０Ｂ２の素子領域部分４０ｂにおける素子領域の拡張は、互いの素子領域４０Ｂ１，４０Ｂ２に対して相反する方向になされており、その結果、素子領域４０Ｂ１，４０Ｂ２の間に設計ルールで決まる所定の幅で形成されているＳＴＩ構造４０Ｉの幅が狭められることはない。すなわち、前記平行する素子領域４０Ｂ１，４０Ｂ２は、互いに対向する直線状の縁部により画成されている。
また前記素子領域４０Ｂ１，４０Ｂ２における前記素子領域の拡張が互いに相反する方向になされる結果、前記素子領域４０Ｂ１に形成されるビット線コンタクトＢＣ１は、前記阻止領域４０Ｂ１中において相対的に前記素子領域４０Ｂ２の側にオフセットし、また前記素子領域４０Ｂ２に形成されるビット線コンタクトＢＣ２は、前記素子領域４０Ｂ２中において相対的に前記素子領域４０Ｂ１の側にオフセットする。前記ビット線コンタクトＢＣ１，ＢＣ２は、所定の設計ルールに従って所定のピッチで形成されるため、図１０に示すような素子領域の拡張を行っても、これに合わせて位置が変位することはない。
図１０のレイアウトでは、前記素子領域４０Ｂ１，４０Ｂ２のうち、前記コンタクトＮ１，Ｎ２が形成される部分から先では、素子領域幅Ｗの拡張はなされない。これにより、前記素子領域４０Ｂ１，４０Ｂ２のうち、前記コンタクトＮ１，Ｎ２の先に延在するＵ字型屈曲部に形成されるドライバトランジスタＤＴ１，ＤＴ２の特性ばらつきが回避される。
より具体的に説明すると、前記拡張部を前記コンタクトＮ１，Ｎ２の近傍まで延長した場合には、前記Ｕ字型部に露光時の近接効果により、丸みを有する箇所が前記Ｕ字型部にも生じてしまい、前記ドライバトランジスタＤＴ１，ＤＴ２のゲート電極が、かかる丸みを有する箇所を横切ってしまう。このような構造ではゲート電極の位置がわずかにずれただけでも、ドライバトランジスタＤＴ１，ＤＴ２のゲート幅が大きく変化してしまい、所望のＳＲＡＭ動作を実現するのが困難になる。図１０のレイアウトは、このような問題を回避している。

［第２実施例］
図１１（Ａ）は、図９，１０のＳＲＡＭと同時に同一のシリコン基板上に集積される、図１１（Ｂ）に示す等価回路を有するＮＯＲ型フラッシュメモリ６０のレイアウトを示す図である。
図１１（Ａ）を参照するに、ＳＲＡＭ４０が形成された同じシリコン基板上には前記フラッシュメモリ６０の活性領域６１が互いに平行に形成されており、前記シリコン基板上には前記活性領域６１を横切るように、図１１（Ａ）には図示しないトンネル絶縁膜６２を介してフローティングゲートパターン６３が延在している。さらに前記フローティングゲートパターン６３上には、図１１（Ａ）には図示されないＯＮＯ容量結合膜６４を介してワード線を構成する制御電極パターン６５が、前記活性領域６１を横切るように延在している。
さらに前記活性領域６１中には前記制御電極パターン６５の両側にビット線６８およびソース線６７が形成されている。
以下、図１１（Ａ）のＮＯＲ型フラッシュメモリ６０と図１０のＳＲＡＭ４０を同一半導体基板上に有する半導体集積回路装置の製造工程を、前記ＮＯＲ型フラッシュメモリ６０については図１１中、Ａ−Ａ‘断面およびＢ−Ｂ’断面について、また図１０のＳＲＡＭ４０については図１０中、Ｃ−Ｃ‘断面およびＤ−Ｄ’断面について、図１２（Ａ）〜（Ｄ），図１３（Ａ）〜（Ｄ），図１４（Ａ）〜（Ｄ），図１５（Ａ）〜（Ｄ），図１６（Ａ）〜（Ｄ）および図１７（Ａ）〜（Ｄ）を参照しながら説明する。ただし図１２（Ａ）〜図１７（Ａ）は前記フラッシュメモリ６０のＡ−Ａ‘断面を、図１２（Ｂ）〜図１７（Ｂ）は前記フラッシュメモリ６０のＢ−Ｂ’断面を、図１２（Ｃ）〜図１７（Ｃ）は前記ＳＲＡＭ４０のＣ−Ｃ‘断面を、図１２（Ｄ）〜図１７（Ｄ）は前記ＳＲＡＭ４０のＤ−Ｄ’断面を示す。
最初に図１２（Ａ）〜（Ｄ）を参照するに、シリコン基板４０Ｓ上には図１２（Ｂ）〜（Ｄ）に示すように、すでに前記ＳＴＩ素子分離領域４０Ｉが形成されており、また前記シリコン基板４０Ｓの表面には、それぞれの素子領域に対応してウェル、チャネルストップ拡散領域、チャネルドーズ拡散領域など（図示せず）が形成されている。このような素子領域の形成に伴い、前記ＳＲＡＭ４０の素子領域４０Ｂ１，４０Ｂ２、およびフラッシュメモリの素子領域６１には、先に図５（Ｂ）で説明した熱酸化処理が施されており、それぞれの素子領域の角部が丸められている。
さらに図１２（Ａ）〜（Ｄ）の工程では前記シリコン基板４０Ｓ上、前記各々の素子領域に厚さが１０ｎｍの熱酸化膜が、フラッシュメモリ６０のトンネル絶縁膜６２として形成されており、前記トンネル絶縁膜６２上にはＰ（リン）でｎ+型にドープした厚さが８０〜１２０ｎｍのアモルファスシリコン膜が、前記フローティングゲートパターン６３に対応して、低圧ＣＶＤ法により形成されている。図１２（Ａ）〜（Ｄ）の工程では、前記アモルファスシリコン膜６３は、図１２（Ｂ）のＢ−Ｂ‘断面に示すように、フラッシュメモリ６０の素子領域６１に対応して帯状にパターニングされており、さらに前記アモルファスシリコン膜６３の表面はＯＮＯ膜６４により覆われている。
次に図１３（Ａ）〜（Ｄ）の工程において前記トンネル絶縁膜６２、アモルファスシリコン膜６３およびＯＮＯ膜６４は前記ＳＲＡＭ４０の形成領域から除去され、図１４（Ａ）〜（Ｄ）の工程において図１３（Ａ）〜（Ｄ）の構造に対して熱酸化処理を行い、前記露出された素子領域４０Ｂ１，４０Ｂ２の表面に厚さが約２ｎｍの熱酸化膜４０ｇｉを、前記トランスファトランジスタＴＦ１，ＴＦ２、および前記ＳＲＡＭ４０を構成するその他のＭＯＳトランジスタのゲート絶縁膜として形成する。図１４（Ａ）〜（Ｄ）の工程においては、さらに前記シリコン基板上に厚さが約２００ｎｍのポリシリコン膜６５が、前記フラッシュメモリ４０の制御電極パターンとして、また前記ＳＲＡＭ４０を構成する各トランジスタのゲート電極として形成されている。
さらに図１５（Ａ）〜（Ｄ）の工程において、前記フラッシュメモリ６０の形成領域においては前記ポリシリコン膜６５、およびその下のＯＮＯ膜６４およびアモルファスシリコン膜６３、さらにその下のトンネル絶縁膜６２がパターニングされ、前記パターニングされたアモルファスシリコン膜６３によりフローティングゲート電極パターンが、また前記パターニングされたポリシリコン膜６５によりフラッシュメモリ６０の制御電極パターンが形成される。前記フローティングゲート電極パターン６３、ＯＮＯ膜６４および制御電極パターン６５は、フラッシュメモリ６０の積層ゲート構造６０ＳＧを形成する。
同時に、前記ＳＲＡＭ４０の形成領域においては、前記ポリシリコン膜６５およびその下の熱酸化膜４０ｇｉがパターニングされ、前記ＳＲＡＭ４０を構成するＭＯＳトランジスタのゲート電極パターンおよびゲート絶縁膜パターンが形成される。図１５（Ｃ）の断面では、前記ポリシリコンパターニングは前記ゲート電極Ｇ１を構成している。
さらに図１５（Ａ）〜（Ｄ）の工程では、このようにして形成された前記ポリシリコンパターン６５をマスクにｎ型不純物元素のイオン注入を行い、前記フラッシュメモリ６０の形成領域においては、前記積層ゲート構造６０ＳＧの両側に、ｎ型拡散領域６１ＬＤを、前記フラッシュメモリ６０のＬＤＤ領域として形成する。またかかるイオン注入の結果、前記ＳＲＡＭ４０の素子領域４０Ｂ１，４０Ｂ２中において前記ゲート電極パターンＧ１の両側に、図１５（Ｄ）に示すようにＭＯＳトランジスタのソース・ドレインエクステンション領域となる拡散領域４０ｅｘが形成される。
さらに図１６（Ａ）〜（Ｄ）の工程において、前記積層ゲート構造６０ＳＧの両側壁面上に側壁絶縁膜６０ＳＷを、また図示はしないが前記ゲート電極Ｇ１の両側壁面上に同様な側壁絶縁膜を形成し、前記側壁絶縁膜をマスクに前記シリコン基板４０Ｓ中に不純物元素をイオン注入することにより、前記フラッシュメモリ６０において前記ＬＤＤ領域６１ＬＤの外側に、フラッシュメモリ６０のソース・ドレイン領域となる拡散領域６１Ｓ、６１Ｄを、前記ＬＤＤ領域６１ＬＤに部分的に重なるように形成し、また前記ＳＲＡＭ４０の形成領域において、前記素子領域４０Ｂ１，４０Ｂ２中、前記ソース・ドレインエクステンション拡散領域４０ｅｘの外側に、前記拡散領域４０ｅｘに部分的に重なるように、前記ＳＲＡＭ４０を構成するＭＯＳトランジスタ、例えばトランスファトランジスタＴＦ１，ＴＦ２のソース・ドレイン拡散領域４０ＳＤを形成する。
さらに図１６（Ａ）〜（Ｄ）の工程では、前記フラッシュメモリ６０の積層ゲート構造６０ＳＧ上、および前記ソース・ドレイン領域６１Ｓ，６１Ｄ上にコバルトシリサイド層６０silがサリサイド工程により形成される。また同時に、前記ＳＲＡＭ４０においても、前記ゲート電極Ｇ１およびソース・ドレイン領域４０ＳＤ上にコバルトシリサイド層４０silがサリサイド工程により形成される。
次に図１７（Ａ）〜（Ｄ）の工程では、図１６（Ａ）〜（Ｄ）の構造が、厚さが約５０ｎｍのＳｉＮ保護膜６０ＳＮにより覆われ、さらにその上にシリコン酸化膜よりなる層間絶縁膜６０ＩＬが、高密度プラズマＣＶＤ法により形成される。
さらに前記層間絶縁膜６０ＩＬ中、前記素子領域６１に対応して、前記拡散領域６１Ｓ，６１Ｄにコンタクトするように、Ｗ（タングステン）よりなるコンタクトプラグ６０Ｗを形成し、前記層間絶縁膜６０ＩＬ上に所定の設計ルールで形成されたＡＬ配線パターン６０ＡＬとコンタクトさせる。
同様に、前記層間絶縁膜６０ＩＬ中、前記素子領域４０Ｂ１，４０Ｂ２に対応して、前記ソース・ドレイン拡散領域４０ＳＤにコンタクトするように、Ｗよりなるコンタクトプラグ４０Ｗを形成し、前記層間絶縁膜６０ＩＬ上に所定の設計ルールで形成されたＡＬ配線パターン４０ＡＬとコンタクトさせる。
本発明によれば、フラッシュメモリなど、高電圧で動作する素子を集積化されたＳＲＡＭにおいて、前記高電圧素子の高電圧動作のため半導体基板上の素子領域の角部を熱酸化により丸める処理を行った場合、ＳＲＡＭの特にトランスファトランジスタの素子領域において生じるゲート幅の減少に起因するオン電流の減少の問題が、トランジスタのセルサイズを変更することなく解消する。このため、本発明によれば、基板上に論理素子とＳＲＡＭが集積化されている半導体装置でも、また基板上に論理素子とＳＲＡＭに加えて、フラッシュメモリなどの不揮発性メモリ素子が集積化されている半導体装置でも、ＳＲＡＭに対しては同じセルサイズを使うことが可能で、半導体装置の設計および製造が容易になる。
なお、本実施例において、前記フラッシュメモリは図１１に示したＮＯＲ型のものに限定されるものではなく、例えばＮＡＮＤ型のものであってもよい。
（付記１）
第１のノードで互いに直列接続された第１のｎチャネルＭＯＳトランジスタおよび第１のｐチャネルＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
第２のノードで互いに直列接続された第２のｎチャネルＭＯＳトランジスタおよび第２のｐチャネルＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、
第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタとよりなる半導体記憶装置であって、
前記第１のトランスファトランジスタと前記第２のトランスファトランジスタとは、それぞれ半導体基板上を素子分離領域により画成されて互いに平行に延在する第１および第２の素子領域中に形成されており、
前記第１のトランスファトランジスタは、前記第１のビット線と前記第１の素子領域上の第１のビットコンタクト領域においてコンタクトし、
前記第２のトランスファトランジスタは、前記第２のビット線と前記第２の素子領域上の第２のビットコンタクト領域においてコンタクトし、
前記第１のビットコンタクト領域は、前記第１の素子領域中、その中心から前記第２の素子領域に寄った位置に形成されており、
前記第２のビットコンタクト領域は、前記第２の素子領域中、その中心から前記第１の素子領域に寄った位置に形成されていることを特徴とする半導体記憶装置。
（付記２）
前記半導体基板上に、さらに不揮発性メモリを有することを特徴とする付記１記載の半導体記憶装置。
（付記３）
第１のノードで互いに直列接続された第１のｎチャネルＭＯＳトランジスタおよび第１のｐチャネルＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
第２のノードで互いに直列接続された第２のｎチャネルＭＯＳトランジスタおよび第２のｐチャネルＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、
第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタとよりなる半導体記憶装置であって、
前記第１のトランスファトランジスタと前記第２のトランスファトランジスタとは、それぞれ半導体基板上を素子分離領域により画成されて互いに平行に延在する第１および第２の素子領域中に形成されており、
前記第１のトランスファトランジスタは、前記第１のビット線と前記第１の素子領域上の第１のビットコンタクト領域においてコンタクトし、
前記第２のトランスファトランジスタは、前記第２のビット線と前記第２の素子領域上の第２のビットコンタクト領域においてコンタクトし、
前記第１のビットコンタクト領域は、前記第１の素子領域中、その中心から前記第２の素子領域に寄った位置に形成されており、
前記第２のビットコンタクト領域は、前記第２の素子領域中、その中心から前記第１の素子領域に寄った位置に形成されており、
前記第１のトランスファトランジスタは、前記第１のビットコンタクト領域を前記第１の素子領域上、前記第１のゲート電極に対して一方の側に有し、前記第１のノードを形成する第１のコンタクト領域を前記第１の素子領域上、前記第１のゲート電極に対して他方の側に有し、
前記第２のトランスファトランジスタは、前記第２のビットコンタクト領域を前記第２の素子領域上、前記第２のゲート電極に対して一方の側に有し、前記第２のノードを形成する第２のコンタクト領域を前記第２の素子領域上、前記第２のゲート電極に対して他方の側に有し、
前記第１の素子領域は、前記第１のビットコンタクト領域が形成されている部分において、前記第１のコンタクト領域が形成されている部分の幅よりも大きな第１の幅を有し、
前記第２の素子領域は、前記第２のビットコンタクト領域が形成されている部分において、前記第２のコンタクト領域が形成されている部分の幅よりも大きな第２の幅を有することを特徴とする半導体記憶装置。
（付記４）
前記第１のゲート電極と前記第２のゲート電極とは、前記第１および第２の素子領域を横断する単一の導体パターンよりなり、
前記第１および第２のビットコンタクトは、前記導体パターンの第１の側に形成され、
前記第１および第２のコンタクトは、前記導体パターンの第２の側に形成されることを特徴とする付記３記載の半導体記憶装置。
（付記５）
前記第１のトランスファトランジスタは、前記第１の幅に等しいチャネル幅を有し、前記第２のトランスファトランジスタは、前記第２の幅に等しいチャネル幅を有することを特徴とする付記３または４記載の半導体記憶装置。
（付記６）
前記第１および第２の素子領域は、互いに対向する直線状の縁部を有することを特徴とする付記１〜５のうち、いずれか一項記載の半導体記憶装置。
（付記７）
前記第１の素子領域のうち、前記第１のコンタクト領域の先の部分が前記第２の素子領域から遠ざかる方向に屈曲されて第１の屈曲部を形成し、
前記第２の素子領域にうち、前記第２のコンタクト領域の先の部分が前記第１の素子領域から遠ざかる方向に屈曲されて第２の屈曲部を形成し、
前記第１のｎチャネルＭＯＳトランジスタおよび前記第１のｐチャネルＭＯＳトランジスタの一方が前記第１の屈曲部に形成され、
前記第２のｎチャネルＭＯＳトランジスタおよび前記第２のｐチャネルＭＯＳトランジスタの一方が前記第２の屈曲部に形成されることを特徴とする付記３記載の半導体記憶装置。
（付記８）
基板上に不揮発性メモリ素子と論理演算素子とスタティックランダムアクセスメモリ素子とを集積化した第１の半導体装置と、別の基板上に論理演算素子とスタティックランダムアクセスメモリ素子とを集積化した第２の半導体装置とよりなる半導体装置群において、
前記第１の半導体装置において前記スタティックランダムアクセスメモリ素子を構成する第１のトランスファトランスファトランジスタは、前記第２の半導体装置において前記スタティックランダムアクセスメモリを構成する第２のトランスファトランジスタよりも大きなチャネル幅を有し、
前記第１および第２のトランスファトランジスタは、それぞれのチャネル幅方向に同一のビット線ピッチを有することを特徴とする半導体装置群。
（付記９）
前記第１の半導体装置において前記スタティックランダムアクセスメモリ素子を構成するトランジスタと、前記第２の半導体装置において前記スタティックランダムアクセスメモリ素子を構成するトランジスタとは、前記第１および第２のトランスファトランジスタを除き、それぞれのチャネル方向に、同一のチャネル幅を有することを特徴とする付記８記載の半導体装置群。
（付記１０）
前記第１の半導体装置中のスタティックランダムアクセスメモリと前記第２の半導体装置中のスタティックランダムアクセスメモリとは、同一のコンタクト配置を有することを特徴とする付記８または９記載の半導体装置群。
（付記１１）
前記第１のトランスファトランジスタは、片側が直線で画成された素子領域を有し、前記素子領域は、前記大きなチャネル幅に対応した第１の幅を有する部分と、前記第１の幅よりも小さな第２の幅を有する部分とより構成されることを特徴とする付記８〜１０のうち、いずれか一項記載の半導体装置群。
従来のＳＲＡＭの構成を示す回路図である。 （Ａ），（Ｂ）は、図１のＳＲＡＭに対応するレイアウトを示す。 ＳＴＩ型の素子分離構造を説明する図である。 （Ａ），（Ｂ）は、フラッシュメモリにおけるＳＴＩ型素子分離構造および素子構造の形成工程を説明する図（その１）である。 （Ｃ），（Ｄ）は、フラッシュメモリにおけるＳＴＩ型素子分離構造および素子構造の形成工程を説明する図（その２）である。 （Ｅ）は、フラッシュメモリにおけるＳＴＩ型素子分離構造および素子構造の形成工程を説明する図（その３）である。 フラッシュメモリとともに集積化されたＳＲＡＭの動作マージンを、フラッシュメモリと積層されていないＳＲＡＭのものと比較して示す図である。 フラッシュメモリと共に集積化されたＳＲＡＭを構成するトランジスタのオン電流を、フラッシュメモリと集積化されないＳＲＡＭのものと比較して示す図である。 本発明の第１の実施形態によるＳＲＡＭのレイアウトを示す図である。 図９のレイアウトの一部を示す図である。 （Ａ），（Ｂ）は、本発明の第２実施例でＳＲＡＭとともに集積化されるフラッシュメモリのレイアウトおよび等価回路を示す図である。 本発明の第２の実施形態による、図１０のＳＲＡＭおよび図１１（Ａ），（Ｂ）のフラッシュメモリを積層した半導体装置の製造工程を示す図（その１）である。 本発明の第２の実施形態による、図１０のＳＲＡＭおよび図１１（Ａ），（Ｂ）のフラッシュメモリを積層した半導体装置の製造工程を示す図（その２）である。 本発明の第２の実施形態による、図１０のＳＲＡＭおよび図１１（Ａ），（Ｂ）のフラッシュメモリを積層した半導体装置の製造工程を示す図（その３）である。 本発明の第２の実施形態による、図１０のＳＲＡＭおよび図１１（Ａ），（Ｂ）のフラッシュメモリを積層した半導体装置の製造工程を示す図（その４）である。 本発明の第２の実施形態による、図１０のＳＲＡＭおよび図１１（Ａ），（Ｂ）のフラッシュメモリを積層した半導体装置の製造工程を示す図（その５）である。 本発明の第２の実施形態による、図１０のＳＲＡＭおよび図１１（Ａ），（Ｂ）のフラッシュメモリを積層した半導体装置の製造工程を示す図（その６）である。
符号の説明
１０，４０ ＳＲＡＭ
１０Ａ，１０Ｂ，２０Ｂ，４０Ａ，４０Ｂ、４０Ｂ１，４０Ｂ２ 素子領域
１０Ｉ，２０Ａ，４０Ｉ 素子分離領域
２０，４０Ｓ シリコン基板
２０Ｃ 実効素子領域
２０ａ 熱酸化膜
２０ｂ 埋め込み絶縁膜
２０ｌｄ ＬＤＤ領域
２０Ｓ，２０Ｄ ソース・ドレイン拡散領域
２１ 活性素子
２２，４０gsi ゲート絶縁膜
２３ ゲート電極
４０ex ソース・ドレインエクステンション領域
４０ＳＤ ソース・ドレイン領域
４０sil，６０sil シリサイド膜
４０Ｗ．６０Ｗ コンタクトプラグ
４０ＡＬ，６０ＡＬ 配線パターン
６０ フラッシュメモリ
６０ＳＧ 積層ゲート構造
６０ＳＷ 側壁絶縁膜
６１ フラッシュメモリ素子領域
６１ＬＤ ＬＤＤ領域
６１Ｓ，６１Ｄ ソース・ドレイン拡散領域
６０ＳＮ ＳｉＮ膜
６０ＩＬ 層間絶縁膜
６２ トンネル絶縁膜
６３ フローティングゲート電極
６４ ＯＮＯ容量結合膜
６５ 制御電極
ＴＦ，ＴＦ２ トランスファトランジスタ
ＬＴ１，ＬＴ２ ロードトランジスタ
ＤＴ１，ＤＴ２ ドライバトランジスタ
Ｎ１，Ｎ２、Ｎ１‘，Ｎ２’ ノード
Ｇ１，Ｇ２，Ｇ３ ゲート電極パターン

Claims (7)

  1. 第１のノードで互いに直列接続された第１のｎチャネルＭＯＳトランジスタおよび第１のｐチャネルＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
    第２のノードで互いに直列接続された第２のｎチャネルＭＯＳトランジスタおよび第２のｐチャネルＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、
    第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
    第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタとよりなる半導体記憶装置であって、
    前記第１のトランスファトランジスタと前記第２のトランスファトランジスタとは、それぞれ半導体基板上を素子分離領域により画成されて互いに平行に延在する第１および第２の素子領域中に形成されており、
    前記第１のトランスファトランジスタは、前記第１のビット線と前記第１の素子領域上の第１のビットコンタクト領域においてコンタクトし、
    前記第２のトランスファトランジスタは、前記第２のビット線と前記第２の素子領域上の第２のビットコンタクト領域においてコンタクトし、
    前記第１のビットコンタクト領域は、前記第１の素子領域中、その中心から前記第２の素子領域に寄った位置に形成されており、
    前記第２のビットコンタクト領域は、前記第２の素子領域中、その中心から前記第１の素子領域に寄った位置に形成されていることを特徴とする半導体記憶装置。
  2. 前記半導体基板上に、さらに不揮発性メモリを有することを特徴とする請求項１記載の半導体記憶装置。
  3. 第１のノードで互いに直列接続された第１のｎチャネルＭＯＳトランジスタおよび第１のｐチャネルＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
    第２のノードで互いに直列接続された第２のｎチャネルＭＯＳトランジスタおよび第２のｐチャネルＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、
    第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
    第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタとよりなる半導体記憶装置であって、
    前記第１のトランスファトランジスタと前記第２のトランスファトランジスタとは、それぞれ半導体基板上を素子分離領域により画成されて互いに平行に延在する第１および第２の素子領域中に形成されており、
    前記第１のトランスファトランジスタは、前記第１のビット線と前記第１の素子領域上の第１のビットコンタクト領域においてコンタクトし、
    前記第２のトランスファトランジスタは、前記第２のビット線と前記第２の素子領域上の第２のビットコンタクト領域においてコンタクトし、
    前記第１のビットコンタクト領域は、前記第１の素子領域中、その中心から前記第２の素子領域に寄った位置に形成されており、
    前記第２のビットコンタクト領域は、前記第２の素子領域中、その中心から前記第１の素子領域に寄った位置に形成されており、
    前記第１のトランスファトランジスタは、前記第１のビットコンタクト領域を前記第１の素子領域上、前記第１のゲート電極に対して一方の側に有し、前記第１のノードを形成する第１のコンタクト領域を前記第１の素子領域上、前記第１のゲート電極に対して他方の側に有し、
    前記第２のトランスファトランジスタは、前記第２のビットコンタクト領域を前記第２の素子領域上、前記第２のゲート電極に対して一方の側に有し、前記第２のノードを形成する第２のコンタクト領域を前記第２の素子領域上、前記第２のゲート電極に対して他方の側に有し、
    前記第１の素子領域は、前記第１のビットコンタクト領域が形成されている部分において、前記第１のコンタクト領域が形成されている部分の幅よりも大きな第１の幅を有し、
    前記第２の素子領域は、前記第２のビットコンタクト領域が形成されている部分において、前記第２のコンタクト領域が形成されている部分の幅よりも大きな第２の幅を有することを特徴とする半導体記憶装置。
  4. 前記第１のゲート電極と前記第２のゲート電極とは、前記第１および第２の素子領域を横断する単一の導体パターンよりなり、
    前記第１および第２のビットコンタクトは、前記導体パターンの第１の側に形成され、
    前記第１および第２のコンタクトは、前記導体パターンの第２の側に形成されることを特徴とする請求項３記載の半導体記憶装置。
  5. 前記第１のトランスファトランジスタは、前記第１の幅に等しいチャネル幅を有し、前記第２のトランスファトランジスタは、前記第２の幅に等しいチャネル幅を有することを特徴とする請求項３または４記載の半導体記憶装置。
  6. 前記第１および第２の素子領域は、互いに対向する直線状の縁部を有することを特徴とする請求項１〜５のうち、いずれか一項記載の半導体記憶装置。
  7. 基板上に不揮発性メモリ素子と論理演算素子とスタティックランダムアクセスメモリ素子とを集積化した第１の半導体装置と、別の基板上に論理演算素子とスタティックランダムアクセスメモリ素子とを集積化した第２の半導体装置とよりなる半導体装置群において、
    前記第１の半導体装置において前記スタティックランダムアクセスメモリ素子を構成する第１のトランスファトランスファトランジスタは、前記第２の半導体装置において前記スタティックランダムアクセスメモリを構成する第２のトランスファトランジスタよりも大きなチャネル幅を有し、
    前記第１および第２のトランスファトランジスタは、それぞれのチャネル幅方向に同一のビット線ピッチを有することを特徴とする半導体装置群。
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