JP2008159614A - 不揮発性半導体メモリ - Google Patents
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Abstract
【課題】フルシリサイド化による周辺トランジスタの閾値変動を防止する。
【解決手段】メモリセルMCは、フローティングゲート電極15aと、フローティングゲート電極15a上に配置される第1ゲート間絶縁膜16aと、第1ゲート間絶縁膜16a上に配置されるコントロールゲート電極17aとを有する。FET Trは、下側ゲート電極15bと、下側ゲート電極15b上に配置され、開口部を有する第2ゲート間絶縁膜16bと、少なくとも開口部に形成され、金属原子の拡散をブロックする機能を有するブロック膜20と、第2ゲート間絶縁膜16b上に配置され、ブロック膜20を介して下側ゲート電極15bに電気的に接続される上側ゲート電極17bとを有する。コントロールゲート電極17a及び上側ゲート電極17bは、フルシリサイド構造を有する。
【選択図】図1
【解決手段】メモリセルMCは、フローティングゲート電極15aと、フローティングゲート電極15a上に配置される第1ゲート間絶縁膜16aと、第1ゲート間絶縁膜16a上に配置されるコントロールゲート電極17aとを有する。FET Trは、下側ゲート電極15bと、下側ゲート電極15b上に配置され、開口部を有する第2ゲート間絶縁膜16bと、少なくとも開口部に形成され、金属原子の拡散をブロックする機能を有するブロック膜20と、第2ゲート間絶縁膜16b上に配置され、ブロック膜20を介して下側ゲート電極15bに電気的に接続される上側ゲート電極17bとを有する。コントロールゲート電極17a及び上側ゲート電極17bは、フルシリサイド構造を有する。
【選択図】図1
Description
本発明は、コントロールゲート電極の全体がシリサイド化されるフルシリサイド(FUSI: Full Silicide)構造の不揮発性半導体メモリに関する。
スタックゲート構造のメモリセルを有する不揮発性半導体メモリ、例えば、NAND型フラッシュメモリにおいては、メモリセルがシュリンクされ、そのゲート長が50nm以下になると、互いに隣接する2つのメモリセルのフローティングゲート電極同士が干渉し、様々な問題を発生させる。
例えば、コントロールゲート電極(ワード線)がフローティングゲート電極の側面を覆うセル構造の場合、メモリセルの微細化により、コントロールゲート電極の一部分、即ち、フローティングゲート電極の間の部分が空乏化すると、その部分がゲート電極として機能しなくなり、カップリング比が低下する。
また、互いに隣接する2つのコントロールゲート電極(ワード線)の間に発生する寄生容量が大きくなるため、信号速度が遅くなり、書き込み/読み出し時間の増大の原因となる。
このような問題を解決するために、コントロールゲート電極の全体をシリサイド化するフルシリサイド構造が提案されている。
フルシリサイド構造のメモリセルによれば、コントロールゲート電極の一部が空乏化することはなく、また、シリサイド自体が低抵抗であるため、信号遅延も緩和される。
しかし、フルシリサイド構造にも問題がある。それは、この構造を採用する場合、メモリセルと同時に形成されるFET(Field Effect Transistor)の特性のばらつきが大きくなる、という点にある。
具体的には、メモリセルと同時に形成されるFET(セルアレイ内の選択トランジスタ、周辺回路を構成するトランジスタなど)は、メモリセルと同様に、スタックゲート構造を有する。但し、2つのゲート電極は、ゲート間絶縁膜、例えば、IPD(Inter-Polisilicon Dielectric)に設けられた開口部を介して互いに電気的に接続される。
この場合、コントロールゲート電極のシリサイド化と同時に、FETの上側ゲート電極の全体をシリサイド化すると、ゲート間絶縁膜に設けられた開口部を経由して、下側ゲート電極に金属原子が拡散し、下側ゲート電極の一部もシリサイド化される。
そして、下側ゲート電極のシリサイド化がゲート絶縁膜に隣接するエリアまで進行すると、シリサイドがゲート絶縁膜に接触する部分と導電性ポリシリコンがゲート絶縁膜に隣接する部分とが混在する構造になる。
シリサイドのシリコン基板に対するフラットバンド電圧は、導電性ポリシリコンのそれとは異なるため、下側ゲート電極のシリサイド化の進行具合によってFETの閾値が変動する、という問題が生じる。
特開2003−60092号公報
本発明の例では、コントロールゲート電極をフルシリサイド化したときに、メモリセル以外のFETの下側ゲート電極がシリサイド化されない技術を提案する。
本発明の例に係る不揮発性半導体メモリは、メモリセルとFETとを備え、メモリセルは、フローティングゲート電極と、フローティングゲート電極上に配置される第1ゲート間絶縁膜と、第1ゲート間絶縁膜上に配置されるコントロールゲート電極とを有し、FETは、下側ゲート電極と、下側ゲート電極上に配置され、開口部を有する第2ゲート間絶縁膜と、少なくとも開口部に形成され、金属原子の拡散をブロックする機能を有するブロック膜と、第2ゲート間絶縁膜上に配置され、ブロック膜を介して下側ゲート電極に電気的に接続される上側ゲート電極とを有する。そして、コントロールゲート電極及び上側ゲート電極は、その全体がシリサイド化されるフルシリサイド構造を有し、下側ゲート電極は、シリサイド化されていない。
本発明の例に係る不揮発性半導体メモリの製造方法は、第1導電膜を形成する工程と、第1導電膜上に絶縁膜を形成する工程と、絶縁膜上に第2導電膜を形成する工程と、第2導電膜及び絶縁膜に第1導電膜に達する開口部を形成する工程と、少なくとも開口部に金属原子の拡散をブロックする機能を有するブロック膜を形成する工程と、ブロック膜上に第3導電膜を形成する工程と、第3導電膜及び第2導電膜をエッチバックする工程と、第2導電膜、絶縁膜及び第1導電膜をパターニングし、第1導電膜から構成されるフローティングゲート電極、フローティングゲート電極上の絶縁膜から構成される第1ゲート間絶縁膜及び第1ゲート間絶縁膜上の第2導電膜から構成されるコントロールゲート電極を形成すると同時に、第1導電膜から構成される下側ゲート電極、開口部を含む下側ゲート電極上の絶縁膜から構成される第2ゲート間絶縁膜及び第2ゲート間絶縁膜上の第2及び第3導電膜から構成される上側ゲート電極を形成する工程と、コントロールゲート電極の全体及び上側ゲート電極の全体をシリサイド化する工程とを備える。
本発明の例に係る不揮発性半導体メモリの製造方法は、第1導電膜を形成する工程と、第1導電膜上に絶縁膜を形成する工程と、絶縁膜上に第2導電膜を形成する工程と、第2導電膜、絶縁膜及び第1導電膜をパターニングし、第1導電膜から構成されるフローティングゲート電極、フローティングゲート電極上の絶縁膜から構成される第1ゲート間絶縁膜及び第1ゲート間絶縁膜上の第2導電膜から構成されるコントロールゲート電極を形成すると同時に、第1導電膜から構成される下側ゲート電極、下側ゲート電極上の絶縁膜から構成される第2ゲート間絶縁膜及び第2ゲート間絶縁膜上の第2導電膜から構成される上側ゲート電極を形成する工程と、上側ゲート電極及び第2ゲート間絶縁膜に下側ゲート電極に達する開口部を形成する工程と、少なくとも開口部に金属原子の拡散をブロックする機能を有するブロック膜を形成する工程と、ブロック膜上に第3導電膜を形成する工程と、第3導電膜をエッチバックする工程と、コントロールゲート電極の全体、上側ゲート電極の全体及び第3導電膜の全体をシリサイド化する工程とを備える。
本発明の例によれば、コントロールゲート電極をフルシリサイド化したときに、メモリセル以外のFETの下側ゲート電極がシリサイド化されない。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
1. 概要
本発明の例は、スタックゲート構造のメモリセルのコントロールゲート電極の全体をシリサイド化するフルシリサイド技術を前提とし、メモリセル以外のFET、例えば、セルアレイ内の選択トランジスタや、周辺回路を構成するトランジスタ(これらのトランジスタを総称して周辺トランジスタと称する)の構造に特徴を有する。
本発明の例は、スタックゲート構造のメモリセルのコントロールゲート電極の全体をシリサイド化するフルシリサイド技術を前提とし、メモリセル以外のFET、例えば、セルアレイ内の選択トランジスタや、周辺回路を構成するトランジスタ(これらのトランジスタを総称して周辺トランジスタと称する)の構造に特徴を有する。
具体的には、周辺トランジスタは、下側ゲート電極と、下側ゲート電極上に配置され、開口部を有するゲート間絶縁膜と、少なくとも開口部に形成され、金属原子の拡散をブロックする機能を有するブロック膜と、ゲート間絶縁膜上に配置され、ブロック膜を介して下側ゲート電極に電気的に接続される上側ゲート電極とを有する。
そして、上側ゲート電極の全体がシリサイド化され、下側ゲート電極は、シリサイド化されない。
このような構造は、ゲート間絶縁膜の開口部にブロック膜が配置されることにより実現される。ブロック膜は、金属原子の拡散をブロックするため、コントロールゲート電極及び上側ゲート電極をフルシリサイド化するとき、金属原子が下側ゲート電極に拡散することはなく、下側ゲート電極のシリサイド化を防げる。
ブロック膜は、下側ゲート電極と上側ゲート電極との導電性を確保するものでなければならない。
そのような膜であって、さらに、金属原子の拡散をブロックする機能を有する材料としては、第一に、Ti, TiSiなどの導電体がある。
また、第二に、酸化物、窒化物及び酸窒化物のうちの1つであって、絶縁機能を有しない材料、例えば、SiO2, SixNy, SiONなども、ブロック膜として使用できる。
ここで、絶縁機能を有しない、とは、膜厚、膜質などの制御により、下側ゲート電極と上側ゲート電極とが電気的に接続されている状態のことである。例えば、SixNyの場合には、トラップ伝導する三配位でない構造とすることにより、絶縁機能を排斥することができる。
2. 実施の形態
以下、実施の形態を説明する。
以下、実施の形態を説明する。
図1は、本発明の例に係るデバイス構造を示している。
シリコン基板11上には、スタックゲート構造のメモリセルMC及び周辺トランジスタ(FET)Trが形成される。
シリコン基板11上には、スタックゲート構造のメモリセルMC及び周辺トランジスタ(FET)Trが形成される。
メモリセルMCは、シリコン基板11内にソース/ドレイン拡散層12a及びエクステンション拡散層13aを有する。ソース/ドレイン拡散層12a間のチャネル領域上には、ゲート絶縁膜14aを介してフローティングゲート電極(FG)15aが形成される。フローティングゲート電極15aは、不純物を含む導電性ポリシリコンから構成される。
フローティングゲート電極15a上には、ゲート間絶縁膜16aを介してコントロールゲート電極(CG)17aが形成される。ゲート間絶縁膜16aは、例えば、ONO(oxide/nitride/oxide)構造の絶縁材料、高誘電率(High-k)材料などから構成される。本発明の例では、ゲート間絶縁膜16aの構造について制限はない。
コントロールゲート電極17aは、その全体がシリサイド化されるフルシリサイド構造を有する。コントロールゲート電極17aは、例えば、WSi, TaSiなどから構成される。
ここで、ゲート間絶縁膜とは、スタックゲート構造を有する2つのゲート電極の間の絶縁体のことをいうものとする。
フローティングゲート電極15a及びコントロールゲート電極17aは、絶縁膜18aにより覆われる。絶縁膜18aは、一般には、熱酸化によりシリコン基板11の表面、フローティングゲート電極15aの表面及びコントロールゲート電極17aの表面に形成される酸化シリコンである。
フローティングゲート電極15a及びコントロールゲート電極17aの側壁部には、サイドウォールと呼ばれる絶縁膜19aが形成される。絶縁膜19aは、例えば、窒化シリコンから構成される。
周辺トランジスタ(FET)Trは、シリコン基板11内にソース/ドレイン拡散層12b及びエクステンション拡散層13bを有する。ソース/ドレイン拡散層12b間のチャネル領域上には、ゲート絶縁膜14bを介して下側ゲート電極15bが形成される。
下側ゲート電極15bは、フローティングゲート電極15aと同じ材料、即ち、不純物を含む導電性ポリシリコンから構成される。
下側ゲート電極15b上には、ゲート間絶縁膜16bを介して上側ゲート電極17bが形成される。ゲート間絶縁膜16bは、ゲート間絶縁膜16aと同じ材料から構成され、上側ゲート電極17bは、コントロールゲート電極17aと同じ材料から構成される。
但し、ゲート間絶縁膜16b及び上側ゲート電極17bには、開口部が設けられ、その開口部内には、金属原子の拡散をブロックするブロック膜20及び導電膜17cが形成される。導電膜17cは、上側ゲート電極17bと同じ材料から構成される。
上側ゲート電極17b及び導電膜17cは、コントロールゲート電極17aと同様に、その全体がシリサイド化されるフルシリサイド構造を有する。上側ゲート電極17b及び導電膜17cは、例えば、WSi, TaSiなどから構成される。
下側ゲート電極15b及び上側ゲート電極17bは、絶縁膜18bにより覆われる。絶縁膜18bは、絶縁膜18aと同様に、熱酸化によりシリコン基板11の表面、下側ゲート電極15bの表面及び上側ゲート電極17bの表面に形成される酸化シリコンである。
下側ゲート電極15b及び上側ゲート電極17bの側壁部には、サイドウォールと呼ばれる絶縁膜19bが形成される。絶縁膜19bは、例えば、窒化シリコンから構成される。
このようなデバイス構造によれば、ブロック膜20は、金属原子の拡散をブロックするため、コントロールゲート電極17a及び上側ゲート電極17bをフルシリサイド化するとき、ゲート間絶縁膜16bの開口部を介して金属原子が下側ゲート電極15bに拡散することはなく、下側ゲート電極15bのシリサイド化を防ぐことができる。
図2は、比較例としてのデバイス構造を示している。
この構造が図1の構造と異なる点は、ゲート間絶縁膜16bの開口部にブロック膜が存在しない点にある。
この構造が図1の構造と異なる点は、ゲート間絶縁膜16bの開口部にブロック膜が存在しない点にある。
スタックゲート構造のメモリセルMCに混載される周辺トランジスタ(FET)Trは、通常、図2に示すようなデバイス構造を有する。この場合、アイデアとしては、上側ゲート電極17bのみをフルシリサイド化し、下側ゲート電極15bをシリサイド化しない、とすることもできる。
しかし、この構造で、実際にサンプルを作成してみると、図3に示すように、シリサイド化がゲート間絶縁膜16bの開口部を介して下側ゲート電極15bまで進行してしまう。
従って、図1に示すように、ゲート間絶縁膜16bの開口部をブロック膜20で覆うことは、メモリセル以外のFETの特性変動なしに、フルシリサイド化を実行するに当って非常に有効な技術となる。
3. 適用例
本発明の例は、スタックゲート構造のメモリセルを有する不揮発性半導体メモリ全般に適用できる。
本発明の例は、スタックゲート構造のメモリセルを有する不揮発性半導体メモリ全般に適用できる。
ここで、不揮発性半導体メモリとは、NAND型フラッシュメモリ、NOR型フラッシュメモリなどの汎用メモリ(general memory)の他、ロジックLSIに混載される不揮発性半導体メモリ、例えば、2-Tr型フラッシュメモリ、3-Tr型フラッシュメモリなども含む。
以下では、不揮発性メモリの代表例であるNAND型フラッシュメモリに本発明の例を適用した場合について説明する。
(1) 全体図
図4は、NAND型フラッシュメモリの全体図を示している。
図4は、NAND型フラッシュメモリの全体図を示している。
メモリセルアレイ1は、複数のブロックBK1,BK2,・・・BLjから構成される。複数のブロックBK1,BK2,・・・BLjの各々は、複数のセルユニットを有し、複数のセルユニットの各々は、直列接続された複数のメモリセルからなるNANDストリングと、その両端に1つずつ接続される2つのセレクトゲートトランジスタとから構成される。
データラッチ回路2は、リード(read)/ライト(write)時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。I/O(input/output)バッファ3は、データのインターフェイス回路として、アドレスバッファ4は、アドレス信号のインターフェイス回路として機能する。
ロウデコーダ5及びカラムデコーダ6は、アドレス信号に基づいてメモリセルアレイ1内のメモリセルを選択する。ワード線ドライバ7は、選択されたブロック内の選択されたワード線を駆動する。
基板電圧制御回路8は、半導体基板の電圧を制御する。具体的には、p型半導体基板内に、n型ウェル領域とp型ウェル領域からなるダブルウェル領域が形成され、メモリセルがp型ウェル領域内に形成される場合、p型ウェル領域の電圧を動作モードに応じて制御する。
例えば、基板電圧制御回路8は、リード/ライト時には、p型ウェル領域を0Vに設定し、イレーズ(erase)時には、p型ウェル領域を15V以上40V以下の電圧に設定する。
電圧発生回路9は、選択されたブロック内の複数のワード線に与える電圧を発生する。
例えば、リード時には、電圧発生回路9は、リード電圧と中間電圧を発生する。リード電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。
また、ライト時には、電圧発生回路9は、ライト電圧と中間電圧を発生する。ライト電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。
制御回路10は、例えば、基板電圧制御回路8及び電圧発生回路9の動作を制御する。
(2) デバイス構造
図5は、メモリセルアレイの平面図を示している。図6は、メモリセル及び周辺トランジスタのデバイス構造を示している。
図5は、メモリセルアレイの平面図を示している。図6は、メモリセル及び周辺トランジスタのデバイス構造を示している。
図6(a)の左側のロウ方向の断面図は、図5のA−A線に沿う断面図に相当し、右側のカラム方向の断面図は、図5のB−B線に沿う断面図に相当する。但し、ビット線は省略している。
図6(b),(c)は、周辺トランジスタ、例えば、ワード線ドライバ、センスアンプなどを構成するFETの断面図である。
P型シリコン基板11a内には、STI(Shallow Trench Isolation)構造の素子分離絶縁層が形成される。素子分離絶縁層(STI)により取り囲まれた素子領域(Active area)AA1,AA2,AA3内には、N型ウェル領域11b及びP型ウェル領域11cからなるダブルウェル領域が形成される。
素子領域AA1内には、直列接続される複数のメモリセルMC1,MC2,・・・からなるNANDストリングと、その一端に接続される選択トランジスタSTとから構成されるNANDセルユニットが形成される。
メモリセルMC1,MC2,・・・は、P型ウェル領域11c内にソース/ドレイン拡散層12aを有する。ソース/ドレイン拡散層12a間のチャネル領域上には、ゲート絶縁膜14aを介してフローティングゲート電極(FG)15aが形成される。
フローティングゲート電極15a上には、ゲート間絶縁膜16aを介して、ワード線としてのコントロールゲート電極(WL1,WL2)17aが形成される。コントロールゲート電極17aは、その全体がシリサイド化されるフルシリサイド構造を有する。
選択トランジスタSTは、P型ウェル領域11c内にソース/ドレイン拡散層12aを有する。ソース/ドレイン拡散層12a間のチャネル領域上には、ゲート絶縁膜14aを介して下側ゲート電極15aが形成される。
下側ゲート電極15a上には、ゲート間絶縁膜16aを介して、選択ゲート線としての上側ゲート電極(SGL)17aが形成される。
選択トランジスタSTのゲート間絶縁膜16aは、開口部を有する。開口部は、金属原子の拡散をブロックする機能を有するブロック膜20により覆われる。ブロック膜20上には、導電膜17cが形成される。
下側ゲート電極15a、上側ゲート電極17a及び導電膜17cは、ブロック膜20を介して互いに電気的に接続される。
上側ゲート電極17a及び導電膜17cは、その全体がシリサイド化されるフルシリサイド構造を有するが、下側ゲート電極15aは、シリサイド化されていない。
周辺回路は、CMOS回路から構成されるため、周辺トランジスタ(FET)Trは、NチャネルFETとPチャネルFETとの2種類が存在する。また、周辺トランジスタTrは、駆動電圧に応じて、電流駆動力や、ゲート絶縁膜の厚さなどが制御される。
NチャネルFETは、P型シリコン基板11a内にN型ソース/ドレイン拡散層12b(n)を有する。ソース/ドレイン拡散層12b(n)間のチャネル領域上には、ゲート絶縁膜14bを介して下側ゲート電極15bが形成される。
下側ゲート電極15b上には、ゲート間絶縁膜16bを介して、上側ゲート電極17bが形成される。
PチャネルFETは、N型ウェル領域11b内にP型ソース/ドレイン拡散層12b(p)を有する。ソース/ドレイン拡散層12b(p)間のチャネル領域上には、ゲート絶縁膜14bを介して下側ゲート電極15bが形成される。
下側ゲート電極15b上には、ゲート間絶縁膜16bを介して、上側ゲート電極17bが形成される。
NチャネルFET及びPチャネルFETのゲート間絶縁膜16aは、共に、開口部を有する。開口部は、金属原子の拡散をブロックする機能を有するブロック膜20により覆われる。ブロック膜20上には、導電膜17cが形成される。
下側ゲート電極15b、上側ゲート電極17b及び導電膜17cは、ブロック膜20を介して互いに電気的に接続される。
上側ゲート電極17b及び導電膜17cは、その全体がシリサイド化されるフルシリサイド構造を有するが、下側ゲート電極15bは、シリサイド化されていない。
(3) 製造方法(第1例)
図5及び図6のデバイス構造の製造方法の第1例について説明する。
図5及び図6のデバイス構造の製造方法の第1例について説明する。
まず、図7に示すように、P型シリコン基板11a内に、N型ウェル領域11b及びP型ウェル領域11cからなるダブルウェル領域を形成する。
また、熱酸化法により、シリコン基板(ウェル領域を含む)11a上にゲート絶縁膜(SiO2)14a,14bを形成する。続けて、CVD法により、ゲート絶縁膜14a,14b上に第1導電膜(導電性ポリシリコン)15a,15bを形成する。
この後、シリコン基板(ウェル領域を含む)11a及び第1導電膜15a,15bにカラム方向に延びるスリット(開口部)を形成する。
また、CVD法により、このスリットを完全に満たす絶縁膜(SiO2)を形成した後、この絶縁膜をエッチバックすることにより、セルアレイエリアでは、第1導電膜15a,15bの上面及び側面の一部を露出させ、さらに、STI構造の素子分離絶縁層を自己整合的に形成する。
この時、周辺回路エリアでは、STI構造の素子分離絶縁層の上面が第1導電膜15a,15bの上面とほぼ同じになるようにするのが好ましい。
この後、CVD法により、第1導電膜15a,15bの上面及び側面の一部を覆うゲート間絶縁膜16a,16bを形成する。また、ゲート間絶縁膜16a,16b上には、第2導電膜(導電性ポリシリコン)17a,17bを形成する。
そして、PEP(Photo Engraving Process)及びRIEにより、セルアレイエリアの選択トランジスタが形成される部分、及び、周辺回路エリアにおいて、それぞれ、ゲート間絶縁膜16a,16b及び第2導電膜17a,17bに、第1導電膜15a,15bに達する開口部を形成する。
また、第2導電膜17a,17b上及び開口部内にブロック膜20を形成する。ブロック膜20の形成方法としては、例えば、熱酸化法又はCVD法により、膜厚や膜質などを制御しながら形成することができる。また、デバイス(ウェハ)を空気中にさらすことによりできる自然酸化膜を利用してもよい。
いずれの方法を利用するにしても、ブロック膜20が絶縁機能を有しないように、膜厚や膜質などを制御することが必要である。
ここでは、ブロック膜20は、膜厚2nmのSiO2とする。
次に、図8に示すように、CVD法により、ブロック膜20上に、開口部を完全に満たす第3導電膜(導電性ポリシリコン)17cを形成する。
次に、図9に示すように、全面エッチバックを行い、第2導電膜17a,17bの上面を露出させる。この時、ブロック膜20は、ゲート間絶縁膜16a,16bの開口部上のみに残存する。
次に、図10及び図11に示すように、PEP及びRIEにより、ゲート加工のためのハードマスクとしての絶縁膜(SixNy)21を形成する。
そして、RIEにより、絶縁膜21をマスクにして、第2導電膜17a,17b、ゲート間絶縁膜16a,16b及び第1導電膜15a,15bを順次エッチングし、セルアレイエリアにおいては、メモリセルMC1,MC2及び選択トランジスタSTのゲート電極、周辺回路エリアにおいては、周辺トランジスタTrのゲート電極をそれぞれ形成する。
また、セルアレイエリアにおいては、イオン注入法により、ゲート電極をマスクにして、P型ウェル領域11c内にN型ソース/ドレイン拡散層12a(n)を自己整合的に形成する。
周辺回路エリアにおいては、イオン注入法により、P型シリコン基板11a内にN型ソース/ドレイン拡散層12b(n)を自己整合的に形成し、N型ウェル領域11b内にP型ソース/ドレイン拡散層12b(p)を自己整合的に形成する。
次に、図12に示すように、CVD法により、メモリセルMC1,MC2、選択トランジスタST及び周辺トランジスタTrを覆う層間絶縁膜(SiO2)22を形成し、さらに、CMPによりこの層間絶縁膜22を研磨し、ハードマスクとしての絶縁膜21の上面を露出させる。
この後、絶縁膜21を選択的に除去すると、図13に示すように、第2導電膜17a,17bの上面及び第3導電膜17cの上面が露出する。
そして、図13に示すように、第2導電膜17a,17bの全体及び第3導電膜17cの全体をフルシリサイド化する。
シリサイド化の方法について制限はないが、例えば、第2導電膜17a,17b上及び第3導電膜17c上に高融点金属膜を形成した後に熱処理を行い、高融点金属と導電性ポリシリコンとを反応させることにより、容易に、フルシリサイド構造を得ることができる。
但し、この時、ブロック膜20の存在により、第1導電膜15a,15bのシリサイド化が防止される。
この後、ソース線、ビット線などの導電線の形成工程を経ることにより、NAND型フラッシュメモリが完成する。
このような製造方法によれば、第2導電膜17a,17b及び第3導電膜17cをフルシリサイド化しても、選択トランジスタSTの下側ゲート電極15a及び周辺トランジスタTrの下側ゲート電極15bがシリサイド化されることはないため、選択トランジスタST及び周辺トランジスタTrの閾値電圧にばらつきが生じることはない。
(4) 製造方法(第2例)
図5及び図6のデバイス構造の製造方法の第2例について説明する。
図5及び図6のデバイス構造の製造方法の第2例について説明する。
まず、図14及び図15に示すように、P型シリコン基板11a内に、N型ウェル領域11b及びP型ウェル領域11cからなるダブルウェル領域を形成する。
また、熱酸化法により、シリコン基板(ウェル領域を含む)11a上にゲート絶縁膜(SiO2)14a,14bを形成する。続けて、CVD法により、ゲート絶縁膜14a,14b上に第1導電膜(導電性ポリシリコン)15a,15bを形成する。
この後、シリコン基板(ウェル領域を含む)11a及び第1導電膜15a,15bにカラム方向に延びるスリット(開口部)を形成する。
また、CVD法により、このスリットを完全に満たす絶縁膜(SiO2)を形成した後、この絶縁膜をエッチバックすることにより、セルアレイエリアでは、第1導電膜15a,15bの上面及び側面の一部を露出させ、さらに、STI構造の素子分離絶縁層を自己整合的に形成する。
この時、周辺回路エリアでは、STI構造の素子分離絶縁層の上面が第1導電膜15a,15bの上面とほぼ同じになるようにするのが好ましい。
この後、CVD法により、第1導電膜15a,15bの上面及び側面の一部を覆うゲート間絶縁膜16a,16bを形成する。また、ゲート間絶縁膜16a,16b上には、第2導電膜(導電性ポリシリコン)17a,17bを形成する。
また、PEP及びRIEにより、ゲート加工のためのハードマスクとしての絶縁膜(SixNy)21を形成する。
そして、RIEにより、絶縁膜21をマスクにして、第2導電膜17a,17b、ゲート間絶縁膜16a,16b及び第1導電膜15a,15bを順次エッチングし、セルアレイエリアにおいては、メモリセルMC1,MC2及び選択トランジスタSTのゲート電極、周辺回路エリアにおいては、周辺トランジスタTrのゲート電極をそれぞれ形成する。
さらに、セルアレイエリアにおいては、イオン注入法により、ゲート電極をマスクにして、P型ウェル領域11c内にN型ソース/ドレイン拡散層12a(n)を自己整合的に形成する。
周辺回路エリアにおいては、イオン注入法により、P型シリコン基板11a内にN型ソース/ドレイン拡散層12b(n)を自己整合的に形成し、N型ウェル領域11b内にP型ソース/ドレイン拡散層12b(p)を自己整合的に形成する。
次に、図16に示すように、CVD法により、メモリセルMC1,MC2、選択トランジスタST及び周辺トランジスタTrを覆う層間絶縁膜(SiO2)22を形成し、さらに、CMPによりこの層間絶縁膜22を研磨し、ハードマスクとしての絶縁膜21の上面を露出させる。
次に、図17に示すように、PEP及びRIEにより、セルアレイエリアの選択トランジスタが形成される部分、及び、周辺回路エリアにおいて、それぞれ、ゲート間絶縁膜16a,16b、第2導電膜17a,17b及び絶縁膜22に、第1導電膜15a,15bに達する開口部を形成する。
また、絶縁膜21,22上及び開口部内にブロック膜20を形成する。ブロック膜20の形成方法としては、第1例と同様に、例えば、熱酸化法又はCVD法を採用することができる。また、デバイス(ウェハ)を空気中にさらすことによりできる自然酸化膜を利用してもよい。
ここでは、第1例と同様に、絶縁機能を有しないブロック膜20として、膜厚2nmのSiO2を採用する。
次に、図18に示すように、CVD法により、ブロック膜20上に、開口部を完全に満たす第3導電膜(導電性ポリシリコン)17cを形成する。
次に、図19に示すように、全面エッチバックを行い、絶縁膜21,22の上面を露出させる。この時、ブロック膜20は、ゲート間絶縁膜16a,16bの開口部上のみに残存する。
また、第3導電膜17cの上面が第2導電膜17a,17bの上面とほぼ同じになるように、第3導電膜17cのエッチバック量を制御する。
この後、絶縁膜21を選択的に除去すると、図20に示すように、第2導電膜17a,17bの上面及び第3導電膜17cの上面が露出する。
そして、図20に示すように、第2導電膜17a,17bの全体及び第3導電膜17cの全体をフルシリサイド化する。
この時、ブロック膜20の存在により、第1導電膜15a,15bのシリサイド化が防止される。尚、シリサイド化の方法については、第1例と同様に、制限はない。
この後、ソース線、ビット線などの導電線の形成工程を経ることにより、NAND型フラッシュメモリが完成する。
このような製造方法によれば、第1例と同様に、第2導電膜17a,17b及び第3導電膜17cをフルシリサイド化しても、選択トランジスタSTの下側ゲート電極15a及び周辺トランジスタTrの下側ゲート電極15bがシリサイド化されることはないため、選択トランジスタST及び周辺トランジスタTrの閾値電圧にばらつきが生じることはない。
(5) その他
本発明の例は、メモリセルのコントロールゲート電極をフルシリサイド化するときの問題を解消するものであるため、メモリセルは必須要件となるが、その応用例として、場合によっては、周辺トランジスタの構造のみを採用した半導体集積回路を実現することも可能である。
本発明の例は、メモリセルのコントロールゲート電極をフルシリサイド化するときの問題を解消するものであるため、メモリセルは必須要件となるが、その応用例として、場合によっては、周辺トランジスタの構造のみを採用した半導体集積回路を実現することも可能である。
4. まとめ
本発明の例によれば、コントロールゲート電極をフルシリサイド化したときに、メモリセル以外のFETの下側ゲート電極がシリサイド化されない。
本発明の例によれば、コントロールゲート電極をフルシリサイド化したときに、メモリセル以外のFETの下側ゲート電極がシリサイド化されない。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
11: シリコン基板、 12a,12b: ソース/ドレイン拡散層、 13a,13b: エクステンション拡散層、 14a,14b: ゲート絶縁膜、 15a: フローティングゲート電極、 15b: 下側ゲート電極、 16a,16b: ゲート間絶縁膜、 17a: コントロールゲート電極、 17b: 上側ゲート電極、 17c: 導電膜、 18a,18b,21,22: 絶縁膜、 19a,19b: 側壁絶縁膜、 20: ブロック膜。
Claims (5)
- フローティングゲート電極と、前記フローティングゲート電極上に配置される第1ゲート間絶縁膜と、前記第1ゲート間絶縁膜上に配置されるコントロールゲート電極とを有するメモリセルと、
下側ゲート電極と、前記下側ゲート電極上に配置され、開口部を有する第2ゲート間絶縁膜と、少なくとも前記開口部に形成され、金属原子の拡散をブロックする機能を有するブロック膜と、前記第2ゲート間絶縁膜上に配置され、前記ブロック膜を介して前記下側ゲート電極に電気的に接続される上側ゲート電極とを有するFETとを具備し、
前記コントロールゲート電極及び前記上側ゲート電極は、その全体がシリサイド化されるフルシリサイド構造を有し、前記下側ゲート電極は、シリサイド化されていないことを特徴とする不揮発性半導体メモリ。 - 前記ブロック膜は、Ti及びTiSiのうちの1つから構成されることを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記ブロック膜は、酸化物、窒化物及び酸窒化物のうちの1つであって、絶縁機能を有しない材料から構成されることを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 第1導電膜を形成する工程と、前記第1導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に第2導電膜を形成する工程と、前記第2導電膜及び前記絶縁膜に前記第1導電膜に達する開口部を形成する工程と、少なくとも前記開口部に金属原子の拡散をブロックする機能を有するブロック膜を形成する工程と、前記ブロック膜上に第3導電膜を形成する工程と、前記第3導電膜及び前記第2導電膜をエッチバックする工程と、前記第2導電膜、前記絶縁膜及び前記第1導電膜をパターニングし、前記第1導電膜から構成されるフローティングゲート電極、前記フローティングゲート電極上の前記絶縁膜から構成される第1ゲート間絶縁膜及び前記第1ゲート間絶縁膜上の前記第2導電膜から構成されるコントロールゲート電極を形成すると同時に、前記第1導電膜から構成される下側ゲート電極、前記開口部を含む前記下側ゲート電極上の前記絶縁膜から構成される第2ゲート間絶縁膜及び前記第2ゲート間絶縁膜上の前記第2及び第3導電膜から構成される上側ゲート電極を形成する工程と、前記コントロールゲート電極の全体及び前記上側ゲート電極の全体をシリサイド化する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
- 第1導電膜を形成する工程と、前記第1導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に第2導電膜を形成する工程と、前記第2導電膜、前記絶縁膜及び前記第1導電膜をパターニングし、前記第1導電膜から構成されるフローティングゲート電極、前記フローティングゲート電極上の前記絶縁膜から構成される第1ゲート間絶縁膜及び前記第1ゲート間絶縁膜上の前記第2導電膜から構成されるコントロールゲート電極を形成すると同時に、前記第1導電膜から構成される下側ゲート電極、前記下側ゲート電極上の前記絶縁膜から構成される第2ゲート間絶縁膜及び前記第2ゲート間絶縁膜上の前記第2導電膜から構成される上側ゲート電極を形成する工程と、前記上側ゲート電極及び前記第2ゲート間絶縁膜に前記下側ゲート電極に達する開口部を形成する工程と、少なくとも前記開口部に金属原子の拡散をブロックする機能を有するブロック膜を形成する工程と、前記ブロック膜上に第3導電膜を形成する工程と、前記第3導電膜をエッチバックする工程と、前記コントロールゲート電極の全体、前記上側ゲート電極の全体及び前記第3導電膜の全体をシリサイド化する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
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