JPH1187695A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1187695A JPH1187695A JP9245862A JP24586297A JPH1187695A JP H1187695 A JPH1187695 A JP H1187695A JP 9245862 A JP9245862 A JP 9245862A JP 24586297 A JP24586297 A JP 24586297A JP H1187695 A JPH1187695 A JP H1187695A
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】配線抵抗の上昇を招くことなく後酸化の工程を
施す事を可能とする製造方法であって、メモリセルの領
域を増大させずに達成する事を可能とする製造方法を提
供することを目的とする。 【解決手段】半導体基板上にゲート絶縁膜を介して形成
されたポリシリコン膜と高融点金属膜の積層構造からな
るポリメタル構造のゲート電極における前記高融点金属
膜の側壁に、気化防止膜として、タングステンシリサイ
ド等の導伝性膜からなるサイドウォールを、堆積及びエ
ッチバックを施す事により設けるものである。
施す事を可能とする製造方法であって、メモリセルの領
域を増大させずに達成する事を可能とする製造方法を提
供することを目的とする。 【解決手段】半導体基板上にゲート絶縁膜を介して形成
されたポリシリコン膜と高融点金属膜の積層構造からな
るポリメタル構造のゲート電極における前記高融点金属
膜の側壁に、気化防止膜として、タングステンシリサイ
ド等の導伝性膜からなるサイドウォールを、堆積及びエ
ッチバックを施す事により設けるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、高融点金属膜とポリシリコン膜をゲート電
極部材に用いたＷ／ＷＮx Ｓｉ／Ｐｏｌｙ−Ｓｉ等の積
層構造からなるポリメタル構造のゲート電極を有する半
導体装置の製造方法に関する。
方法に係り、高融点金属膜とポリシリコン膜をゲート電
極部材に用いたＷ／ＷＮx Ｓｉ／Ｐｏｌｙ−Ｓｉ等の積
層構造からなるポリメタル構造のゲート電極を有する半
導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ ＬＳＩは、ＭＯＳＦＥＴのゲー
ト長の微細化とともに高性能化が進んで来たが、それに
伴いゲート遅延が無視できなくなって来ている。このゲ
ート遅延を抑えるためには、低抵抗のゲート電極を用い
る必要がある。その為に、タングステンシリサイド膜等
の高融点金属シリサイド膜をポリシリコン膜上に積層し
たポリサイドゲート構造にかわり高融点金属シリサイド
膜より比抵抗が１桁小さいタングステン等の高融点金属
膜をポリシリコン膜上に積層したポリメタルゲート構造
を用いる事が検討されている。
ト長の微細化とともに高性能化が進んで来たが、それに
伴いゲート遅延が無視できなくなって来ている。このゲ
ート遅延を抑えるためには、低抵抗のゲート電極を用い
る必要がある。その為に、タングステンシリサイド膜等
の高融点金属シリサイド膜をポリシリコン膜上に積層し
たポリサイドゲート構造にかわり高融点金属シリサイド
膜より比抵抗が１桁小さいタングステン等の高融点金属
膜をポリシリコン膜上に積層したポリメタルゲート構造
を用いる事が検討されている。
【０００３】図１６は、一例として示した、一般的なポ
リメタルゲート電極の断面構造を示す部分断面図であ
る。Ｐ型の半導体基板１上に、ゲート絶縁膜２を介し
て、ポリシリコン膜（ゲート電極下部）３，第１の窒化
タングステン膜１６，タングステン膜（ゲート電極上
部）５ａからなるポリメタルゲートが形成されている。
リメタルゲート電極の断面構造を示す部分断面図であ
る。Ｐ型の半導体基板１上に、ゲート絶縁膜２を介し
て、ポリシリコン膜（ゲート電極下部）３，第１の窒化
タングステン膜１６，タングステン膜（ゲート電極上
部）５ａからなるポリメタルゲートが形成されている。
【０００４】特開平７―１８３５１３の記載にあるよう
に、従来よりＭＯＳトランジスタの製造工程において、
後酸化と呼ばれる、ゲート電極加工後のポリシリコン膜
及びゲート酸化膜の熱酸化が行われてきた。この後酸化
において、ゲート電極の下端部が酸化され、丸みが形成
されることにより、ゲートに電圧を印加した際の、ゲー
ト端部での電界集中が緩和され、ゲート端におけるゲー
ト酸化膜の信頼性が向上する。
に、従来よりＭＯＳトランジスタの製造工程において、
後酸化と呼ばれる、ゲート電極加工後のポリシリコン膜
及びゲート酸化膜の熱酸化が行われてきた。この後酸化
において、ゲート電極の下端部が酸化され、丸みが形成
されることにより、ゲートに電圧を印加した際の、ゲー
ト端部での電界集中が緩和され、ゲート端におけるゲー
ト酸化膜の信頼性が向上する。
【０００５】ポリメタルゲートを用いた半導体装置の製
造方法に係る第１の実施例について図１３〜図１６を参
照して説明する。図１３に示すように、半導体基板１上
に熱酸化によりゲート酸化膜２を形成する。次にポリシ
リコン膜（ゲート電極下部）３，第１の窒化タングステ
ン膜１６，タングステン膜（ゲート電極上部）５ａを堆
積する。第１の窒化タングステン膜１６は、タングステ
ン膜（ゲート電極上部）５ａとポリシリコン膜（ゲート
電極下部）３の反応防止膜として働く。次にタングステ
ン膜（ゲート電極上部）５ａ上に第１の窒化珪素膜６を
堆積する。次に図１４に示す様に、図示せぬレジストを
マスクにしてリソグラフィを施した後、第１の窒化珪素
膜６をエッチングし、第１の窒化珪素膜６をマスクとし
てタングステン膜（ゲート電極上部）５ａ，第１の窒化
タングステン膜１６，ポリシリコン膜（ゲート電極下
部）３をエッチングすることによりゲート電極を形成す
る。次に、図１５に示す様に上記した後酸化工程を施す
ことによって、ポリシリコン側壁の丸み７が形成される
際、ポリシリコン下端部の丸み８が形成される。次に、
イオン注入によりＮ型のソース・ドレイン領域９を形成
する。次に、図１６に示す様に、層間絶縁膜１０を被膜
し、接続孔１１を形成する。
造方法に係る第１の実施例について図１３〜図１６を参
照して説明する。図１３に示すように、半導体基板１上
に熱酸化によりゲート酸化膜２を形成する。次にポリシ
リコン膜（ゲート電極下部）３，第１の窒化タングステ
ン膜１６，タングステン膜（ゲート電極上部）５ａを堆
積する。第１の窒化タングステン膜１６は、タングステ
ン膜（ゲート電極上部）５ａとポリシリコン膜（ゲート
電極下部）３の反応防止膜として働く。次にタングステ
ン膜（ゲート電極上部）５ａ上に第１の窒化珪素膜６を
堆積する。次に図１４に示す様に、図示せぬレジストを
マスクにしてリソグラフィを施した後、第１の窒化珪素
膜６をエッチングし、第１の窒化珪素膜６をマスクとし
てタングステン膜（ゲート電極上部）５ａ，第１の窒化
タングステン膜１６，ポリシリコン膜（ゲート電極下
部）３をエッチングすることによりゲート電極を形成す
る。次に、図１５に示す様に上記した後酸化工程を施す
ことによって、ポリシリコン側壁の丸み７が形成される
際、ポリシリコン下端部の丸み８が形成される。次に、
イオン注入によりＮ型のソース・ドレイン領域９を形成
する。次に、図１６に示す様に、層間絶縁膜１０を被膜
し、接続孔１１を形成する。
【０００６】上記後酸化工程において、タングステン膜
は酸化すると堆積膨張し、ゲートの形状が異常となるた
め、ここではポリシリコン膜だけを選択的に酸化する事
が要求される。具体的にはＨ2 ＯとＨ2 の分圧および流
量を制御することにより、シリコンだけが酸化されるよ
うにコントロールした雰囲気で酸化を行う。この時タン
グステン膜（ゲート電極上部）５ａの一部が気化する。
酸化条件によっては、図１５に示すように、タングステ
ン膜（ゲート電極上部）５ａの側壁が大きく後退し、片
側で１０ｎｍ以上細る場合がある。この様に第１の従来
技術においては、後酸化処理の雰囲気をコントロールす
る事で酸化を回避しているが、上記酸化雰囲気のコント
ロールの為、制御装置に多大なコストが発生するばかり
でなく、ＲＩＥによるゲート電極形成後の後酸化工程に
おいて、ポリシリコン膜の下端部は後酸化により丸み８
をおびる事で上述の後酸化の効果が得られるが、タング
ステン膜（ゲート電極上部）５ａの一部は気化すること
により細り、配線抵抗の上昇につながる。また気化した
タングステン膜が基板に付着すると、金属汚染として働
き、接合リークの増大を招く。これにより例えばメモリ
セルのデータ保持（data retention）性能劣化等の致命
的な特性劣化を招き、製品の信頼性劣化につながる。
は酸化すると堆積膨張し、ゲートの形状が異常となるた
め、ここではポリシリコン膜だけを選択的に酸化する事
が要求される。具体的にはＨ2 ＯとＨ2 の分圧および流
量を制御することにより、シリコンだけが酸化されるよ
うにコントロールした雰囲気で酸化を行う。この時タン
グステン膜（ゲート電極上部）５ａの一部が気化する。
酸化条件によっては、図１５に示すように、タングステ
ン膜（ゲート電極上部）５ａの側壁が大きく後退し、片
側で１０ｎｍ以上細る場合がある。この様に第１の従来
技術においては、後酸化処理の雰囲気をコントロールす
る事で酸化を回避しているが、上記酸化雰囲気のコント
ロールの為、制御装置に多大なコストが発生するばかり
でなく、ＲＩＥによるゲート電極形成後の後酸化工程に
おいて、ポリシリコン膜の下端部は後酸化により丸み８
をおびる事で上述の後酸化の効果が得られるが、タング
ステン膜（ゲート電極上部）５ａの一部は気化すること
により細り、配線抵抗の上昇につながる。また気化した
タングステン膜が基板に付着すると、金属汚染として働
き、接合リークの増大を招く。これにより例えばメモリ
セルのデータ保持（data retention）性能劣化等の致命
的な特性劣化を招き、製品の信頼性劣化につながる。
【０００７】また、第２の従来例（特開平７―１８３５
１３を第２の従来例とする）では、ゲートの側壁に形成
した第２の窒化珪素膜によりゲート部材である高融点シ
リサイド膜の酸化を抑制する技術が開示されている。こ
の第２の従来例は、高融点金属シリサイド膜をゲート電
極上部の電極部材に用いた、いわゆるポリサイド構造の
ゲート電極に関する発明であるが、ゲート電極部材の気
化ではなく酸化を防止するひとつの類似技術として示
す。
１３を第２の従来例とする）では、ゲートの側壁に形成
した第２の窒化珪素膜によりゲート部材である高融点シ
リサイド膜の酸化を抑制する技術が開示されている。こ
の第２の従来例は、高融点金属シリサイド膜をゲート電
極上部の電極部材に用いた、いわゆるポリサイド構造の
ゲート電極に関する発明であるが、ゲート電極部材の気
化ではなく酸化を防止するひとつの類似技術として示
す。
【０００８】この第２の従来例においては、図２２に示
すように、高融点シリサイド膜（ゲート電極上部）５ｂ
の側壁に第２の窒化珪素膜１３を形成する事により、当
該高融点シリサイド膜の酸化を抑制するものである。以
下第２の実施例について図１７〜図２２を参照して説明
する。図１７における膜の堆積工程において第１の従来
例と異なる点は、上記の様にポリメタル構造ではなくポ
リサイド構造である事である。つまり、ゲート電極上部
形成として、タングステン膜（ゲート電極上部）５ａで
はなくタングステンシリサイド膜（ゲート電極上部）５
ｂを堆積する工程を含むことであり、従って詳細な説明
を省略する。ポリシリコン膜（ゲート電極下部）３とタ
ングステンシリサイド膜（ゲート電極上部）５ｂの間に
は自然酸化膜４が発生する。次に図１８に示す様に、第
１の従来例と同様にリソグラフィとエッチングを施す
が、この際ポリシリコン膜３をエッチングせずに残す。
次に、図１９に示す様に第２の窒化珪素膜１３を堆積す
る。次に図２０に示す様に、ＲＩＥ（Reactive Ion Etc
hing）によりエッチバックを施すことにより、第１の窒
化珪素膜６及びタングステンシリサイド膜（ゲート電極
上部）５ｂの側壁に第２の窒化珪素膜１３が残存する。
次に、第２の窒化珪素膜１３からなるサイドウォールを
マスクとしてエッチングを施すことにより、ポリシリコ
ン膜（ゲート電極下部）３を形成する。次に、図２１に
示す様に、上記の後酸化つまり熱処理を施すことにより
ポリシリコン膜側壁の丸み７及びポリシリコン膜下端部
の丸み８が形成される。次に、イオン注入によりＮ型の
ソース・ドレイン領域９を形成する。次に、図２２に示
す様に層間絶縁膜１０を被膜し、接続孔１１を形成す
る。次に、全面に金属膜を堆積し、リソグラフィ及びエ
ッチングにより配線層１２を形成する。
すように、高融点シリサイド膜（ゲート電極上部）５ｂ
の側壁に第２の窒化珪素膜１３を形成する事により、当
該高融点シリサイド膜の酸化を抑制するものである。以
下第２の実施例について図１７〜図２２を参照して説明
する。図１７における膜の堆積工程において第１の従来
例と異なる点は、上記の様にポリメタル構造ではなくポ
リサイド構造である事である。つまり、ゲート電極上部
形成として、タングステン膜（ゲート電極上部）５ａで
はなくタングステンシリサイド膜（ゲート電極上部）５
ｂを堆積する工程を含むことであり、従って詳細な説明
を省略する。ポリシリコン膜（ゲート電極下部）３とタ
ングステンシリサイド膜（ゲート電極上部）５ｂの間に
は自然酸化膜４が発生する。次に図１８に示す様に、第
１の従来例と同様にリソグラフィとエッチングを施す
が、この際ポリシリコン膜３をエッチングせずに残す。
次に、図１９に示す様に第２の窒化珪素膜１３を堆積す
る。次に図２０に示す様に、ＲＩＥ（Reactive Ion Etc
hing）によりエッチバックを施すことにより、第１の窒
化珪素膜６及びタングステンシリサイド膜（ゲート電極
上部）５ｂの側壁に第２の窒化珪素膜１３が残存する。
次に、第２の窒化珪素膜１３からなるサイドウォールを
マスクとしてエッチングを施すことにより、ポリシリコ
ン膜（ゲート電極下部）３を形成する。次に、図２１に
示す様に、上記の後酸化つまり熱処理を施すことにより
ポリシリコン膜側壁の丸み７及びポリシリコン膜下端部
の丸み８が形成される。次に、イオン注入によりＮ型の
ソース・ドレイン領域９を形成する。次に、図２２に示
す様に層間絶縁膜１０を被膜し、接続孔１１を形成す
る。次に、全面に金属膜を堆積し、リソグラフィ及びエ
ッチングにより配線層１２を形成する。
【０００９】上記の第２の従来例の技術によれば、タン
グステンシリサイド膜（ゲート電極上部）５ｂの酸化を
防止することで、配線抵抗の上昇を招くことなく後酸化
の工程を施す事が可能となる。ところが、側壁に形成さ
れた第２の窒化珪素膜１３は、ゲートの電気的な機能と
して何ら働きをするものではなく、従って側壁部の領域
だけゲートの領域が増大する。つまり、メモリセル部の
面積増大となり、微細化の促進を妨げる要因になってい
た。
グステンシリサイド膜（ゲート電極上部）５ｂの酸化を
防止することで、配線抵抗の上昇を招くことなく後酸化
の工程を施す事が可能となる。ところが、側壁に形成さ
れた第２の窒化珪素膜１３は、ゲートの電気的な機能と
して何ら働きをするものではなく、従って側壁部の領域
だけゲートの領域が増大する。つまり、メモリセル部の
面積増大となり、微細化の促進を妨げる要因になってい
た。
【００１０】
【発明が解決しようとする課題】本発明の目的は、配線
抵抗の上昇を招くことなく後酸化の工程を施す事を可能
とする製造方法であって、メモリセルの領域を増大させ
ずに達成する事を可能とする製造方法を提供することを
目的とする。
抵抗の上昇を招くことなく後酸化の工程を施す事を可能
とする製造方法であって、メモリセルの領域を増大させ
ずに達成する事を可能とする製造方法を提供することを
目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、半導体基板上にゲート絶縁膜を介して
形成されたポリシリコン膜と高融点金属膜の積層構造か
らなるポリメタル構造のゲート電極における前記高融点
金属膜の側壁に、気化防止膜として、タングステンシリ
サイド等の導伝性膜からなるサイドウォールを、堆積及
びエッチバックを施す事により設けるものである。詳し
くは、半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコン膜を堆積する工程
と、前記ポリシリコン膜上に高融点金属膜を堆積する工
程と、前記高融点金属膜上に窒化珪素膜を堆積する工程
と、前記窒化珪素膜に対し選択的にエッチングを施す工
程と、選択的にエッチングされた前記窒化珪素膜をマス
クとして前記高融点金属膜に対しエッチングを施しゲー
ト電極上部を形成する工程と、タングステンシリサイド
等の導伝性膜を堆積後、エッチバックを施す事により前
記ゲート電極上部の側壁にサイドウォールを形成する工
程と、前記ゲート上部の前記サイドウォールをマスクと
して前記ポリシリコン膜に対しエッチングを施す工程
と、熱処理を施すことにより前記ポリシリコンと前記ゲ
ート絶縁膜表面を酸化する工程とを備える事を特徴とす
る半導体装置の製造方法を提供する。
に、本発明では、半導体基板上にゲート絶縁膜を介して
形成されたポリシリコン膜と高融点金属膜の積層構造か
らなるポリメタル構造のゲート電極における前記高融点
金属膜の側壁に、気化防止膜として、タングステンシリ
サイド等の導伝性膜からなるサイドウォールを、堆積及
びエッチバックを施す事により設けるものである。詳し
くは、半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコン膜を堆積する工程
と、前記ポリシリコン膜上に高融点金属膜を堆積する工
程と、前記高融点金属膜上に窒化珪素膜を堆積する工程
と、前記窒化珪素膜に対し選択的にエッチングを施す工
程と、選択的にエッチングされた前記窒化珪素膜をマス
クとして前記高融点金属膜に対しエッチングを施しゲー
ト電極上部を形成する工程と、タングステンシリサイド
等の導伝性膜を堆積後、エッチバックを施す事により前
記ゲート電極上部の側壁にサイドウォールを形成する工
程と、前記ゲート上部の前記サイドウォールをマスクと
して前記ポリシリコン膜に対しエッチングを施す工程
と、熱処理を施すことにより前記ポリシリコンと前記ゲ
ート絶縁膜表面を酸化する工程とを備える事を特徴とす
る半導体装置の製造方法を提供する。
【００１２】
【発明の実施の形態】以下、本発明の第１の実施例につ
いて図１〜６を参照して説明すとともに、従来例との差
異を説明する。図６は本発明の半導体装置の第１の実施
例におけるゲート構造の断面図である。Ｐ型の半導体基
板１上にゲート絶縁膜２を介してタングステン膜（ゲー
ト電極上部）５ａとポリシリコン膜（ゲート電極下部）
３からなるポリメタルゲート（Ｗ／ＷＮx Ｓｉ／Ｐｏｌ
ｙ−Ｓｉ）が形成され、ゲートの両側の半導体基板１に
はソース・ドレイン拡散層９が形成されている。第２の
従来例との相違点は、ゲート電極上部の側壁に窒化珪素
膜ではなく第２の窒化タングステン膜１４と第１のタン
グステンシリサイド膜１５からなるサイドウォールが形
成されていることである。上記第２の窒化タングステン
膜１４は、本実施例では、タングステン膜（ゲート電極
上部）５ａと第１のタングステンシリサイド膜１５の反
応を防ぐ役割をするものとして設けたが、必ずしも必要
とするものではない。
いて図１〜６を参照して説明すとともに、従来例との差
異を説明する。図６は本発明の半導体装置の第１の実施
例におけるゲート構造の断面図である。Ｐ型の半導体基
板１上にゲート絶縁膜２を介してタングステン膜（ゲー
ト電極上部）５ａとポリシリコン膜（ゲート電極下部）
３からなるポリメタルゲート（Ｗ／ＷＮx Ｓｉ／Ｐｏｌ
ｙ−Ｓｉ）が形成され、ゲートの両側の半導体基板１に
はソース・ドレイン拡散層９が形成されている。第２の
従来例との相違点は、ゲート電極上部の側壁に窒化珪素
膜ではなく第２の窒化タングステン膜１４と第１のタン
グステンシリサイド膜１５からなるサイドウォールが形
成されていることである。上記第２の窒化タングステン
膜１４は、本実施例では、タングステン膜（ゲート電極
上部）５ａと第１のタングステンシリサイド膜１５の反
応を防ぐ役割をするものとして設けたが、必ずしも必要
とするものではない。
【００１３】以下図１〜６を用いて第１の実施例に係る
半導体装置の製造方法を説明する。まず、図１に示すよ
うに、Ｐ型の半導体基板１上に熱酸化により膜厚が４ｎ
ｍ程度のゲート酸化膜２を形成する。次に膜厚が１００
ｎｍ程度のポリシリコン膜（ゲート電極下部）３をＣＶ
Ｄ法により堆積する。次に、膜厚が５ｎｍ程度の第１の
窒化タングステン膜１６及び膜厚が１００ｎｍ程度のタ
ングステン膜（ゲート電極上部）５ａをスパッタリング
法により順次堆積する。尚、スパッタリングにより５ｎ
ｍ程度堆積された第１に窒化タングステン膜１６（ＷＮ
ｘ）は、反応後（ＷＳｉＮｘ）に約１ｎｍになる。次に
タングステン膜（ゲート電極上部）５ａ上に第１の窒化
珪素膜６をＣＶＤ法により堆積する。次に図２に示すよ
うに、図示せぬレジストをマスクにしてリソグラフィを
施した後、第１の窒化珪素膜６をエッチングし、第１の
窒化珪素膜６をマスクとしてタングステン膜（ゲート電
極上部）５ａ及び第１の窒化タングステン膜１６をエッ
チングすることによりゲート電極上部を形成する。次
に、本実施例では図３に示す様に、膜厚が５ｎｍ程度の
第２の窒化タングステン膜１４と膜厚が１０ｎｍ程度の
第１のタングステンシリサイド膜１５を、スパッタリン
グ法により順次堆積する。次に図４に示すようにＲＩＥ
によりエッチバックを施す事によりゲート側壁に第２の
窒化タングステン膜１４と第１のタングステンシリサイ
ド膜１５からなるサイドウォールを形成する。次に、前
記ゲート側壁の前記サイドウォールをマスクとしてＲＩ
Ｅを施しポリシリコン膜（ゲート電極下部）３をエッチ
ングする事によりゲート電極の下部の形成を行う。しか
る後に、図５に示す様に後酸化工程を施すことによっ
て、ポリシリコン膜側壁の丸み７及びポリシリコン膜下
端部の丸み８を形成した後、イオン注入によりＮ型のソ
ース・ドレイン領域９を形成し、ゲートの基本的な構造
が完成する。次に、図６示す様に層間絶縁膜１０を堆積
し、リソグラフィ及びエッチングを施す事により、層間
絶縁膜１０及び第１の窒化珪素膜６に対して接続孔１１
を形成する。次に、次に、全面に金属膜を堆積し、リソ
グラフィ及びエッチングにより配線層１２を形成する。
半導体装置の製造方法を説明する。まず、図１に示すよ
うに、Ｐ型の半導体基板１上に熱酸化により膜厚が４ｎ
ｍ程度のゲート酸化膜２を形成する。次に膜厚が１００
ｎｍ程度のポリシリコン膜（ゲート電極下部）３をＣＶ
Ｄ法により堆積する。次に、膜厚が５ｎｍ程度の第１の
窒化タングステン膜１６及び膜厚が１００ｎｍ程度のタ
ングステン膜（ゲート電極上部）５ａをスパッタリング
法により順次堆積する。尚、スパッタリングにより５ｎ
ｍ程度堆積された第１に窒化タングステン膜１６（ＷＮ
ｘ）は、反応後（ＷＳｉＮｘ）に約１ｎｍになる。次に
タングステン膜（ゲート電極上部）５ａ上に第１の窒化
珪素膜６をＣＶＤ法により堆積する。次に図２に示すよ
うに、図示せぬレジストをマスクにしてリソグラフィを
施した後、第１の窒化珪素膜６をエッチングし、第１の
窒化珪素膜６をマスクとしてタングステン膜（ゲート電
極上部）５ａ及び第１の窒化タングステン膜１６をエッ
チングすることによりゲート電極上部を形成する。次
に、本実施例では図３に示す様に、膜厚が５ｎｍ程度の
第２の窒化タングステン膜１４と膜厚が１０ｎｍ程度の
第１のタングステンシリサイド膜１５を、スパッタリン
グ法により順次堆積する。次に図４に示すようにＲＩＥ
によりエッチバックを施す事によりゲート側壁に第２の
窒化タングステン膜１４と第１のタングステンシリサイ
ド膜１５からなるサイドウォールを形成する。次に、前
記ゲート側壁の前記サイドウォールをマスクとしてＲＩ
Ｅを施しポリシリコン膜（ゲート電極下部）３をエッチ
ングする事によりゲート電極の下部の形成を行う。しか
る後に、図５に示す様に後酸化工程を施すことによっ
て、ポリシリコン膜側壁の丸み７及びポリシリコン膜下
端部の丸み８を形成した後、イオン注入によりＮ型のソ
ース・ドレイン領域９を形成し、ゲートの基本的な構造
が完成する。次に、図６示す様に層間絶縁膜１０を堆積
し、リソグラフィ及びエッチングを施す事により、層間
絶縁膜１０及び第１の窒化珪素膜６に対して接続孔１１
を形成する。次に、次に、全面に金属膜を堆積し、リソ
グラフィ及びエッチングにより配線層１２を形成する。
【００１４】以下、上記工程を用いる事により得られる
効果として、まず第１の従来例に対する効果を述べる。
本実施例においては、ゲートＲＩＥ後の後酸化工程でゲ
ート電極下部のポリシリコン膜（ゲート電極下部）３が
熱酸化され端部に丸み８が形成される際、タングステン
膜５ａの側壁に形成された導伝性膜（第２の窒化タング
ステン膜１４と第１のタングステンシリサイド膜１５）
は配線抵抗の低減に寄与する為、ゲートの幅を増大する
ことなくタングステン膜の気化を防止する事が可能とな
る。また、前記気化防止により、基板へのタングステン
付着に起因した接合リーク増大等のデバイス特性劣化が
防止される。またタングステンの酸化防止の効果もある
為、第１の従来例で述べたＨ2 ＯとＨ2 の分圧および流
量の制御が不要となり、コスト低減に寄与する事が可能
となる。ここで、配線抵抗の上昇抑制に関し、従来例と
の差異を説明する。上記第１の従来例では、抵抗の上昇
率はＡ／（Ｌ−Ａ）［Ａ：気化により細ったゲートの
幅，Ｌ：気化前におけるゲートの幅］だけ発生する。こ
れに対して、本実施例では前記導電性の気化防止膜を使
用する事によりゲート部の配線抵抗の上昇は抑えられ
る。
効果として、まず第１の従来例に対する効果を述べる。
本実施例においては、ゲートＲＩＥ後の後酸化工程でゲ
ート電極下部のポリシリコン膜（ゲート電極下部）３が
熱酸化され端部に丸み８が形成される際、タングステン
膜５ａの側壁に形成された導伝性膜（第２の窒化タング
ステン膜１４と第１のタングステンシリサイド膜１５）
は配線抵抗の低減に寄与する為、ゲートの幅を増大する
ことなくタングステン膜の気化を防止する事が可能とな
る。また、前記気化防止により、基板へのタングステン
付着に起因した接合リーク増大等のデバイス特性劣化が
防止される。またタングステンの酸化防止の効果もある
為、第１の従来例で述べたＨ2 ＯとＨ2 の分圧および流
量の制御が不要となり、コスト低減に寄与する事が可能
となる。ここで、配線抵抗の上昇抑制に関し、従来例と
の差異を説明する。上記第１の従来例では、抵抗の上昇
率はＡ／（Ｌ−Ａ）［Ａ：気化により細ったゲートの
幅，Ｌ：気化前におけるゲートの幅］だけ発生する。こ
れに対して、本実施例では前記導電性の気化防止膜を使
用する事によりゲート部の配線抵抗の上昇は抑えられ
る。
【００１５】以下、上記工程を用いる事により得られる
効果として、第２の従来例に対する効果を述べる。上記
の様に、第１の従来例では、抵抗の上昇率はＡ／（Ｌ−
Ａ）だけ発生する。これに対して、第２の従来例では、
上記の様にこの配線抵抗の上昇が抑制されるが、ゲート
の側壁に形成された第２の窒化タングステン膜１４は、
ゲートの電気的な機能として何ら働きをするものではな
く、ゲートの領域を増大する原因となる。これはメモリ
セルの面積増大となり、微細化の促進を妨げる要因にな
る。これに対し、本実施例においては、第１の従来例に
対する効果で述べた様に、ゲートの側壁に形成された第
２の窒化タングステン膜１４と第１のタングステンシリ
サイド膜１５はその導伝性によりゲートの配線抵抗の低
減に寄与する。従って、第２の従来例と同じゲートの
幅，及びゲートのアスペクト比が許容される場合には、
ゲートの配線抵抗の低減化が可能となる。この効果を換
言すると、第２の従来例と同じゲートの幅，及びゲート
の配線抵抗が許容される場合には、より薄いタングステ
ン膜の形成が許容される為、第２の従来例よりもアスペ
クト比を下げる事が可能となり、平坦化プロセスに貢献
する事ができる。また、第２の従来例と同じゲートの配
線抵抗，及びゲートのアスペクト比が許容される場合に
は、より狭いゲートの幅を有する製品設計が可能とな
る。
効果として、第２の従来例に対する効果を述べる。上記
の様に、第１の従来例では、抵抗の上昇率はＡ／（Ｌ−
Ａ）だけ発生する。これに対して、第２の従来例では、
上記の様にこの配線抵抗の上昇が抑制されるが、ゲート
の側壁に形成された第２の窒化タングステン膜１４は、
ゲートの電気的な機能として何ら働きをするものではな
く、ゲートの領域を増大する原因となる。これはメモリ
セルの面積増大となり、微細化の促進を妨げる要因にな
る。これに対し、本実施例においては、第１の従来例に
対する効果で述べた様に、ゲートの側壁に形成された第
２の窒化タングステン膜１４と第１のタングステンシリ
サイド膜１５はその導伝性によりゲートの配線抵抗の低
減に寄与する。従って、第２の従来例と同じゲートの
幅，及びゲートのアスペクト比が許容される場合には、
ゲートの配線抵抗の低減化が可能となる。この効果を換
言すると、第２の従来例と同じゲートの幅，及びゲート
の配線抵抗が許容される場合には、より薄いタングステ
ン膜の形成が許容される為、第２の従来例よりもアスペ
クト比を下げる事が可能となり、平坦化プロセスに貢献
する事ができる。また、第２の従来例と同じゲートの配
線抵抗，及びゲートのアスペクト比が許容される場合に
は、より狭いゲートの幅を有する製品設計が可能とな
る。
【００１６】次に、本発明の第２の実施例を図７〜１２
を参照して説明するとともに、従来例との差異を説明す
る。図１２は本発明の半導体装置の第２の実施例におけ
るゲート構造の断面図である。Ｐ型の半導体基板１上に
ゲート絶縁膜２を介してタングステン膜（ゲート電極上
部）５ａとポリシリコン膜（ゲート電極下部）３からな
るポリメタルゲートが形成され、ゲートの両側の半導体
基板１にはソース・ドレイン拡散層９が形成されてい
る。第１の実施例との主な相違点は、タングステン膜
（ゲート電極上部）５ａと第１の窒化珪素膜６の間に第
３の窒化タングステン膜１７と第２のタングステンシリ
サイド膜１８が設けられている事である。上記第２のタ
ングステンシリサイド膜１８は、後述する第１の窒化珪
素膜６に対する接続孔１１開口工程後のレジスト剥離工
程において、アッシャー処理と併用される過酸化水素水
と硫酸の混合液の処理からタングステン膜５ａを保護す
るために形成される。この膜により、アッシャーに加え
て硫酸と過酸化水素水の混合液の処理が可能となり、よ
り確実にレジスト剥離をすることができる。また、第１
の窒化タングステン膜１６及び第３の窒化タングステン
膜１７は、各々ポリシリコン膜（ゲート電極下部）３と
タングステン膜（ゲート電極上部）５ａの反応及び、タ
ングステン膜（ゲート電極上部）５ａと第２のタングス
テンシリサイド膜１８の反応を防ぐ役割をする。
を参照して説明するとともに、従来例との差異を説明す
る。図１２は本発明の半導体装置の第２の実施例におけ
るゲート構造の断面図である。Ｐ型の半導体基板１上に
ゲート絶縁膜２を介してタングステン膜（ゲート電極上
部）５ａとポリシリコン膜（ゲート電極下部）３からな
るポリメタルゲートが形成され、ゲートの両側の半導体
基板１にはソース・ドレイン拡散層９が形成されてい
る。第１の実施例との主な相違点は、タングステン膜
（ゲート電極上部）５ａと第１の窒化珪素膜６の間に第
３の窒化タングステン膜１７と第２のタングステンシリ
サイド膜１８が設けられている事である。上記第２のタ
ングステンシリサイド膜１８は、後述する第１の窒化珪
素膜６に対する接続孔１１開口工程後のレジスト剥離工
程において、アッシャー処理と併用される過酸化水素水
と硫酸の混合液の処理からタングステン膜５ａを保護す
るために形成される。この膜により、アッシャーに加え
て硫酸と過酸化水素水の混合液の処理が可能となり、よ
り確実にレジスト剥離をすることができる。また、第１
の窒化タングステン膜１６及び第３の窒化タングステン
膜１７は、各々ポリシリコン膜（ゲート電極下部）３と
タングステン膜（ゲート電極上部）５ａの反応及び、タ
ングステン膜（ゲート電極上部）５ａと第２のタングス
テンシリサイド膜１８の反応を防ぐ役割をする。
【００１７】以下図７〜１２を用いて第２の実施例に係
る半導体装置の製造方法を説明する。まず、図７に示す
ように、Ｐ型の半導体基板１上に熱酸化により膜厚が４
０ｎｍ程度のゲート酸化膜２を形成する。次に膜厚が１
００ｎｍ程度のポリシリコン膜（ゲート電極下部）３を
ＣＶＤにより、また膜厚が５ｎｍ程度の第１の窒化タン
グステン膜１６，膜厚が４０ｎｍ程度のタングステン膜
（ゲート電極上部）５ａ，膜厚が５ｎｍ程度の第３の窒
化タングステン膜１７，及び膜厚が１００ｎｍ程度の第
２のタングステンシリサイド膜１８をスパッタリング法
により順次堆積する。次に第２のタングステンシリサイ
ド膜１８上に第１の窒化珪素膜６をＣＶＤ法により堆積
する。次に図８に示す様に、図示せぬレジストをマスク
にしてリソグラフィを施し第１の窒化珪素膜６をエッチ
ングし、第１の窒化珪素膜６をマスクとして第２のタン
グステンシリサイド膜１８，第３の窒化タングステン膜
１７，タングステン膜（ゲート電極上部）５ａ，第１の
窒化タングステン膜１６をエッチングすることにより図
８に示す様なゲート電極上部を形成する。次に、図９に
示す様に膜厚が５ｎｍ程度の第２の窒化タングステン膜
１４と膜厚が１０ｎｍ程度の第１のタングステンシリサ
イド膜１５をスパッタリング法により順次堆積する。次
に、図１０に示すようにＲＩＥによりエッチバックを施
し、ゲート側壁の第２の窒化タングステン膜１４と第１
のタングステンシリサイド膜１５からなるサイドウォー
ルをマスクとしてＲＩＥを施した後、ポリシリコン膜
（ゲート電極下部）３をエッチングする事によりゲート
電極下部の形成を行う。しかる後に、図１１に示す様
に、第１の実施例と同様の方法により、後酸化工程を施
すことによって、ポリシリコン膜側壁の丸み７及びポリ
シリコン膜下端部の丸み８を形成した後、イオン注入に
よりＮ型のソース・ドレイン領域９を形成する。次に図
１２に示す様に、第１の実施例と同様の方法で、層間絶
縁膜１０，接続孔１１を形成した後、全面に金属膜を堆
積し、リソグラフィ及びエッチングにより配線層１２を
形成する。
る半導体装置の製造方法を説明する。まず、図７に示す
ように、Ｐ型の半導体基板１上に熱酸化により膜厚が４
０ｎｍ程度のゲート酸化膜２を形成する。次に膜厚が１
００ｎｍ程度のポリシリコン膜（ゲート電極下部）３を
ＣＶＤにより、また膜厚が５ｎｍ程度の第１の窒化タン
グステン膜１６，膜厚が４０ｎｍ程度のタングステン膜
（ゲート電極上部）５ａ，膜厚が５ｎｍ程度の第３の窒
化タングステン膜１７，及び膜厚が１００ｎｍ程度の第
２のタングステンシリサイド膜１８をスパッタリング法
により順次堆積する。次に第２のタングステンシリサイ
ド膜１８上に第１の窒化珪素膜６をＣＶＤ法により堆積
する。次に図８に示す様に、図示せぬレジストをマスク
にしてリソグラフィを施し第１の窒化珪素膜６をエッチ
ングし、第１の窒化珪素膜６をマスクとして第２のタン
グステンシリサイド膜１８，第３の窒化タングステン膜
１７，タングステン膜（ゲート電極上部）５ａ，第１の
窒化タングステン膜１６をエッチングすることにより図
８に示す様なゲート電極上部を形成する。次に、図９に
示す様に膜厚が５ｎｍ程度の第２の窒化タングステン膜
１４と膜厚が１０ｎｍ程度の第１のタングステンシリサ
イド膜１５をスパッタリング法により順次堆積する。次
に、図１０に示すようにＲＩＥによりエッチバックを施
し、ゲート側壁の第２の窒化タングステン膜１４と第１
のタングステンシリサイド膜１５からなるサイドウォー
ルをマスクとしてＲＩＥを施した後、ポリシリコン膜
（ゲート電極下部）３をエッチングする事によりゲート
電極下部の形成を行う。しかる後に、図１１に示す様
に、第１の実施例と同様の方法により、後酸化工程を施
すことによって、ポリシリコン膜側壁の丸み７及びポリ
シリコン膜下端部の丸み８を形成した後、イオン注入に
よりＮ型のソース・ドレイン領域９を形成する。次に図
１２に示す様に、第１の実施例と同様の方法で、層間絶
縁膜１０，接続孔１１を形成した後、全面に金属膜を堆
積し、リソグラフィ及びエッチングにより配線層１２を
形成する。
【００１８】上記工程を用いる事で、第２の実施例にお
いても、第１の実施例と同じ効果を得る事ができる。ま
た、第１の窒化珪素膜６にコンタクトを開口した後のレ
ジスト剥離工程において、アッシャー処理及び過酸化水
素水と硫酸の混合液による処理が施されるが、その際、
本実施例の様に第１の窒化珪素膜６の下に第２のタング
ステンシリサイド膜１８を形成する事により、処理液か
らタングステン膜（ゲート電極上部）５ａを保護する事
が可能となり、その結果、アッシャーに加えて過酸化水
素水と硫酸の混合液による処理の適用が可能となり、レ
ジスト剥離をより確実に行う事が可能となる。また、タ
ングステン膜（ゲート電極上部）５ａと第２のタングス
テンシリサイド膜１８の間に反応防止膜である窒化タン
グステンを形成する事により、この２つの膜の反応が抑
えられる。
いても、第１の実施例と同じ効果を得る事ができる。ま
た、第１の窒化珪素膜６にコンタクトを開口した後のレ
ジスト剥離工程において、アッシャー処理及び過酸化水
素水と硫酸の混合液による処理が施されるが、その際、
本実施例の様に第１の窒化珪素膜６の下に第２のタング
ステンシリサイド膜１８を形成する事により、処理液か
らタングステン膜（ゲート電極上部）５ａを保護する事
が可能となり、その結果、アッシャーに加えて過酸化水
素水と硫酸の混合液による処理の適用が可能となり、レ
ジスト剥離をより確実に行う事が可能となる。また、タ
ングステン膜（ゲート電極上部）５ａと第２のタングス
テンシリサイド膜１８の間に反応防止膜である窒化タン
グステンを形成する事により、この２つの膜の反応が抑
えられる。
【００１９】尚、上記各実施例に対しては材料，導伝
型，ＬＤＤ構造或いはエクステンション構造の適用，そ
の他構造の位置関係や工程の前後関係等は本発明の技術
的思想に基いて種々に変形させることが容易に考えられ
る。例えばゲート上部にタングステン膜を用いたが、モ
リブデン膜，チタン膜等の高融点金属の適用電極材料の
置換が可能である。また、第１の窒化珪素膜６の下に設
けられた第２のタングステンシリサイド膜１８は、過酸
化水素水からタングステン膜５ａが保護されればよく、
タングステンシリサイド膜に限らず、チタンシリサイド
膜，ポリシリコン膜等、他の材質でもよい。
型，ＬＤＤ構造或いはエクステンション構造の適用，そ
の他構造の位置関係や工程の前後関係等は本発明の技術
的思想に基いて種々に変形させることが容易に考えられ
る。例えばゲート上部にタングステン膜を用いたが、モ
リブデン膜，チタン膜等の高融点金属の適用電極材料の
置換が可能である。また、第１の窒化珪素膜６の下に設
けられた第２のタングステンシリサイド膜１８は、過酸
化水素水からタングステン膜５ａが保護されればよく、
タングステンシリサイド膜に限らず、チタンシリサイド
膜，ポリシリコン膜等、他の材質でもよい。
【００２０】
【発明の効果】本発明は、ゲート電極部材の側壁にタン
グステンシリサイド等の導伝性の膜からなるサイドウォ
ールを形成することにより、酸化時における気化を防止
する。サイドウォールに導伝性の膜を用いることで、メ
モリセルの面積を増大させずに、気化を原因とした配線
抵抗の上昇を抑える事ができる。また、上記の気化防止
により、ゲート電極部材の気化を原因とした金属汚染に
よるデータ保持（data retention）性能劣化等、製品の
信頼性劣化を防止する事ができる。
グステンシリサイド等の導伝性の膜からなるサイドウォ
ールを形成することにより、酸化時における気化を防止
する。サイドウォールに導伝性の膜を用いることで、メ
モリセルの面積を増大させずに、気化を原因とした配線
抵抗の上昇を抑える事ができる。また、上記の気化防止
により、ゲート電極部材の気化を原因とした金属汚染に
よるデータ保持（data retention）性能劣化等、製品の
信頼性劣化を防止する事ができる。
【図１】本発明の第１の実施例による半導体装置の製造
方法に係る一工程段階の断面図。
方法に係る一工程段階の断面図。
【図２】本発明の第１の実施例による半導体装置の製造
方法に係る一工程段階の断面図。
方法に係る一工程段階の断面図。
【図３】本発明の第１の実施例による半導体装置の製造
方法に係る一工程段階の断面図。
方法に係る一工程段階の断面図。
【図４】本発明の第１の実施例による半導体装置の製造
方法に係る一工程段階の断面図。
方法に係る一工程段階の断面図。
【図５】本発明の第１の実施例による半導体装置の製造
方法に係る一工程段階の断面図。
方法に係る一工程段階の断面図。
【図６】本発明の第１の実施例による半導体装置の製造
方法に係る一工程段階の断面図。
方法に係る一工程段階の断面図。
【図７】本発明の第２の実施例による半導体装置の製造
方法に係る一工程段階の断面図。
方法に係る一工程段階の断面図。
【図８】本発明の第２の実施例による半導体装置の製造
方法に係る一工程段階の断面図。
方法に係る一工程段階の断面図。
【図９】本発明の第２の実施例による半導体装置の製造
方法に係る一工程段階の断面図。
方法に係る一工程段階の断面図。
【図１０】本発明の第２の実施例による半導体装置の製
造方法に係る一工程段階の断面図。
造方法に係る一工程段階の断面図。
【図１１】本発明の第２の実施例による半導体装置の製
造方法に係る一工程段階の断面図。
造方法に係る一工程段階の断面図。
【図１２】本発明の第２の実施例による半導体装置の製
造方法に係る一工程段階の断面図。
造方法に係る一工程段階の断面図。
【図１３】第１の従来例による半導体装置の製造方法に
係る一工程段階の断面図。
係る一工程段階の断面図。
【図１４】第１の従来例による半導体装置の製造方法に
係る一工程段階の断面図。
係る一工程段階の断面図。
【図１５】第１の従来例による半導体装置の製造方法に
係る一工程段階の断面図。
係る一工程段階の断面図。
【図１６】第１の従来例による半導体装置の製造方法に
係る一工程段階の断面図。
係る一工程段階の断面図。
【図１７】第２の従来例による半導体装置の製造方法に
係る一工程段階の断面図。
係る一工程段階の断面図。
【図１８】第２の従来例による半導体装置の製造方法に
係る一工程段階の断面図。
係る一工程段階の断面図。
【図１９】第２の従来例による半導体装置の製造方法に
係る一工程段階の断面図。
係る一工程段階の断面図。
【図２０】第２の従来例による半導体装置の製造方法に
係る一工程段階の断面図。
係る一工程段階の断面図。
【図２１】第２の従来例による半導体装置の製造方法に
係る一工程段階の断面図。
係る一工程段階の断面図。
【図２２】第２の従来例による半導体装置の製造方法に
係る一工程段階の断面図。
係る一工程段階の断面図。
１ ：半導体基板 ２ ：ゲート酸化膜 ３ ：ポリシリコン膜（ゲート電極下部） ４ ：自然酸化膜 ５ａ：タングステン膜（ゲート電極上部） ５ｂ：タングステンシリサイド膜（ゲート電極上部） ６ ：第１の窒化珪素膜 ７ ：ポリシリコン膜側壁の丸み ８ ：ポリシリコン膜下端部の丸み ９ ：Ｎ型ソース／ドレイン領域 １０ ：層間絶縁膜 １１ ：接続孔 １２ ：導電層 １３ ：第２の窒化珪素膜 １４ ：第２の窒化タングステン膜 １５ ：第１のタングステンシリサイド膜 １６ ：第１の窒化タングステン膜 １７ ：第３の窒化タングステン膜 １８ ：第２のタングステンシリサイド膜
Claims (2)
- 【請求項１】下層がポリシリコン膜からなり上層が高融
点金属膜からなるゲート電極を備えた半導体装置の製造
方法において、前記高融点金属膜をタングステンシリサ
イド膜により被膜する工程と前記工程後前記ポリシリコ
ン膜が露出した状態で酸化を施す工程を含む事を特徴と
する半導体装置の製造方法。 - 【請求項２】半導体基板上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上にポリシリコン膜を堆積する
工程と、前記ポリシリコン膜上に高融点金属膜を堆積す
る工程と、前記高融点金属膜上に窒化珪素膜を堆積する
工程と、前記窒化珪素膜と前記高融点金属膜を選択的に
エッチングする工程と、タングステンシリサイド膜を堆
積する工程と、前記タングステンシリサイド膜を少なく
とも前記高融点金属膜の側壁に残して除去する工程と、
前記工程より得られるタングステンシリサイド膜をマス
クとして前記ポリシリコン膜を選択的にエッチングして
前記高融点金属膜及び前記ポリシリコン膜からなるゲー
ト電極を形成する工程と、露出された前記ゲート絶縁膜
及び前記ポリシリコン膜に対する酸化処理を施す工程を
含む事を特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9245862A JPH1187695A (ja) | 1997-09-11 | 1997-09-11 | 半導体装置の製造方法 |
| US09/151,657 US6236093B1 (en) | 1997-09-11 | 1998-09-11 | Semiconductor device including gate electrode having polymetal structure and method of manufacturing of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9245862A JPH1187695A (ja) | 1997-09-11 | 1997-09-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187695A true JPH1187695A (ja) | 1999-03-30 |
Family
ID=17139937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9245862A Pending JPH1187695A (ja) | 1997-09-11 | 1997-09-11 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6236093B1 (ja) |
| JP (1) | JPH1187695A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289809B1 (ko) * | 1999-04-08 | 2001-05-15 | 김영환 | 모스 소자 제조방법 |
| KR100419874B1 (ko) * | 2001-12-22 | 2004-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 워드 라인 형성 방법 |
| JP2009515328A (ja) * | 2005-11-04 | 2009-04-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲートに近接したコンタクト・ホールを有する半導体トランジスタ |
| CN101958308A (zh) * | 2009-07-14 | 2011-01-26 | 瑞萨电子株式会社 | 半导体器件 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299386B1 (ko) * | 1998-12-28 | 2001-11-02 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
| US6737716B1 (en) * | 1999-01-29 | 2004-05-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP3059150B1 (ja) * | 1999-02-02 | 2000-07-04 | 沖電気工業株式会社 | ゲ―ト電極構造及びその製造方法 |
| KR100357225B1 (ko) * | 2000-02-29 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 제조방법 |
| JP2002151686A (ja) * | 2000-11-15 | 2002-05-24 | Nec Corp | 半導体装置およびその製造方法 |
| JP2005277024A (ja) * | 2004-03-24 | 2005-10-06 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR100694660B1 (ko) * | 2006-03-08 | 2007-03-13 | 삼성전자주식회사 | 트랜지스터 및 그 제조 방법 |
| JP2008159614A (ja) * | 2006-12-20 | 2008-07-10 | Toshiba Corp | 不揮発性半導体メモリ |
| US8269553B2 (en) * | 2007-12-04 | 2012-09-18 | Advantest Corporation | Delay circuit |
| JP5309619B2 (ja) * | 2008-03-07 | 2013-10-09 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP2014103204A (ja) * | 2012-11-19 | 2014-06-05 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
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| JPS52156576A (en) * | 1976-06-23 | 1977-12-27 | Hitachi Ltd | Production of mis semiconductor device |
| JPH07183513A (ja) | 1993-12-24 | 1995-07-21 | Toshiba Corp | 半導体装置の製造方法 |
| US5576579A (en) * | 1995-01-12 | 1996-11-19 | International Business Machines Corporation | Tasin oxygen diffusion barrier in multilayer structures |
| US5796151A (en) * | 1996-12-19 | 1998-08-18 | Texas Instruments Incorporated | Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes |
| US5925918A (en) * | 1997-07-30 | 1999-07-20 | Micron, Technology, Inc. | Gate stack with improved sidewall integrity |
-
1997
- 1997-09-11 JP JP9245862A patent/JPH1187695A/ja active Pending
-
1998
- 1998-09-11 US US09/151,657 patent/US6236093B1/en not_active Expired - Lifetime
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| JP2009515328A (ja) * | 2005-11-04 | 2009-04-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲートに近接したコンタクト・ホールを有する半導体トランジスタ |
| US7985643B2 (en) | 2005-11-04 | 2011-07-26 | International Business Machines Corporation | Semiconductor transistors with contact holes close to gates |
| CN101958308A (zh) * | 2009-07-14 | 2011-01-26 | 瑞萨电子株式会社 | 半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6236093B1 (en) | 2001-05-22 |
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