KR100419874B1 - 반도체 소자의 워드 라인 형성 방법 - Google Patents
반도체 소자의 워드 라인 형성 방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 워드 라인 형성 방법에 관한 것으로, 텅스텐 워드라인의 텅스텐 산화를 방지할 수 있는 워드 라인 형성 방법에 관한 것이다.
이를 위해, 본 발명에 의한 반도체 소자의 워드 라인 형성 방법은, 실리콘 기판 상부에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 게이트로 사용될 패턴으로 형성하는 단계와, 상기 구조물 상부에 소정 두께의 산화막을 형성하는 단계와, 상기 폴리실리콘막이 드러나도록 상기 산화막을 평탄화하는 단계와, 상기 구조물 상부에 텅스텐막과 하드마스크로 사용될 질화막을 차례로 형성하는 단계와, 상기 폴리실리콘막을 패터닝한 마스크 패턴과 동일한 마스크 패턴을 사용하여 상기 질화막과 텅스텐막을 식각하는 단계와, 상기 텅스텐막을 식각한 후 하부의 산화막을 소정 부분까지 식각하는 단계와, 상기 구조물 상부에 텅스텐막의 산화 방지를 위한 질화막을 소정의 두께로 형성하는 단계와, 상기 질화막을 비등방성 식각 공정으로 식각하는 단계와, 상기 산화막을 비등방성 식각하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 워드 라인 형성 방법에 관한 것으로, 특히 텅스텐 워드라인의 텅스텐 산화를 방지할 수 있는 워드 라인 형성 방법에 관한 것이다.
일반적으로, 메모리 소자에 있어서 워드 라인은 셀을 선택하는 역할을 하고, 비트 라인은 선택된 셀에 데이터를 전달하는 역할을 한다. 여기서, 메모리 소자의주변 영역에서는 워드 라인과 비트 라인이 콘택된다.
이러한 워드 라인과 비트 라인은 신호지연을 방지하기 위하여 전도성이 우수한 물질로 형성되어야 한다. 따라서, 종래에는 워드라인과 비트 라인으로 전도특성이 우수한 도핑된 폴리실리콘막과 텅스텐 실리사이드막의 2중막으로 된 텅스텐 폴리사이드 구조가 이용된다.
그러면, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 워드 라인 형성 방법 및 그 문제점에 대해 설명하기로 한다.
도 1a 및 도 1b는 종래의 텅스텐 워드라인에서, 소자의 신뢰성 향상을 위한 산화 공정 시 텅스텐이 산화되어 부피가 늘어나는 모양을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 종래의 텅스텐 워드라인은 실리콘 기판(10) 상에 폴리실리콘막(1)과 텅스텐막(2) 그리고 하드마스크 질화막(3)이 순차적으로 증착된다. 그후, 적층된 하드마스크 질화막(3), 텅스텐막(2), 폴리실리콘막(1)을 소정 부분 패터닝하여 워드 라인을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 소자의 신뢰성 향상을 위해 폴리실리콘막(1)을 산화하는 공정을 실시한다.
그후, 도면에 도시되지 않았지만, 워드 라인이 형성된 반도체 기판(10) 상부에 절연막을 증착한다음, 하드마스크 질화막(3) 표면이 노출되도록 블랭킷 식각하여, 워드 라인 측벽에 스페이서을 형성한다.
그후, 워드 라인의 양측에 소오스, 드레인용 불순물을 주입하고, 결과물 상에 층간 절연막을 증착한다.
그리고나서, 워드 라인의 텅스텐막(2) 표면이 노출되도록 절연막의 소정 부분을 식각한다음, 노출된 텅스텐막(2)과 콘택되도록, 비트 라인(도시되지 않음)을 형성한다.
그러나, 종래기술에 따른 반도체 소자의 워드 라인 형성 방법은 워드 라인을 형성한 후 소자의 신뢰성 향상을 위해 폴리실리콘막(1)을 산화시키는데, 이때 텅스텐막(2)이 폴리실리콘막(1)과 같이 산화되어 텅스텐막(2)의 측벽에 텅스텐 산화막(4)이 형성된다. 이로 인해, 워드 라인의 부피가 팽창되고 저항이 증가되며, 워드라인 모양이 변형되어 후속 공정 진행이 불가능하게 되는 문제점이 있었다. 이러한 문제점을 해결하기 위해, 폴리실리콘막(1)만 산화시키고 텅스텐막(2)은 산화시키지 않는 선택적 산화 장비를 사용하게 되면, 제조 비용이 상승하여 제품의 경쟁력을 저하시키는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 폴리실리콘막의 측벽에는 산소를 투과하는 산화막을 증착시키고 텅스텐막의 측벽에는 산호가 투과하지 못하는 질화막을 증착시켜, 텅스텐 워드라인의 산화 공정시 폴리실리콘막만 산화시키고 텅스텐막은 산화가 되지 않도록 한 반도체 소자의 워드 라인 형성 방법을 제공하는데 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 워드 라인 형성 방법에 따른 문제점을 설명하기 위한 단면도
도 2a 내지 도 2j는 본 발명에 의한 반도체 소자의 워드 라인 형성 방법을 설명하기 위한 제조공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 실리콘 기판 1 : 폴리실리콘막
2 : 텅스텐막 3 : 하드마스크 질화막
5, 7 : 산화막 6 : 질화막
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 워드 라인 형성 방법은,
실리콘 기판 상부에 폴리실리콘막을 형성하는 단계와,
상기 폴리실리콘막을 게이트로 사용될 패턴으로 형성하는 단계와,
상기 구조물 상부에 소정 두께의 산화막을 형성하는 단계와,
상기 폴리실리콘막이 드러나도록 상기 산화막을 평탄화하는 단계와,
상기 구조물 상부에 텅스텐막과 하드마스크로 사용될 질화막을 차례로 형성하는 단계와,
상기 폴리실리콘막을 패터닝한 마스크 패턴과 동일한 마스크 패턴을 사용하여 상기 질화막과 텅스텐막을 식각하는 단계와,
상기 텅스텐막을 식각한 후 하부의 산화막을 소정 부분까지 식각하는 단계와,
상기 구조물 상부에 텅스텐막의 산화 방지를 위한 질화막을 소정의 두께로 형성하는 단계와,
상기 질화막을 비등방성 식각 공정으로 식각하는 단계와,
상기 산화막을 비등방성 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 폴리실리콘막이 드러나도록 상기 산화막을 평탄화하는 방법은 화학적기계적연마(CMP) 공정을 사용하는 것을 특징으로 한다.
상기 폴리실리콘막이 드러나도록 상기 산화막을 평탄화하는 방법은 블랭킷 에치백 공정을 사용하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2a 내지 도 2j는 본 발명에 의한 반도체 소자의 워드 라인 형성 방법을 설명하기 위한 제조공정 단면도이다.
먼저, 도 2a에 도시된 공정은, 실리콘 기판(10) 상부에 폴리실리콘막(1)을 형성한 단계이다.
이어서, 도 2b에 도시된 공정은, 상기 폴리실리콘막(1)을 게이트로 사용될 패턴으로 형성한 단계이다.
이어서, 도 2c에 도시된 공정은, 도 2c의 구조물 상부에 소정 두께의 산화막(5)을 증착하여 형성한 단계이다.
이어서, 도 2d에 도시된 공정은, 화학적기계적연마(CMP) 공정으로 상기 폴리실리콘막(1)이 드러나도록 상기 산화막(5)을 평탄화한 단계이다.
이때, 상기 폴리실리콘막(1)이 드러나도록 상기 산화막(5)을 평탄화하는 공정은 화학적기계적연마(CMP) 공정 대신에 블랭킷 에치백(Blanket Etchback) 공정을 통해서도 실시할 수 있다.
이어서, 도 2e에 도시된 공정은, 도 2d의 구조물 상부에 텅스텐막(2)과 하드마스크(Hardmask)로 사용될 질화막(3)을 차례로 형성한 단계이다.
이어서, 도 2f에 도시된 공정은, 상기 폴리실리콘막(1)을 패터닝한 마스크 패턴과 동일한 마스크 패턴을 사용하여 상기 질화막(3)과 텅스텐막(2)을 식각한 단계이다.
이어서, 도 2g에 도시된 공정은, 도 2f의 식각 공정시 상기 텅스텐막(2)을 식각한 후 하부의 산화막(5)을 소정 부분까지 식각한 단계이다.
이어서, 도 2h에 도시된 공정은, 도 2g의 구조물 상부에 텅스텐막(2)의 산화 방지를 위한 질화막(6)을 소정의 두께로 얇게 형성한 단계이다.
이어서, 도 2i에 도시된 공정은, 상기 질화막(6)을 비등방성 식각 공정으로 식각한 단계이다.
마지막으로, 도 2j에 도시된 공정은, 상기 질화막(6)을 비등방성 식각한 후 상기 산화막(5)을 비등방성 식각한 단계이다.
도 2j의 공정까지 완료한 다음 종래와 같이, 소자의 신뢰성 향상을 위한 산화 공정을 진행하면 측벽에 산화막(7)이 형성된 폴리실리콘막(1)의 일부만 산화되고, 측벽에 질화막(6)이 형성된 텅스텐막(2)과 나머지 폴리실리콘막(1)의 일부는 산화되지 않는다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 워드 라인 형성 방법에 의하면, 폴리실리콘막의 측벽에는 산소를 투과하는 산화막을 증착시키고 텅스텐막의 측벽에는 산호가 투과하지 못하는 질화막을 증착시켜, 텅스텐 워드라인의 산화 공정시 폴리실리콘막만 산화시키고 텅스텐막은 산화가 되지 않도록 할 수 있다.
이와 같이, 워드라인 물질로 텅스텐을 사용할 경우, 텅스텐은 산화 시키지 않고, 폴리실리콘만 선택적으로 산화 시키는 장비를 사용하지 않고도 기존에 사용하던 공정을 통하여, 보다 확실하게 텅스텐의 산화를 방지할 수 있다.
따라서, 새로운 산화 공정의 개발이 필요치 않을 뿐만 아니라 기존의 진행하던 산화 공정을 그대로 사용함으로써 새로운 대체 물질에 대해서 보다 빠르게 공정 안정화를 기대할 수 있다.
결국, 새로운 산화 공정의 개발에 드는 비용의 감소 뿐만 아니라 폴리실리콘막 선택적으로 산화시키는 장비 구입이 필요치 않아, 새로운 장비 구입으로 인한 비용이 전혀 들지 않는다. 그리고, 확실하게 텅스텐의 산화를 방지함으로써 텅스텐의 산화 방지 실패에서 오는 불필요한 공정비용 감소뿐만 아니라, 소자의 동자 실패를 감소시키고 신뢰성을 향상시켜 결과적으로 수율이 증가하게 될 것이다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (3)
- 반도체 기판 상부에 폴리실리콘막을 형성한 후 게이트 패턴을 형성하는 단계와,상기 구조물 상부에 소정 두께의 산화막을 형성하는 단계와,상기 폴리실리콘막이 드러나도록 상기 산화막을 평탄화하는 단계와,상기 구조물 상부에 텅스텐막과 하드마스크로 사용될 질화막을 차례로 형성하는 단계와,상기 폴리실리콘막을 패터닝한 마스크 패턴과 동일한 마스크 패턴을 사용하여 상기 질화막과 텅스텐막을 식각하는 단계와,상기 텅스텐막을 식각한 후 하부의 산화막을 소정 부분까지 식각하는 단계와,상기 구조물 상부에 텅스텐막의 산화 방지를 위한 질화막을 소정의 두께로 형성하는 단계와,상기 질화막을 비등방성 식각 공정으로 식각하는 단계와,상기 산화막을 비등방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 워드 라인 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘막이 드러나도록 상기 산화막을 평탄화하는 방법은 화학적기계적연마(CMP) 공정을 사용하는 것을 특징으로 하는 반도체 소자의 워드 라인 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘막이 드러나도록 상기 산화막을 평탄화하는 방법은 블랭킷 에치백 공정을 사용하는 것을 특징으로 하는 반도체 소자의 워드 라인 형성 방법.
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