KR20040058989A - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 게이트 라인이 형성될 영역에 개구 라인이 형성되어 게이트 라인 영역이 정의된 절연막 패턴을 형성한 후 개구 라인의 측벽 및 저면에 유전체막을 형성하고 전도성 물질을 매립하여 콘트롤 게이트를 다마신 방식으로 형성함으로써, 절연막 패턴이 제거된 후에는 콘트롤 게이트의 측벽이 유전체막에 의해 보호되어 패터닝을 위한 후속 식각 공정 시 콘트롤 게이트용 물질층의 측벽에 식각 손상이 발생되는 것을 방지할 수 있는 플래시 메모리 소자의 제조 방법이 개시된다.
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 게이트 마스크를 이용한 식각 공정으로 콘트롤 게이트용 폴리실리콘층을 패터닝하는 과정에서 콘트롤 게이트용 폴리실리콘층의 측벽에 식각 손상이 발생되는 것을 방지할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리 셀은 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트, 소오스/드레인으로 이루어지며, 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 레이 아웃도들이고, 도 2a 내지 도 2c는 도 1a 내지 도 1c의 선 A-A'에 따른 각각의 단면도들이며, 도 3a 내지 도 3c는 도 1a 내지 도 1c의 선 B-B'에 따른 각각의 단면도들이다.
도 1a, 도 2a 및 도 3a를 참조하면, 반도체 기판(101)의 소자 분리 영역에 소자 분리막(102)을 형성한다. 이어서, 전체 상부에 터널 산화막(103) 및 플로팅 게이트용 폴리실리콘층(이하, 제1 폴리실리콘층; 104)을 순차적으로 형성한 후 식각 공정으로 제1 폴리실리콘층(104)을 1차 패터닝한다. 이때, 제1 폴리실리콘층(104)은 소자 분리 영역과 동일한 방향이면서, 워드라인 방향과는 수직 방향으로 패터닝된다. 이로 인해, 도 2a에서는 제1 폴리실리콘층(104)의 단면 모습만이 보이고, 도 3a에서는 소자 분리막(102)의 단면 모습만이 보인다.
도 1b, 도 2 b및 도 3b를 참조하면, 전체 상부에 유전체막(105), 콘트롤 게이트용 폴리실리콘층(이하, 제2 폴리실리콘층; 106), 실리사이드층(107) 및 하드 마스크(108)를 순차적으로 형성한 후, 게이트 마스크를 이용한 식각 공정으로 하드 마스크(108), 실리사이드층(107), 제2 폴리실리콘층(106) 및 유전체막(105)을 패터닝한다. 이때, 패터닝은 워드라인과 동일한 방향이면서 제1 폴리실리콘층(105)과는 수직 방향으로 진행된다.
한편, 반도체 기판의 전반에 걸쳐 식각 공정을 진행하더라도 도 2b에서와 같이 제1 폴리실리콘층(105)이 존재하는 활성 영역과 도 3b에서와 같이 제1 폴리실리콘층이 존재하지 않는 소자 분리 영역에서 식각 타겟(Etch target)이 달라진다. 즉, 도 2b에서와 같이 활성 영역에서는 제2 폴리실리콘층(106)이 식각되고 유전체막(105)이 노출되면 더 이상 식각이 진행되지 않지만, 도 3b에서와 같이 소자 분리 영역에서는 계속해서 제2 폴리실리콘층(106)의 식각이 진행된다. 이로 인해, 소자 분리 영역에서 제2 폴리실리콘층(도 3b의 106)이 식각되는 동안 활성 영역에서는 제2 폴리실리콘층(도 2의 106)의 측면이 플라즈마에 의해 손상되어 제2 폴리실리콘층(도 2의 106)의 하부에 언더 컷(106a)이 발생된다.
도 1c, 도 2c 및 도 3c를 참조하면, 게이트 마스크를 이용한 식각 공정이 완료되면, 제1 폴리실리콘층(104)을 자기 정렬 식각 공정으로 패터닝한다. 이때, 활성 영역의 제2 폴리실리콘층(도 2c의 106)의 측면에 발생된 언더 컷(106a)은 제1 폴리실리콘층(104)을 패터닝하는 과정에서 보다 더 손상되어 언더 컷(106a)이 심하게 발생된다. 이는 도 4에 도시된 단면 셈 사진을 통해서도 제2 폴리실리콘층(106)의 측면에 언더 컷(106a)이 발생되는 것을 확인할 수 있다.
이후, 도면에는 도시되어 있지 않지만, 이온 주입 공정으로 소오스/드레인(도시되지 않음)을 형성하여 플래시 메모리 셀을 제조한다.
상기와 같이, 제2 폴리실리콘층의 하부에 언더컷이 발생되면 플로팅 게이트와 콘트롤 게이트 간의 커플링 비가 감소하여 프로그램 동작이나 소거 동작 특성이 저하되는 문제점이 발생될 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트 라인이 형성될 영역에 개구 라인이 형성되어 게이트 라인 영역이 정의된 절연막 패턴을 형성한 후개구 라인의 측벽 및 저면에 유전체막을 형성하고 전도성 물질을 매립하여 콘트롤 게이트를 다마신 방식으로 형성함으로써, 절연막 패턴이 제거된 후에는 콘트롤 게이트의 측벽이 유전체막에 의해 보호되어 패터닝을 위한 후속 식각 공정 시 콘트롤 게이트용 물질층의 측벽에 식각 손상이 발생되는 것을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 레이 아웃도들이다.
도 2a 내지 도 2c는 도 1a 내지 도 1c의 선 A-A'에 따른 각각의 단면도들이다.
도 3a 내지 도 3c는 도 1a 내지 도 1c의 선 B-B'에 따른 각각의 단면도들이다.
도 4는 도 2b에서 제2 폴리실리콘층의 측면에 언더컷이 발생된 상태를 보여주는 단면 셈 사진이다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 레이 아웃도들이다.
도 6a 내지 도 6f는 도 5a 내지 도 5f의 선 C-C'에 따른 각각의 단면도들이다.
도 7a 내지 도 7f는 도 5a 내지 도 5f의 선 D-D'에 따른 각각의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 501 : 반도체 기판 102, 502 : 소자 분리막
103, 503 : 터널 산화막 104, 504 : 제1 폴리실리콘층
505 : 절연막 패턴 505a : 개구 라인
105, 506 : 유전체막 106, 507 : 제2 폴리실리콘층
106a : 언더컷 107, 508 : 실리사이드층
108 : 하드 마스크
본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 소자 분리 영역에는 소자 분리막이 형성되고, 활성 영역에는 터널 산화막 및 제1 폴리실리콘층이 형성된 반도체 기판이 제공되는 단계와, 게이트 라인이 형성될 영역에 개구 라인이 형성되어 게이트 라인 영역이 정의된 절연막 패턴을 형성하는 단계와, 개구 라인의 측벽 및 저면을 포함한 전체 상부에 유전체막을 형성하는 단계와, 개구 라인에 제2 폴리실리콘층 및 실리사이드층의 적층 구조를 형성하는 단계와, 절연막 패턴을 제거하는 단계와, 제1 폴리실리콘층을 자기 정렬 식각 공정으로 패터닝하는 단계와, 및 이온 주입 공정으로 소오스/드레인을 형성하는 단계를 포함한다.
상기에서, 제1 폴리실리콘층은 1000 내지 2500Å의 두께로 형성되며, 소자 분리막과 동일한 방향이면서 워드라인 방향과는 수직 방향의 패턴으로 형성된다.
절연막 패턴은 HDP, TEOS, BPSG 또는 PSG를 이용하여 4000 내지 5500Å의 두께로 형성할 수 있으며, 절연막 패턴으로 소자 분리 영역과 활성 영역의 단차를 완화시킬 수 있다.
제2 폴리실리콘층은 절연막 패턴의 표면보다 1000 내지 1200Å 정도 낮은 깊이까지 형성하는 것이 바람직하다.
실리사이드층은 텅스텐 실리사이드층, 티타늄 실리사이드층 또는 코발트 실리사이드층으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 레이 아웃도들이이고, 도 6a 내지 도 6f는 도 5a 내지 도 5f의 선 C-C'에 따른 각각의 단면도들이며, 도 7a 내지 도 7f는 도 5a 내지 도 5f의 선 D-D'에 따른 각각의 단면도들이다.
도 5a, 도 6a 및 도 7a를 참조하면, 반도체 기판(501)의 소자 분리 영역에 소자 분리막(502)을 형성한다. 이어서, 전체 상부에 터널 산화막(503) 및 플로팅 게이트용 폴리실리콘층(이하, 제1 폴리실리콘층; 504)을 순차적으로 형성한 후 식각 공정으로 제1 폴리실리콘층(504)을 1차 패터닝한다. 이때, 제1 폴리실리콘층(504)은 1000 내지 2500Å의 두께로 형성하며, 소자 분리 영역과 동일한 방향이면서 워드라인 방향과는 수직 방향으로 패터닝된다. 이로 인해, 도 6a에서는 제1 폴리실리콘층(504)의 단면 모습만이 보이고, 도 7a에서는 소자 분리막(502)의 단면 모습만이 보인다.
도 5b, 도 6b 및 도 7b를 참조하면, 제1 폴리실리콘층(504)을 포함한 전체 상부에 절연막을 형성한 후 게이트 라인이 형성될 영역에 식각 공정으로 개구 라인(505a)을 형성하여 게이트 라인 영역이 정의된 절연막 패턴(505)을 형성한다. 이때, 절연막은 HDP, TEOS, BPSG 또는 PSG를 이용하여 4000 내지 5500Å의 두께로 형성하며, 절연막으로 제1 폴리실리콘층(504)이 형성된 활성 영역과 제1 폴리실리콘층(504)이 형성되지 않은 소자 분리 영역의 단차를 완화시킨다. 이로 인해, 활성 영역의 절연막 패턴(도 6b의 505)보다 소자 분리 영역의 절연막 패턴(도 7b의 505)이 보다 더 높게 형성된다.
도 5c, 도 6c 및 도 7c를 참조하면, 개구 라인(505a)을 포함한 절연막 패턴(505)의 전체 상부에 유전체막(506)을 형성한 후, 콘트롤 게이트용 폴리실리콘층(이하, 제2 폴리실리콘층; 507)을 개구 라인(505a)의 소정 깊이까지 형성한다. 이때, 제2 폴리실리콘층(507)은 절연막 패턴(505)의 표면보다 1000 내지 1200Å 정도 낮은 깊이까지 형성하는 것이 바람직하다.
도 5d, 도 6d 및 도 7d를 참조하면, 제2 폴리실리콘층(507) 상부에 실리사이드층(508)을 형성하여 개구 라인(505a)을 완전히 매립한다. 여기서, 실리사이드층(508)은 전체 상부에 금속층(도시되지 않음)을 형성한 후 열처리 공정으로 제2 폴리실리콘층(507)과 금속층을 반응시켜 형성할 수 있으며, 실리사이드층(508)을 형성한 후 절연막 패턴(505)의 상부 표면이 노출될 때까지 화학적 기계적 연마 공정이나 에치-백(Etch-back) 공정을 실시하여 절연막 패턴(505) 상부의 금속층 및 유전체막을 제거한다. 상기의 방법으로, 실리사이드층(508)은 텅스텐 실리사이드층, 티타늄 실리사이드층 또는 코발트 실리사이드층으로 형성할 수 있으며, 실리사이드층(508) 대신에 텅스텐층을 형성할 수도 있다.
도 5e, 도 6e 및 도 7e를 참조하면, 절연막 패턴을 제거한다. 이때, 제2 폴리실리콘층(507) 및 실리사이드층(508)은 다마신 방법에 의해 식각 공정을 실시하지 않아도 게이트 라인의 패턴으로 형성된다. 또한, 제2 폴리실리콘층(507) 및 실리사이드층(508)의 측벽에는 유전체막(506)이 형성되어 있기 때문에, 후속 식각 공정 시 제2 폴리실리콘층(507) 및 실리사이드층(508)의 측벽에 식각 손상이 발생되는 것을 방지할 수 있다.
도 5f, 도 6f 및 도 7f를 참조하면, 절연막 패턴이 제거되고 제2 폴리실리콘층(507) 및 실리사이드층(508)의 적층 구조가 형성되면, 자기 정렬 식각 공정으로 제1 폴리실리콘층(504)을 패터닝한다. 이때, 제2 폴리실리콘층(507) 및 실리사이드층(508)의 측벽은 유전체막(506)으로 보호되므로 식각 손상이 발생되지 않는다.
이후, 도면에는 도시되어 있지 않지만, 이온 주입 공정으로 소오스/드레인(도시되지 않음)을 형성하여 플래시 메모리 셀을 제조한다.
상술한 바와 같이, 본 발명은 콘트롤 게이트를 다마신 방식으로 형성하면서 콘트롤 게이트의 측벽을 유전체막으로 보호함으로써, 패터닝을 위한 후속 식각 공정 시 콘트롤 게이트용 물질층의 측벽에 식각 손상이 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Claims (6)
- 소자 분리 영역에는 소자 분리막이 형성되고, 활성 영역에는 터널 산화막 및 제1 폴리실리콘층이 형성된 반도체 기판이 제공되는 단계;게이트 라인이 형성될 영역에 개구 라인이 형성되어 게이트 라인 영역이 정의된 절연막 패턴을 형성하는 단계;상기 개구 라인의 측벽 및 저면을 포함한 전체 상부에 유전체막을 형성하는 단계;상기 개구 라인에 제2 폴리실리콘층 및 실리사이드층의 적층 구조를 형성하는 단계;상기 절연막 패턴을 제거하는 단계;상기 제1 폴리실리콘층을 자기 정렬 식각 공정으로 패터닝하는 단계; 및이온 주입 공정으로 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 폴리실리콘층은 1000 내지 2500Å의 두께로 형성되며, 상기 소자 분리막과 동일한 방향이면서 워드라인 방향과는 수직 방향의 패턴으로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연막 패턴은 HDP, TEOS, BPSG 또는 PSG를 이용하여 4000 내지 5500Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연막 패턴으로 상기 소자 분리 영역과 상기 활성 영역의 단차를 완화시키는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 폴리실리콘층은 상기 절연막 패턴의 표면보다 1000 내지 1200Å 정도 낮은 깊이까지 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드층은 텅스텐 실리사이드층, 티타늄 실리사이드층 또는 코발트 실리사이드층으로 이루어진 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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