KR101488417B1 - 전하의 측면 이동을 억제하는 메모리 소자 - Google Patents

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Abstract

메모리 소자가 개시된다. 개시된 메모리 소자는, 기판과, 기판 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 전하 저장층, 전하 저장층 상에 형성된 블록킹 절연막 및 블록킹 절연막 상에 메모리 셀의 중심 부분에 전하 밀도 분포를 보다 집중시키도록 에지부분이 중심부분보다 블록킹 절연막으로부터 이격되도록 형성된 제어 게이트 전극;을 포함한다.

Description

전하의 측면 이동을 억제하는 메모리 소자{Memory device capable of reducing lateral movement of charges}
메모리 소자에 관한 것으로, 전하의 측면 이동을 억제할 수 있도록 된 메모리 소자에 관한 것이다.
반도체 메모리 중 비휘발성 메모리는 전원 공급이 차단되더라도 저장된 데이터가 소멸되지 않고 보존되는 저장장치이다.
대용량 비휘발성 메모리로서, 현재 폴리 실리콘으로 이루어진 플로팅 게이트(Floating Gate)에 전하를 저장하여 작동하는 플로팅 게이트형 플래시 메모리가 상용화되어 되어 있다.
플래시 메모리의 메모리 셀은 하나의 셀에 두 개의 기록 상태(1과 0)를 기록하는 단일 레벨 셀(SLC:single level cell)과 하나의 셀에 4개 이상의 상태(예를 들어, 11, 01, 00, 10)를 기록하는 멀티 레벨 셀(MLC:multi level cell)로 구분될 수 있다.
멀티 레벨 셀 기술은 낸드형(NAND type)과 노어형(NOR type) 플래시 메모리의 대용량화에 중요한 기술이다.
멀티 레벨 셀 작동에서는, 각 기록 상태에 해당하는 메모리 셀 들의 문턱 전압(Vth) 값의 산포가 적어야 각각의 기록 상태를 분리 인식할 수 있다.
플로팅 게이트를 이용하는 플래시 메모리에서는 셀 크기가 작아짐에 따라, 셀 간의 커플링 특히, 플로팅 게이트간 커플링 증가로 인해, 이러한 문턱 전압의 산포를 제어하는 것이 어려워진다.
최근 이러한 문제를 해결하도록 셀 간의 커플링을 작게 하기 위해, 전하 저장층으로, 플로팅 게이트 대신, 전하를 트랩할 수 있는 실리콘 나이트라이드(Si3N4)와 같은 전하 트랩 사이트를 포함하는 절연층 즉, 전하 트랩층(charge trap layer)을 이용한 전하 트랩형 플래시(CTF:charge trap flash) 메모리가 개발되고 있다.
전하 트랩형 플래시 메모리에 있어서, 전하는 실리콘 나이트라이드와 같은 전하 트랩 사이트를 포함하는 절연층내에 트랩되기 때문에, 인접 셀 간에 저장된 전하간의 정전기적 힘이 세어질 경우, 트랩된 전하가, 절연층내에 존재하는 트랩간을 터널링(tunneling) 혹은 호핑(hopping)하여 이동하는 문제가 발생할 수 있다.
전하 트랩형 플래시 메모리 프로그램시에는, 선택된 비트 라인(bit line)에 해당하는 활성 영역에 O V를 인가하고 선택되지 않은 비트 라인에는 전원 전압(Vcc)을 인가함과 동시에, 선택된 워드 라인(word line)에 프로그램 전압 (Vpgm)을 인가함과 동시에, 선택되지 않은 워드 라인에는 패스 전압 (Vpass)를 인가하여 실행한다. 상기 프로그램으로 인하여, 선택된 비트 라인과 선택된 워드 라인이 중첩되는 셀에만 터널링 산화막을 통해 전자가 주입된다. 상기 주입된 전자는 전하 트랩층에 산재하는 트랩 사이트 (trap site)에 포획되어 저장된다.
멀티 레벨 셀을 프로그램할 시에는, 각 레벨에 해당하는 프로그램 셀의 문턱전압(Vth)의 산포를 적게 하기 위하여, 프로그램 전압(Vpgm)을 단계적으로 일정 정도 승압하며 반복하여 프로그램하는 ISPP (incremental step pulse program)방법이 사용되고 있다.
한편, 전하 트랩형 플래시 메모리에 저장된 데이터를 소거하는 경우에는, 벌크 부분에 소거전압(Vers)를 인가하고 모든 워드 라인의 제어 게이트에 0 V를 인가하여, 벌크에 의해 연결되어지 모든 메모리 셀 즉, 메모리 블록(block)을 동시에 소거한다. 여기서, 메모리 장치에 있어서, 블록은 복수의 페이지들로 구성되는데, 페이지 단위는 예를 들어, 낸드형 플래시 메모리 장치에서 하나의 비트 라인에 직렬 연결된 복수의 메모리 셀들이 하나의 스트링을 구성할 때, 하나의 워드라인에 연결되는 메모리 셀들을 기준으로 구분될 수 있다. 독출 작동과 프로그램 작동은 페이지 단위로 이루어지고, 소거 작동은 블록 단위로 이루어질 수 있다.
소거가 진행될 시에, 활성 영역(active region)에서 정공(hole)이 터널링 산화막을 통해 전하 트랩층으로 주입되어, 프로그램 시에 메모리 셀에 저장되었던 전자를 중화시켜 제거한다.
하나의 블록에 포함되는 모든 셀을 동시에 소거하므로, 프로그램 시와는 다르게, 소거 상태의 문턱 전압(Vth) 산포는 제어되지 않은 채 큰 값을 갖는다. 이런 특성에 의해, 소거시에는 모든 메모리 셀이 충분히 소거될 수 있도록 진행하며, 그 결과로 소거 상태의 문턱 전압(Vth) 산포는 큰 범위의 음의 값 예를 들어, OV에서 -3 V까지의 음의 값을 갖는다.
반면에, 프로그램 상태의 메모리 셀은 포지티브의 문턱 전압을 가지므로, 프로그램 상태의 셀과 소거 상태의 셀 간에 전하 포텐셜 차이가 크게 발생한다. 이러한 포텐셜 차이로 인해, 전하 트랩층에 저장된 전하가 워드 라인 방향으로 이동하는 일이 발생할 수 있다.
저장된 전하가 프로그램 이후 워드 라인 방향으로 서서히 이동하는 경우, 프로그램 상태의 메모리 셀의 문턱 전압은 서서히 감소하게 되고, 이로 인해 저장된 데이터를 상실하게 되는 일이 발생할 수 있다. 따라서, 전하 트랩층에 저장된 전하가 워드 라인 방향으로 이동하는 것은 전하 트랩형 플래시 메모리의 신뢰성 저하의 원인이 된다.
전하의 측면 이동을 적게 하여, 데이터의 장시간 보존시의 신뢰성을 확보할 수 있도록 된 메모리 소자를 제공한다.
본 발명의 실시예에 따른 메모리 소자는, 기판과; 상기 기판 상에 형성된 터널 절연막; 상기 터널 절연막 상에 형성된 전하 저장층; 상기 전하 저장층 상에 형성된 블록킹 절연막; 및 상기 블록킹 절연막 상에 메모리 셀의 중심 부분에 전하 밀도 분포를 보다 집중시키도록 에지부분이 중심부분보다 상기 블록킹 절연막으로부터 이격되도록 형성된 제어 게이트 전극;을 포함한다.
상기 제어 게이트 전극은, 에지 부분이 그 중심 부분에 비해 상기 블록킹 절연막으로부터 이격된 역 메사 구조를 이루도록 형성될 수 있다.
상기 제어 게이트 전극의 중심 부분의 상기 블록킹 절연막을 향하는 면은 상기 블록킹 절연막과 마주하는 평면이고, 에지 부분은 상기 블록킹 절연막에 대해 경사진 면을 구비할 수 있다.
이때, 상기 에지 부분에서의 상기 제어 게이트 전극의 두께는 상기 중심부분에서의 상기 제어 게이트 전극의 두께 이하이고, 상기 에지 부분의 두께는 바깥쪽으로 갈수록 얇아질 수 있다.
상기 제어 게이트 전극은 상기 블록킹 절연막을 향하는 면이 반대면보다 좁은 역 사다리꼴 또는 역 메사 구조일 수 있다.
상기 제어 게이트 전극의 상기 블록킹 절연막을 향하는 면은, 그 중심 부분이 뽀족한 역삼각형 단면 구조를 가질 수 있다.
상기 제어 게이트 전극의 상기 블록킹 절연막을 향하는 면은 상기 블록킹 절연막을 향하여 볼록한 곡면 형태를 가질 수 있다.
상기 제어 게이트 전극의 중심부분의 상기 블록킹 절연막을 향하는 면은 상기 블록킹 절연막과 마주하는 평면이고, 그 에지 부분은 바깥쪽으로 갈수록 얇아지도록 오목한 곡면 형태의 면을 구비할 수 있다.
상기 제어 게이트 전극의 에지 부분과 상기 블록킹 절연막 사이의 영역을 채우도록, 상기 제어 게이트 전극들 사이에 바텀 스페이서;를 더 구비할 수 있다.
상기 바텀 스페이서는 절연체물질을 포함하며, 상기 제어 게이트 전극의 중심 부분에 대응하는 메모리 셀의 중심 부분의 게이트 유전체 두께가 상기 제어 게이트 전극의 에지 부분에 대응하는 상기 메모리 셀의 에지 부분의 게이트 유전체의 두께보다 얇도록 형성될 수 있다.
상기 전하 저장층은 전하 트랩층일 수 있다.
개시된 메모리 소자에 의하면, 메모리 셀 내에 저장된 전하와 인접 메모리 셀 내에 저장된 전하와의 정전기적 인력에 의한 전하의 측면 이동이 억제될 수 있으며, 이에 의해 정보를 장시간 유지하였을 경우 발생할 수 있는 신뢰성(reliability) 저하 가능성을 크게 줄일 수 있다.
실리콘 나이트라이드와 같은 전하 트랩층 물질의 경우, 전하가 이동하는 이동도(mobility)는 전하 트랩층에 인가되는 전계(electric field)의 세기에 따라 비선형적으로 변화한다. 즉 전계가 크면 클 수록, 전하 이동도는 가속적으로 증가하게 된다.
도 1은 프로그램된 상태와 소거된 상태의 인접한 두개의 메모리 셀 간 간격(즉, 셀 크기)에 따른 산출된 전자의 이동거리를 도시한다. 도 1은 150℃에서 각 전계 값에 따른 이동도 변화를 보인 것으로, μp는 poole 모델을 적용하여 산출된 이동도이며, μpf는 poole-frenkel 모델을 적용하여 산출된 이동도이다. 도 1에서 알 수 있는 바와 같이, 전계가 1 MV/cm에서 2 MV/cm으로 증가함에 따라 그 이동도는 100배 이상 증가할 수 있다.
도 2는 프로그램된 상태와 소거된 상태의 인접한 두 개의 메모리 셀 간 간격에 따른 산출된 전자의 이동 거리를 보여준다. 도 2에서는 실리콘 나이트라이드 트랩층의 전자 이동도를 고려하여 계산한 전자 이동거리를 보여주는 것으로, 보존 조건(retention condition)은 150℃, 105 sec 이다.
단일 레벨 셀(SLC)로 작동하는 메모리인 경우, 메모리 셀은 일반적으로 프로그램 상태("0" 상태)와 소거 상태("1" 상태)로 구분된다. 또한, 프로그램 상태("0" 상태)에 대응하는 문턱전압 범위는 예를 들어, 약 1 V에서 약 3 V정도이고, 소거 상태("1" 상태)에 대응하는 문턱전압 범위는 예를 들어, 약 -0.5 V에서 약 - 2.0 V정도이다.
따라서, 인접한 셀 간에 발생하는 최대 전계는 상기 최대 프로그램 문턱전압 3 V와 소거 상태의 최소 문턱전압 -2.0 V의 포텐셜 차이와 인접한 셀 간의 거리의 함수로 산출할 수 있다.
예를 들면, 단일 레벨 셀로 작동하는 메모리에서, 셀 간의 거리가 32 nm인 경우, 프로그램 상태의 메모리 셀이 최대 문턱전압 값을 갖고 인접한 소거 상태의 메모리 셀이 최소 문턱전압을 갖는 경우, 발생하는 측면 전계(lateral electric field)는 약 1 MV/cm에 가깝고, 150 ℃하에서 105 초간 유지시에, 전하의 이동거리는 약 0.2 nm로 작다. 이는 장시간 데이터를 보유하여도, 전자의 측면 이동이 거의 없어, 그 데이터가 초기의 입력상태를 유지할 수 있음을 보여준다.
그런데, 4 레벨의 멀티 레벨 셀(MLC)로 작동하는 메모리에서, 메모리 셀은 일반적으로 프로그램 상태로서 "00" 상태이거나 "01" 상태이거나 "10" 상태의 3 레벨을 가지며, 소거 상태로서 "11" 상태를 갖는다. 또한, 프로그램 상태가 3개의 상태로 나누어져 있기 때문에, 프로그램 상태의 최대 문턱전압은 예를 들어, 약 4.5 V를 갖게 되며, 소거 상태에서는 예를 들어, 약 -2 V에서 약 - 4 V의 문턱 전압을 갖는다. 이 경우, 셀 간의 거리가 32 nm인 경우, 프로그램된 상태의 셀이 최대 문턱전압 값을 갖고 인접한 소거된 셀이 최소 문턱전압을 갖는 경우, 발생하는 셀간의 측면 전계는 약 2 MV/cm에 가깝고, 이 때 150 ℃하에서 105초간 유지시에, 프로그램된 셀에 트랩된 전자가 이동하는 거리는 약 20 nm 정도로 크다. 이는 장시간 데이터를 보유할 때, 셀에 저장된 전자의 대다수가 인접한 셀로 이동하여, 그 데이 터가 초기의 입력상태를 유지할 수 없음을 증명한다.
현재, 64 Gbit급의 낸드 플래시 메모리의 경우 셀 크기는 약 30 nm에 근접한다.
따라서, 예를 들어, 64 Gbit급 또는 그 이상의 고용량 전하 트랩형 플래시 메모리를 실현하기 위해서는, 전하의 측면이동을 방지하여, 데이터의 보존(retention)특성을 향상시킬 필요가 있다.
이하에서 설명하는 본 발명의 실시예에 따른 메모리 소자를 이용하면, 64Gbit 급 또는 그 이상의 고용량 전하 트랩형 플래시 메모리에서도 전하의 측면 이동을 방지하여 데이터의 보존 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 메모리 소자는 이하에서 설명하는 바와 같이, 측면 전하 이동량을 줄일 수 있도록 전하 저장층내의 전하 밀도 분포가 메모리 셀의 경계에서 급격한 변화가 없도록 형성된다.
전하 밀도 분포에 따른 측면 전하 이동을 수식을 통해 보다 상세히 설명하면 다음과 같다.
도 3은 셀 내외의 필드로 인한 측면 전하 이동 플럭스 밀도(flux density: Jx, Jy)를 포함하는 전하 트랩형 플래시 메모리 셀을 개략적으로 보여준다.
도 3에 도시한 바와 같이, 메모리 셀 내외의 전기장(Electric field)으로 인해 측면 전하 이동이 발생할 때, 전하의 측면 전하 이동, 특히, 메모리 셀 외부로의 전하 유출로 인한 메모리 셀의 프로그램 상태, 즉 문턱전압의 변화를 다음과 같이 수식으로 표현 할 수 있다.
Figure 112008059097114-pat00001
여기서 △Vth (t = thts)는 메모리 셀을 일정 시간 thts 동안 유지시켰을 경우, 측면이동 등에 의해 전하 밀도 분포 함수 ρ(x', y', z')가 변하였을 경우 발생하는 프로그램 전압 Vth의 변화량을 나타낸다. 또한 W, L과 c는 각각 메모리 셀의 너비, 길이, 그리고 게이트 유전체의 두께를 나타낸다. 여기서 게이트 유전체의 두께는, 터널 절연막, 전하 트랩층(전하 저장층), 블록킹 절연막의 전체 두께를 나타낸다.
상기 전하 밀도 분포 함수의 변화량은 아래의 수학식 2와 같이 나타낼 수 있다.
Figure 112008059097114-pat00002
여기서, μ와 E 는 각각 위치 (x', y', z')에서의 전하의 이동도(mobility)와 전기장(electrical field)을 나타낸다.
상기 수학식 2는 아래의 수학식 3의 전하 밀도 분포 함수 (ρ)와 전하의 이동 플럭스 밀도(J)와의 연속 방정식(continuous equation)과 수학식 4의 전기 전도의 관계식, J = σE 에 의해 유도되는 관계식에 의해 얻어진다.
Figure 112008059097114-pat00003
Figure 112008059097114-pat00004
여기서, 전하 트랩층에서의 전하 이동도에 관련된 수학식 5를 이용하여, 수학식 4를 전개하면, 수학식 6을 얻을 수 있다.
Figure 112008059097114-pat00005
Figure 112008059097114-pat00006
상기 수학식 (6)에 의하면, 전하 이동 즉, 플럭스 밀도는 메모리 셀 내의 각 위치 (x', y', z')에서의 전기장(이하, E 필드)과 이동도 μ에 비례하여 증가하는 것을 알 수 있다.
상기 관계를 정량적으로 검토하기 위하여, 메모리 셀 내의 임의위치에서의 전하의 분포를 가정하고 상기 E 필드의 변화를 계산하였다.
도 4a는 메모리 셀 내의 위치(y)에 따라서, 전하 밀도 함수가 스텝(step) 형태의 분포를 가질 때를 보여준다. 도 4b는 메모리 셀 내의 위치(y)에 따라서, 전하 밀도 함수가 삼각형 형태의 분포를 가질 때를 보여준다. 도 4a 및 도 4b에서 가로축은 메모리 셀 내의 위치(y)를 나타내며, 세로축은 그 위치에 따른 전하 볼륨 밀도(charge volume density)를 나타낸다. 도 4a 및 도 4b는, 메모리 셀 A(Cell A)에는 전하가 주입되어 전하 밀도가 존재하며, 이에 인접한 메모리 셀 B(Cell B)에는 전하가 주입되지 않아 전하 밀도가 존재하지 않는 경우를 예시한다.
도 5는 전하 밀도 함수가 스텝 형태인 경우와 삼각형 형태인 경우 위치(y')에 따른 E 필드를 비교하여 보여준다. 도 5에서 y' = 1은 메모리 셀의 경계를 나타낸다.
도 5를 살펴보면, 전하 분포 형태가 도 4a에서와 같은 스텝 형태 즉, 사각형 분포(rectangular distribution) 형태인 경우보다 도 4b에서와 같은 삼각형 분포(triangle distribution) 형태인 경우가, 메모리 셀 경계에서의 E 필드의 값이 작으며, 이에 따라 인접 메모리 셀에 미치는 영향이 작음을 알 수 있다.
반면에, 스텝 형태(사각형 분포 형태)와 같이 전하 분포 형태가 메모리 셀 경계에서 급격한 변화가 있을 경우, 내부의 E 필드로 인하여, 메모리 셀 내에 저장되어 있던 전하가 빠른 속도로 이탈되어 빠져 나올 수 있음을 알 수 있다. 상기 수학식 6으로부터, 위치에 따른 전하 밀도 함수가 급격히 변하는 경우 이러한 변화 속도가 빨라진다는 것을 유추할 수 있다.
따라서, 도 5 및 수학식 6에 의거하면, 메모리 셀에 저장된 전하 밀도가 특히, 그 메모리 셀의 경계에서 급격하게 변하는 것보다는 완만하게 변할 경우, 즉, 스텝 형태보다 삼각형 형태로, 전하 밀도가 서서히 변화하며 동시에 중심에 그 분 포가 집중되어 있는 형태가 측면 전하 이동량을 보다 줄일 수 있음을 알 수 있다.
이러한 결과를 고려하여, 본 발명의 실시예에 따른 메모리 소자는, 프로그램 또는 소거 시에 전하 트랩형 메모리 셀에 주입된 전하가 그 메모리 셀의 경계에서 보다 완만한 분포를 가질 수 있도록 하는 게이트 구조를 제안한다.
도 6은 본 발명의 실시예에 따른 메모리 소자의 평면도를 개략적으로 보여준다. 도 7은 도 6의 워드 라인을 따르는 x-x'선 단면도, 도 8은 도 6의 비트 라인을 따르는 y-y'선 단면도를 개략적으로 보여준다. 도 6 내지 도 8은 본 발명의 실시예에 따른 메모리 소자가 낸드형 배열로 형성된 예를 보여주는데, 본 발명의 실시예에 따른 메모리 소자는 노어형 배열로 형성될 수도 있다.
도 6 내지 도 8을 참조하면, 본 발명의 실시예에 따른 메모리 소자는, 역 메사 게이트(inverted mesa gate) 구조를 가지도록 된 것으로, 채널 영역(11a)을 포함하는 기판(11)과, 기판(11) 상에 프로그램시나 소거시에 주입되는 전하가 메모리 셀의 경계에서 보다 완만한 분포를 갖도록 형성된 게이트 구조체(20)를 포함한다.
상기 기판(11)은 실리콘 반도체 기판이거나, SOI 기판에 단결정 실리콘층을 형성한 기판일 수 있다. 이 경우, 상기 채널 영역(11a)은 실리콘 활성 채널(Si active channel)이 된다.
본 발명의 실시예에 따른 메모리 소자가 블록 단위로 소거가 이루어지는 플래시 메모리 소자인 경우, 상기 기판(11)에는 예를 들어, p형으로 도핑되어 형성된 p-웰(p-well: 미도시)이 구비되고, 상기 채널 영역(11a)은 이 p-웰에 위치할 수 있다. p-웰을 구비하는 경우, 도 7 및 8에 도시된 기판(11) 부분은 p-웰에 해당할 수 있다. 채널 영역(11a)들 간에는 소정의 도전성 불순물이 도핑된 불순물 영역(13)이 형성될 수 있다. 상기 불순물 영역(13)은 p-웰에 형성될 수 있다. 일 채널 영역에 대해 양측에 불순물 영역이 존재하며, 일 채널 영역에 대해 두 불순물 영역 중 하나는 드레인(D), 나머지 하나는 소스(S)로 사용될 수 있다. 여기서, 채널 영역(11a)은 메모리 셀(10)들 사이를 전기적으로 분리시키도록 STI(shallow trench isolation) 공정에 의해 형성되는 소자 분리 영역(26)과 워드 라인을 이루는 게이트 구조체(20)의 제어 게이트 전극(27), 불순물 영역(13)에 의해 한정될 수 있다. 채널 영역(11a)은 비트 라인을 구성할 수 있다.
본 발명의 실시예에 따른 메모리 소자가 낸드형 배열로 형성된 경우, 도 6에 도시된 바와 같이 채널 영역을 포함하는 비트 라인과 제어 게이트 전극을 포함하는 워드 라인은 서로 교차되게 형성되며, 이 비트 라인과 워드 라인이 교차하는 영역이 메모리 셀(10)에 해당한다. 낸드형 메모리 소자에서는, 비트 라인과 워드 라인이 교차하는 영역에 위치하는 메모리 셀(10)들의 2차원 배열을 가진다.
게이트 구조체(20)는 기판(11) 상에 형성된 터널 절연막(21), 이 터널 절연막(21) 상에 형성된 전하 저장층(23) 및 이 전하 저장층(23) 상에 형성된 블록킹 절연막(25), 블록킹 절연막(25) 상에 메모리 셀의 중심 부분에 전하 분포를 보다 집중시키고, 메모리 셀의 경계에서 전하 밀도 분포 변화가 완만하게 이루어지도록 에지 부분이 중심 부분보다 블록킹 절연막(25)으로부터 이격되도록 형성된 제어 게이트 전극(27)을 포함한다.
상기 터널 절연막(21)은 전하의 터널링을 위한 막으로, 기판(11) 상에 형성 된다. 불순물 영역(13)은 상기 터널 절연막(21)과 전기적으로 연결되도록 상기 기판(11) 예컨대, 기판(11)의 p-웰 영역에 형성된다. 상기 터널링 절연막(21)은 터널링 산화막으로서 예컨대, SiO2 또는 다양한 high-k 산화물로 형성되거나 이들의 조합으로 이루어진 산화물로 형성될 수 있다.
대안으로, 상기 터널 절연막(21)은 실리콘 질화막 예컨대, Si3N4로 형성될 수도 있다. 이때, 실리콘 질화막은, 불순물 농도가 높지 않고(즉, 불순물의 농도가 실리콘 산화막과 비견될만하고) 실리콘과의 계면 특성이 우수하도록 형성되는 것이 바람직하다.
또 대안으로, 상기 터널 절연막(21)은 실리콘 질화막과 산화막의 이중층 구조로 이루어질 수도 있다.
상기와 같이, 상기 터널 절연막(21)은 산화물 또는 질화물의 단층 구조로 이루어지거나, 서로 다른 에너지 밴드갭을 가지는 물질로 복수층 구조로 형성될 수도 있다.
상기 전하 저장층(23)은 전하 저장에 의해 정보 저장이 이루어지는 층이다. 이 전하 저장층(23)은 전하 트랩층으로 형성될 수 있으며, 이 경우 본 발명의 실시예에 따른 메모리 소자는 전하 트랩형 플래시 메모리 소자일 수 있다.
상기 전하 저장층(23)은 전하 트랩층으로 역할을 하도록 질화물, 높은 유전율을 가지는 high-k 유전체 및 나노닷(nanodots) 중 어느 하나를 포함하도록 형성될 수 있다. 예를 들어, 전하 저장층(23)은 Si3N4 와 같은 질화물이나 HfO2, ZrO2, Al2O3, HfSiON, HfON 또는 HfAlO와 같은 high-k 산화물로 이루어질 수 있다. 또한, 상기 전하 저장층(23)은 전하 트랩 사이트(charge trap site)로서 불연속적으로 배치된 복수의 나노닷을 포함할 수 있다. 이때, 상기 나노닷은 미소결정체(nanocrystal) 형태로 이루어질 수 있다. 상기와 같이 전하 저장층(23)이 전하 트랩층으로서 역할을 하도록 형성된 경우, 메모리 셀(10)은 전하 트랩형 플래시(CTF) 메모리 셀이 될 수 있다.
상기 블록킹 절연막(25)은 전하 저장층(23)이 형성된 위치를 통과하여 위쪽으로 전하가 이동되는 것을 차단하기 위한 것으로, 산화층으로 이루어질 수 있다.
상기 블록킹 절연막(25)은 SiO2 로 형성되거나, 터널링 절연막(21)보다 높은 유전율을 지닌 물질인 high-k 물질 예컨대, Si3N4, Al2O3, HfO2, Ta2O5 또는 ZrO2로 형성될 수 있다. 블록킹 절연막(25)을 복수층 구조로 형성될 수도 있다. 예를 들어, 블록킹 절연막(25)은 SiO2 와 같은 통상적으로 사용되는 절연 물질로 된 절연층과, 터널링 절연막(21)보다 높은 유전율을 지닌 물질로 형성된 고유전체층을 포함하여 두 층 또는 그 이상으로 구성될 수 있다.
상기 제어 게이트 전극(27)은 금속막으로 형성될 수 있다. 예를 들어, 상기 제어 게이트 전극(27)은 TaN, 알루미늄(Al), Ru 또는 NiSi 등의 실리 사이드 물질로 형성될 수 있다.
도 7 및 도 8을 참조하면, 상기 제어 게이트 전극(27)은 메모리 셀(10)의 중심 부분에 전하 분포를 보다 집중시키고, 메모리 셀(10)의 경계에서 전하 밀도 분 포 변화가 완만하게 이루어지도록 형성된다.
예를 들어, 상기 제어 게이트 전극(27)은 에지 부분(27b)이 그 중심 부분(27a)에 비해 상기 블록킹 절연막(25)로부터 이격되어 역 메사 게이트(Inverted mesa Gate)구조를 이루도록 형성될 수 있다. 제어 게이트 전극(27)의 중심 부분(27a)의 블록킹 절연막(25)을 향하는 면은 상기 블록킹 절연막(25)과 마주하는 평면이고, 상기 에지 부분(27b)은 블록킹 절연막(25)에 대해 경사진 면을 구비할 수 있다. 이와 같은 제어 게이트 전극(27)은 상기 블록킹 절연막(25)를 향하는 면이 반대면보다 좁은 역 메사 구조 또는 후술하는 역 사다리꼴 형태를 가질 수 있다.
이에 따라 상기 에지 부분(27b)에서의 상기 제어 게이트 전극(27)의 두께는 상기 중심 부분(27a)에서의 두께 이하이고, 에지 부분(27b)에서의 상기 제어 게이트 전극(27)의 두께는 바깥쪽으로 갈수록 더 얇아져, 블록킹 절연막(25)과 마주하는 위치가 그 높이 방향으로 완만하게 변화하게 될 수 있다.
여기서, 상기 제어 게이트 전극(27)의 에지 부분(27b)은 비트 라인과 나란한 방향(y-y' 방향)에서의 제어 게이트 전극(27)의 저면(블록킹 절연막(25)을 향하는 면으로, 그 중심 부분(27a)의 저면은 실질적으로 블록킹 절연막(25)과 접한다)의 에지 부분에 해당하는 영역으로, 바깥쪽으로 갈수록 블록킹 절연막(25)으로부터 멀어지도록 형성될 수 있다.
상기 제어 게이트 전극(27)은 비트 라인과 나란한 방향(y-y' 방향)으로는 좁은 폭을 가지며, 워드 라인 방향(x-x'방향)으로 길게 형성되어 워드 라인으로서 역 할을 함과 동시에 각 메모리 셀(10)에 대해서는 제어 게이트로서 역할을 하도록 되어 있다.
한편, 상기 제어 게이트 전극(27)의 에지 부분(27b)과 상기 블록킹 절연막(25) 사이의 영역을 채우도록, 상기 제어 게이트 전극들(27) 사이의 영역에 예컨대, 메사(Mesa) 형태의 바텀 스페이서(bottom spacer:29)를 더 형성할 수 있다. 상기 바텀 스페이서(29)는 절연체 물질로 형성될 수 있다. 메사 형태의 바텀 스페이서(29)를 먼저 형성한 다음 제어 게이트 전극(27)을 형성하면, 상기 제어 게이트 전극(27)의 블록킹 절연막(25)을 향하는 면의 에지 부분(27b)이 블록킹 절연막(25)에 대해 경사진 역 메사 구조의 제어 게이트 전극(27)을 쉽게 형성할 수 있다.
예를 들어, 블록킹 절연막(25) 상에 상기 중심부분(27a)에 대응하는 영역 이외에 블록킹 절연막(25)과 마주하는 면(접하는 면)이 넓고 반대면(윗면)이 좁은 메사 형태로 절연체 물질로 된 바텀 스페이서(29)를 형성하고, 이 바텀 스페이서(29)를 형성한 상태에서 제어 게이트 전극(27)을 형성하면, 역 메사 구조의 제어 게이트 전극(27)을 얻을 수 있다.
여기서, 바텀 스페이서(29)의 형태는 제어 게이트 전극(27) 형태에 대응하여 변형될 수 있다. 따라서, 제어 게이트 전극(27)을 다른 형태로 형성하고자 하는 경우, 이에 맞추어 바텀 스페이서(29)의 형태를 형성한 다음, 제어 게이트 전극(27)을 형성하면, 원하는 형태의 제어 게이트 전극(27)을 얻을 수 있다.
상기와 같이 제어 게이트 전극(27)을 형성하면, 제어 게이트 전극(27)의 중심 부분(27a)(상기 블록킹 절연막(25)을 향하는 면에 해당하는 제어 게이트 전 극(27) 부분)에 대응하는 메모리 셀(10)의 중심 부분의 게이트 유전체의 두께와 제어 게이트 전극(27)의 에지 부분(27b)(상기 블록킹 절연막(25)을 향하는 면의 에지 부분에 해당하는 제어 게이트 전극(27) 부분)에 대응하는 메모리 셀(10)의 에지 부분의 게이트 유전체의 두께가 다르다. 메모리 셀(10)의 중심 부분의 게이트 유전체의 두께는 터널 절연막(21), 전하 저장층(23), 블록킹 절연막(25)의 전체 두께를 나타낸다. 메모리 셀(10)의 에지 부분의 게이트 유전체의 두께는 터널 절연막(21), 전하 저장층(23), 블록킹 절연막(25) 및 제어 게이트 전극(27)의 에지 부분과 블록킹 절연막(25) 사이에 위치되는 바텀 스페이서(29) 부분의 전체 두께를 나타낸다.
상기 메모리 셀(10)의 중심 부분의 게이트 유전체 두께는 상기 메모리 셀(10)의 에지 부분의 게이트 유전체의 두께보다 얇으며, 메모리 셀(10)의 에지 부분의 게이트 유전체의 두께는 바깥쪽으로 갈수록 증가한다.
따라서, 메모리 셀(10)의 프로그램 또는 소거시, 제어 게이트 전극(27)에 일정 전압을 인가할 경우 메모리 셀(10)의 중심부분과 메모리 셀(10)의 에지 부분에 주입되는 전하(프로그램시에는 전자, 소거시에는 정공)의 양이 달라진다.
특히 전체 유전체의 두께가 가장 얇은 메모리 셀(10)의 중심부분에는 채널과 제어 게이트 전극(27) 사이에 보다 높은 전계가 유도되어 전하가 용이하게 전하 저장층(23)으로 주입된다. 반면에, 메모리 셀(10)의 에지 부분에서는 게이트 유전체의 두께가 중심부분 두께 이상이고, 바깥쪽으로 갈수록 그 두께가 점점 두꺼워 지므로, 채널과 제어 게이트 전극(27) 사이에 유도되는 전계가 그 중심부분 보다 작아 중심부분보다 전하가 적게 주입된다.
도 9는 본 발명의 실시예에 따른 메모리 소자에서와 같이 제어 게이트 전극이 역 메사 구조일 때의 전하 저장층에 주입된 전하의 밀도 분포를 개략적으로 보여주며, 도 10은 비교예로서 제어 게이트 전극이 일정한 두께를 가지는 구조일 때의 전하 저장층에 주입된 전하의 밀도 분포를 개략적으로 보여준다.
본 발명의 실시예에 따른 메모리 소자에서와 같이, 제어 게이트 전극이 역 메사 구조인 경우, 기판과 제어 게이트 전극 사이의 게이트 유전체 두께가 그 중심 부분이 가장 얇으며 에지 부분에서는 중심부분의 두께 이상이면서 바깥쪽으로 갈수록 점점 두꺼워 지므로, 중심 부분에 전하가 가장 많이 주입되며, 에지 부분에서는 바깥쪽으로 갈수록 전하 주입량이 줄어들 수 있다. 이에 따라, 도 9에서와 같이 제어 게이트 전극(27)의 중심 부분에 대응하는 영역의 전하 밀도가 높고, 에지 부분에 대응하는 영역에서는 바깥쪽으로 갈수록 전하 밀도가 점점 낮아질 수 있다. 따라서, 메모리 셀의 경계부분에서 전하 밀도 분포 변화가 완만하게 일어날 수 있다.
비교예로서, 도 10에서와 같이 제어 게이트 전극이 일정한 두께를 가지는 구조일 때, 전하 저장층에 주입되는 전하의 밀도는 균일하게 되어, 메모리 셀의 경계부분에서 전하 밀도 분포 변화가 급격히 일어난다.
따라서, 도 4b에서와 유사하게, 메모리 셀의 전하 저장층내의 전하 밀도 함수는 그 경계 부분에서 중심을 향하여 완만하게 그 양이 변화하는 모양을 갖게 되어 상기의 수학식 1 내지 6을 통하여 설명한 바와 같이, 데이터 리텐션시에 메모리 셀의 경계 부분에서 전하 저장층 내의 E 필드 및 인접 메모리 셀의 전하에 의한 외부 필드가 보다 낮아져, 전하의 측면 이동이 억제되며 이에 의한 프로그램 문턱 전 압 (Vth)의 변화가 작아 질 수 있다.
한편, 본 발명의 실시예에 따른 메모리 소자에 전술한 역메사 구조의 제어 게이트 전극(27) 이외에도 에지부분이 중심부분보다 블록킹 절연막(25)으로부터 이격된 다양한 형태의 제어 게이트 전극을 적용할 수 있다.
도 11 내지 도 14는 본 발명의 실시예에 따른 메모리 소자에 적용가능한 제어 제이트 전극 구조의 다양한 실시예들을 개략적으로 보여준다. 도 11 내지 도 14의 다양한 실시예들에 따른 제어 게이트 전극(50)(60)(70)(80)은 메모리 셀의 중심부분에 전하 밀도 분포를 보다 집중시키고, 메모리 셀의 경계에서 전하 밀도 분포 변화가 완만하게 이루어지도록 에지부분이 중심부분보다 블록킹 절연막(25)에서 이격되도록 형성된다.
도 11을 참조하면, 제어 게이트 전극(50)은 전술한 역 메사 구조의 제어 게이트 전극(27)과 유사하게 중심 부분(50a)의 블록킹 절연막(25)을 향하는 면은 평면이고, 에지 부분(50b)은 블록킹 절연막(25)에 대해 경사진 면을 구비할 수 있다. 이때, 상기 에지 부분(50b)에서의 제어 게이트 전극(50)의 두께는 중심부분(50a)에서의 제어 게이트 전극(50)의 두께 이하이고, 에지 부분(50b)의 두께는 바깥쪽으로 갈수록 얇아지며, 블록킹 절연막(25)을 향하는 면(아래면)이 반대면보다 좁은 역 사다리꼴 구조를 가질 수 있다.
도 12를 참조하면, 제어 게이트 전극(50)은 블록킹 절연막(25)을 향하는 면이 그 중심 부분이 뾰족한 역삼각형 단면 구조를 가지도록 형성될 수 있다. 이 경우에도 에지 부분(60b)이 중심부분(60a: 뾰족한 부분을 포함하는 일부 영역)보다 블록킹 절연막(25)으로부터 이격될 수 있다.
도 13을 참조하면, 제어 게이트 전극(70)은 블록킹 절연막(25)을 향하는 면이 블록킹 절연막(25)을 향하여 볼록한 곡면 형태를 가지도록 형성될 수 있다. 이 경우에도 에지 부분(70b)이 중심부분(70a: 볼록한 곡면 중 블록킹 절연막(25)에 가장 가까운 부분을 포함하는 일부 영역)보다 블록킹 절연막(25)으로부터 이격될 수 있다.
도 14를 참조하면, 제어 게이트 전극(80)은 그 중심부분(80a)의 블록킹 절연막(25)을 향하는 면이 블록킹 절연막(25)과 마주하는 평면이고, 그 에지 부분(80b)이 바깥쪽으로 갈수록 얇아지도록 오목한 곡면 형태의 면을 구비하는 구조로 형성될 수 있다.
도 11 내지 도 14에 도시된 다양한 구조로 제어 게이트 전극(50)(60)(70)(80)를 형성하는 경우, 이에 대응하는 구조로 바텀 스페이서(29)를 형성하면, 메모리 셀의 중심 부분의 게이트 유전체 두께는 메모리 셀의 에지 부분의 게이트 유전체의 두께보다 얇으며, 메모리 셀의 에지 부분의 게이트 유전체의 두께는 바깥쪽으로 갈수록 증가할 수 있다.
따라서, 메모리 셀의 중심 부분에 전하가 가장 많이 주입되며, 에지 부분에서는 바깥쪽으로 갈수록 전하 주입량이 줄어들 수 있으며, 이에 따라, 제어 게이트 전극의 중심 부분에 대응하는 영역의 전하 밀도가 높고, 에지 부분에 대응하는 영역에서는 바깥쪽으로 갈수록 전하 밀도가 점점 낮아질 수 있어, 메모리 셀의 경계부분에서 전하 밀도 분포 변화가 완만하게 일어날 수 있다.
이상에서 설명한 바와 같은 본 발명의 실시예에 따른 메모리 소자에 의하면, 메모리 셀 내에 저장된 전하와 인접 메모리 셀 내에 저장된 전하와의 정전기적 인력에 의한 전하의 측면 이동이 억제될 수 있으며, 이에 의해 정보를 장시간 유지하였을 경우 발생할 수 있는 신뢰성(reliability) 저하 가능성을 크게 줄일 수 있다. 따라서, 본 발명의 실시예에 따른 메모리 소자를 적용하여 하나의 메모리 셀에 2개 이상의 정보를 저장하는 멀티 레벨 메모리를 구현할 수 있다. 또한, 본 발명의 실시예에 따른 메모리 소자를 적용하여, 메모리 셀 크기가 수십 nm 정도로 고집적화된 예컨대, 64Gbit급 또는 그 이상의 고용량 낸드 또는 노어형 비휘발성 메모리 예컨대, 낸드 또는 노어형 전하 트랩형 플래시 메모리를 실현할 수 있다.
이상에서는 도 7 및 도 8을 참조로 제어 게이트 전극의 구체적인 실시예을 설명하였는데, 본 발명의 실시예에 따른 메모리 소자에서 제어 게이트 전극의 구조가 도 7 및 도 8에 도시된 형상에 한정되는 것은 아니며, 메모리 셀의 중심 부분에 전하 분포를 보다 집중시키고, 메모리 셀의 경계에서 전하 밀도 분포 변화가 완만하게 이루어지도록 하는 범위내에서 제어 게이트 전극의 형상은 다양하게 변형될 수 있으며, 바텀 스페이서를 더 구비할 경우, 이 바텀 스페이서의 형상은 형성하고자 하는 제어 게이트 전극의 형상에 따라 다양하게 변형될 수 있다.
도 1은 프로그램된 상태와 소거된 상태의 인접한 두개의 메모리 셀 간 간격(즉, 셀 크기)에 따른 산출된 전자의 이동거리를 도시한다.
도 2는 프로그램된 상태와 소거된 상태의 인접한 두 개의 메모리 셀 간 간격에 따른 산출된 전자의 이동 거리를 보여준다.
도 3은 셀 내외의 필드로 인한 측면 전하 이동 플럭스 밀도(flux density: Jx, Jy)를 포함하는 전하 트랩형 플래시 메모리 셀을 개략적으로 보여준다.
도 4a는 메모리 셀 내의 위치(y)에 따라서, 전하 밀도 함수가 스텝(step) 형태의 분포를 가질 때를 보여준다.
도 4b는 메모리 셀 내의 위치(y)에 따라서, 전하 밀도 함수가 삼각형 형태의 분포를 가질 때를 보여준다.
도 5는 전하 밀도 함수가 스텝 형태인 경우와 삼각형 형태인 경우 위치(y')에 따른 E 필드를 비교하여 보여준다.
도 6은 본 발명의 실시예에 따른 메모리 소자의 평면도를 개략적으로 보여준다.
도 7은 도 6의 워드 라인을 따르는 x-x'선 단면도를 보여준다.
도 8은 도 6의 비트 라인을 따르는 y-y'선 단면도를 개략적으로 보여준다.
도 9는 본 발명의 실시예에 따른 메모리 소자에서와 같이 제어 게이트 전극이 역 메사 구조일 때의 전하 저장층에 주입된 전하의 밀도 분포를 개략적으로 보여준다.
도 10은 비교예로서 제어 게이트 전극이 일정한 두께를 가지는 구조일 때의 전하 저장층에 주입된 전하의 밀도 분포를 개략적으로 보여준다.
도 11 내지 도 14는 본 발명의 실시예에 따른 메모리 소자에 적용가능한 제어 제이트 전극 구조의 다양한 실시예들을 개략적으로 보여준다.

Claims (12)

  1. 기판과;
    상기 기판 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 전하 저장층;
    상기 전하 저장층 상에 형성된 블록킹 절연막;
    상기 블록킹 절연막 상에 메모리 셀의 중심 부분에 전하 밀도 분포를 보다 집중시키도록 에지부분이 중심부분보다 상기 블록킹 절연막으로부터 이격되도록 형성된 제어 게이트 전극; 및
    상기 제어 게이트 전극의 에지 부분과 상기 블록킹 절연막 사이의 영역을 채우도록, 상기 제어 게이트 전극들 사이에 배치된 바텀 스페이서;를 포함하는 메모리 소자.
  2. 제1항에 있어서, 상기 제어 게이트 전극은, 에지 부분이 그 중심 부분에 비해 상기 블록킹 절연막으로부터 이격된 역 메사 구조를 이루도록 된 메모리소자.
  3. 제1항에 있어서, 상기 제어 게이트 전극의 중심 부분의 상기 블록킹 절연막을 향하는 면은 상기 블록킹 절연막과 마주하는 평면이고, 에지 부분은 상기 블록킹 절연막에 대해 경사진 면을 구비하는 메모리소자.
  4. 제3항에 있어서, 상기 에지 부분에서의 상기 제어 게이트 전극의 두께는 상기 중심부분에서의 상기 제어 게이트 전극의 두께 이하이고, 상기 에지 부분의 두께는 바깥쪽으로 갈수록 얇아지는 메모리 소자.
  5. 제4항에 있어서, 상기 제어 게이트 전극은 상기 블록킹 절연막을 향하는 면이 반대면보다 좁은 역 사다리꼴 또는 역 메사 구조인 메모리소자.
  6. 제1항에 있어서, 상기 제어 게이트 전극의 상기 블록킹 절연막을 향하는 면은, 그 중심 부분이 뽀족한 역삼각형 단면 구조를 가지도록 된 메모리 소자.
  7. 제1항에 있어서, 상기 제어 게이트 전극의 상기 블록킹 절연막을 향하는 면은 상기 블록킹 절연막을 향하여 볼록한 곡면 형태를 가지는 메모리 소자.
  8. 제1항에 있어서, 상기 제어 게이트 전극의 중심부분의 상기 블록킹 절연막을 향하는 면은 상기 블록킹 절연막과 마주하는 평면이고, 그 에지 부분은 바깥쪽으로 갈수록 얇아지도록 오목한 곡면 형태의 면을 구비하는 메모리 소자.
  9. 삭제
  10. 제1항에 있어서, 상기 바텀 스페이서는 절연체물질을 포함하며,
    상기 제어 게이트 전극의 중심 부분에 대응하는 메모리 셀의 중심 부분의 게이트 유전체 두께가 상기 제어 게이트 전극의 에지 부분에 대응하는 상기 메모리 셀의 에지 부분의 게이트 유전체의 두께보다 얇도록 된 메모리 소자.
  11. 삭제
  12. 삭제
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