JP5238208B2 - 不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置 - Google Patents
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Description
本発明は、上記事情を考慮してなされたもので、電荷蓄積層中の電荷分布を電気的に制御することによって、効率のよい書き込みや消去あるいはデータの保持を可能とした不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置を提供する。
本発明の不揮発性メモリの駆動方法及び不揮発性メモリに関わる実施の形態について、ここではNチャンネル型MONOS型メモリセルを例にとって説明する。
また、図2は、本実施形態が適用されるMONOS型メモリセルの構造を例示する断面図である。
図1(a)は、本実施形態において書込み前に形成される電荷分布を表し、図1(b)は、本実施形態において消去前に形成される電荷分布を表す。
図3(a)は、書込み時の駆動方法の工程を示し、半導体基板1よりもゲート電極4の電位が相対的に高くなるように半導体基板1とゲート電極4との間に電位差を与え(ステップS101)、ゲート電極4よりも半導体基板1の電位が相対的に高くなるように半導体基板1とゲート電極4との間に電位差を与え(ステップS102)、しかる後に、書込み(ステップS103)を実行する。
ステップS101は、書込み動作(A)に相当し、ステップS102は消去動作(B)に相当し、これらは、上述のプリセット1に対応する。
ステップS106は消去動作(C)に相当し、ステップS107は書込み動作(D)に相当し、これらは、後述するプリセット2に対応する。
ステップS101では、ゲート電極4の電位を半導体基板1よりも高くすることにより、図4(a)に表したように、電荷蓄積層3Bに対して半導体基板1の側から電子を注入する。メモリセルアレイでは、全てのメモリセルに一括して電子を注入することができる。 ステップS102では、半導体基板1の電位をゲート電極4よりも高くすることにより、図4(b)に表したように、電荷蓄積層3Bの半導体基板1の側から正孔を注入する。このステップも、メモリセルアレイの全てのメモリセルに対し一括して行うことができる。ステップS103では、電荷蓄積層3Bの半導体基板1の側の界面近傍に正孔が存在する状態の個々のメモリセルに対して、図4(c)に表したように、電荷蓄積層3Bに電子を注入して書込みを行う。
(2)式に従う閾値変化は、図5の書込み曲線1で表される。
対比するために、図1(b)の電荷分布を参照する。図1(b)では、電荷蓄積層3Bの半導体基板1側の界面近傍の離散トラップには電子が充満し、ゲート電極4側の界面近傍の離散トラップには正孔が充満している。このような電荷分布は、消去動作(C)に引き続き書込み動作(D)を行うことによって形成される。消去動作(C)と書込み動作(D)の一連の工程を、以下「プリセット2」と称する。
書込み時間に対し、縦軸にフラットバンド電圧の上昇をとった。プリセット1とプリセット2の効果を対比するために、絶縁膜3Aがシリコン酸化膜で膜厚が4nmであり、電荷蓄積層3Bがシリコン窒化膜で膜厚が5nmであり、絶縁膜3Cがアルミナで膜厚が15nmであるMONOS型メモリセル(この膜厚の構成を用いたメモリセルを、以下ではメモリセル1と称する)に対し、プリセット1とプリセット2を施して、書込み動作を評価したものを図6に示す。プリセット1を施した結果を△印で、プリセット2を施した結果を◇印で示す。このとき、プリセット1に適用される書込み動作(A)の電圧値は16Vで印加時間は5秒であり、消去動作(B)の電圧値は16Vで印加時間は26ミリ秒であった。なお、図6には、半導体基板1に対するゲート電極4の相対的な電位を表した。また、プリセット2に適用される消去動作(C)の電圧値は18Vで印加時間は8秒であり、書込み動作(D)の電圧値は14Vで印加時間は10マイクロ秒であった。図6により、プリセット1を行ったときは、同じ書込み時間でプリセット2を行ったときよりも高いフラットバンド電圧に達していることが示される。すなわち、プリセット1を行ったときの書込み速度が、プリセット2を行ったときの書込み速度よりも大きいことが示される。
ステップS106では、半導体基板1の電位をゲート電極4よりも高くすることにより、図7(a)に表したように、電荷蓄積層3Bの半導体基板1の側から正孔を注入する。メモリセルアレイでは、全てのメモリセルに一括して正孔を注入することができる。ステップS107では、ゲート電極4の電位を半導体基板1よりも高くすることにより、図7(b)に表したように、電荷蓄積層3Bの半導体基板1の側から電子を注入する。これも、メモリセルアレイの全てのメモリセルに対して一括して行うことができる。ステップS108では、電荷蓄積層3Bの半導体基板1の側の界面近傍に電子が存在する状態の個々のメモリセルに対して、図7(c)に表したように、正孔を注入して消去を行う。
図9(a)は、2値のメモリセルの閾値分布を表している。本実施形態は”1”レベルから”0”レベルに書込み動作を行う前に好適に用いられる。図9(b)は、4値のメモリセルの閾値分布を表している。“11”“10”“00”“01”の4つのレベルがあり、どの2つの組み合わせのレベル間においても、書込みの前に対して本実施が適用可能である。ただ、消去が一括して行われるという前提のもとでは“11”レベルから“10”レベルへの書込みの前に、本実施形態は最も好適に用いられる。
具体的には、図10(a)は一括初期化のタイムチャートを表し、このタイムチャートに従ってプリセット1を行う。まず、T1の時間の間にベリファイ書込みが完了している。その後、T2〜T3の時間間隔で書込み動作(A)を行う。書込み動作(A)では、ビット線BL2の電位を0Vに保ちつつ、セレクトゲートSG2に5V程度の電圧を印加してセレクトトランジスタS2を導通状態にする。また、ワード線WL1〜WLnへは書込みに用いられる書込み電圧VPGMを印加する。次に、T3〜T4の時間間隔で消去動作(B)を行う。消去動作(B)では、ワード線WL1〜WLnの電位を0Vに保ちつつ、半導体基板1に消去電圧VERSを印加する。閾値を変化させるための電子の注入は、時刻T4以降に行うことになる。
ここでは、電子を注入した場合の保持特性向上について説明する。保持特性を向上させるため、具体的には閾値を変化させるための電子の注入後、引き続き消去動作(E)を行う。
図11は、本実施形態に係る不揮発性半導体記憶装置の駆動方法のシーケンスを示す工程図である。
本実施形態においては、図3(a)に表したステップS101からステップS103に加えて、ステップS103で注入した電子の保持特性を向上させるため、ステップS104において、ゲート電極4よりも半導体基板1の電位が相対的に高い状態とする。これは、消去動作(E)に相当する。
以下、この消去動作(E)における正孔注入による電子の保持特性向上について説明する。
実際の電荷保持の過程では、電荷蓄積層3Bの電荷は、絶縁膜3Aあるいは絶縁膜3Cを介して、半導体基板1やゲート電極4へ放出されていく。電荷が放出されると、閾値は減衰してしまう。とくに、電子の放出が、閾値の減衰の主な原因である。
保持時間に対し、縦軸にフラットバンド電圧をとってある。保持特性の向上は、フラットバンド電圧が安定であることによって示される。消去動作(E)が保持特性に与える効果を示すために、絶縁膜3Aがシリコン酸化膜で膜厚が4nmであり、電荷蓄積層3Bがシリコン窒化膜で膜厚が5nmであり、絶縁膜3Cがアルミナおよびシリコン窒化膜の積層膜で膜厚がそれぞれ15nmと2nmであるMONOS型メモリセル(この膜厚の構成を用いたメモリセルを、以下では「メモリセル」と称する)に対し、消去動作(E)を施して保持特性を評価した結果を図9に◇印で示す。図9の中で、書込みレベル“10”と“00”と“01”を形成するにあたり、一旦書込み動作を行った後、それぞれ異なる消去動作(E)を施した。具体的には、書込みレベル“10”を形成するために用いた消去動作(E)の電圧値は20Vで、印加時間は2ミリ秒であり、書込みレベル“00”を形成するために用いた消去動作(E)の電圧値は20Vで、印加時間は0.5ミリ秒であり、書込みレベル“01”を形成するために用いた消去動作(E)の電圧値は20Vで、印加時間は35マイクロ秒であった。消去動作(E)を行わずに、保持特性を評価した結果を△印で示す。図13により、消去動作(E)を施して保持を行った場合のほうが、消去動作(E)を省いて保持を行った場合より、保持特性が向上することが示される。
ここでは、正孔を注入した場合の保持特性向上について説明する。電子を注入した場合の保持特性を向上させる第2の実施形態の類推によって説明可能である。保持特性を向上させるため、保持を前提とした正孔の注入後、引き続き書込み動作(F)を行う。
図14は、本実施形態に係る不揮発性半導体記憶装置の駆動方法のシーケンスを示す工程図である。
本実施形態においては、図3(b)に表したステップS106からステップS108に加えて、ステップS108で注入した正孔の保持特性を向上させるため、ステップS109として、半導体基板1よりもゲート電極4の電位が相対的に高い状態とする。これは、書込み動作(F)に相当する。
以下、書込み動作(F)における電子注入による正孔の保持特性向上について説明する。
すなわち、図1〜図14に関して説明した本発明の不揮発性メモリセルは、周辺回路に組み込まれ、不揮発性半導体記憶装置に搭載することができる。
図示の不揮発性半導体記憶装置は、メモリセルアレイ11と、周辺回路10と、を備える。メモリセルアレイ11中の各メモリセルは、電荷蓄積層を含む積層絶縁膜を有するトランジスタ型のメモリセルである。周辺回路10は、書込み電圧や消去電圧あるいは読み出し電圧を発生させる電圧発生回路13と、電圧発生回路13で発生させた電圧をメモリセルアレイ11へ接続させる電圧制御回路12と、メモリセルアレイ11に書込まれた情報を読み出すための読み出し回路14とから構成される。第1の実施形態乃至第3の実施形態において説明したプリセット1やプリセット2あるいは消去動作(E)あるいは書込み動作(F)を実施するにあたり、必要とされる電圧は電圧発生回路から供給される。それぞれの動作に必要とされる印加時間は、電圧制御回路12によって制御される。
また、電荷蓄積層を含む積層絶縁膜で構成されたメモリセルである限りにおいて、第1の実施形態乃至第3の実施形態を適用することができる。さらに、半導体基板1の材料は、シリコン基板のみならず、ポリシリコン基板、SiGe基板、Ge基板、SiGeC基板であってもよい。また、半導体基板1の形状は、P型ウェルあるいはP型半導体層(SOI)のみならず、SGOI(Silicon Germanium On Insulator)や(GOI)(Germanium On Insulator)であってもよい。
Claims (5)
- 半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上に形成され電荷蓄積層を含む積層絶縁膜と、前記積層絶縁膜の上に形成されたゲート電極と、を有し、前記電荷蓄積層に電荷を注入することによりデータの記憶状態を変化させる不揮発性半導体記憶装置の駆動方法であって、
前記電荷蓄積層に、データの記憶状態を変化させるため電子を注入する前毎に、前記ゲート電極の電位が前記半導体基板よりも高くなるように前記半導体基板と前記ゲート電極との間に電位差を与え、続いてゲート電極の電位が前記半導体基板の電位よりも低くなるように前記半導体基板と前記ゲート電極との間に電位差を与えることを特徴とする不揮発性半導体記憶装置の駆動方法。 - 前記ゲート電極の電位が前記半導体基板よりも高くなるように前記半導体基板と前記ゲート電極との間に前記電位差を与え、続いてゲート電極の電位が前記半導体基板の電位よりも低くなるように前記半導体基板と前記ゲート電極との間に前記電位差を与えることは、前記電荷蓄積層内に電子と、正孔と、を混在させることを含むことを特徴とする請求項1記載の不揮発性半導体記憶装置の駆動方法。
- 前記電荷蓄積層に、前記データの記憶状態を変化させるため前記電子を注入した後に、前記ゲート電極よりも前記半導体基板の電位が高い電位差を、前記半導体基板と前記ゲート電極との間に与え、前記電子を保持することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置の駆動方法。
- 半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、
前記ソース・ドレイン拡散層の間のチャネル上に形成され電荷蓄積層を含む積層絶縁膜と、
前記積層絶縁膜の上に形成されたゲート電極と、
前記電荷蓄積層に電荷を注入することによってデータの記憶状態を制御する制御回路と、
を備え、
前記制御回路は、請求項1〜3のいずれか1つに記載の駆動方法を実行することを特徴とする不揮発性半導体記憶装置。 - 前記積層絶縁膜は、前記半導体基板側に設けられた第1の絶縁膜と、前記ゲート電極側に設けられた第2の絶縁膜と、第1の絶縁膜と前記第2の絶縁膜との間に設けられた前記電荷蓄積層と、を有することを特徴とする請求項4記載の不揮発性半導体記憶装置。
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