CN101399080A - 驱动非易失性半导体存储器件的方法 - Google Patents

驱动非易失性半导体存储器件的方法 Download PDF

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Abstract

本发明提供一种用于驱动易失性半导体存储器件的方法。该非易失性半导体存储器件具有在半导体衬底的表面部分中相互间隔开的源极/漏极扩散层，在源极/漏极扩散层之间的沟道上形成并包括电荷存储层的层压绝缘膜，以及在该层压绝缘膜上形成的栅极电极，该非易失性半导体存储器件通过电荷到电荷存储层中的注入来改变其数据存储状态。该方法包括在将电荷注入到电荷存储层中以改变数据存储状态之前：注入具有与要注入的电荷相同的极性的电荷；以及进一步注入具有与所注入电荷相反的极性的电荷。

Description

驱动非易失性半导体存储器件的方法
相关申请的交叉引用
本申请基于并要求于2007年9月27日提交的在先日本专利申请No.2007-252137的优先权，其全部内容以提及方式并入本文中。
技术领域
本发明涉及用于驱动基于具有绝缘膜电荷存储层的晶体管型存储单元的非易失性半导体存储器件的方法。
背景技术
随着近来持续缩减尺度的发展，具有浮栅的NAND闪速存储器引起由于浮栅本身的厚度而引起的相邻存储单元之间的显著干扰的问题以及在单元之间掩埋绝缘膜的困难。
为了避免浮栅闪速存储器特有的这类问题，(例如JP-A2005-011490(Kokai)和美国专利申请公开No.2005/0006698)提出了所谓的MONOS闪速存储器。“MONOS”是“金属氧化物(氧化物膜)-氮化物(硅氮化物膜)-氧化物(氧化物膜)-硅”结构的缩写。其特征在于通过使离散陷阱存在于诸如硅氮化物膜的电荷存储层中以捕获电荷来改变数据存储状态。与氧化物膜类似，电荷存储层也是绝缘膜并允许薄膜形成。因此，可以解决浮栅闪速存储器中出现的以上问题。电荷存储层中离散陷阱的数目和陷阱的深度影响电荷注入时的捕获效率和电荷保持能力。因此，除硅氮化物膜之外，金属氧化物膜的应用及其工艺条件正在发展中。
在MONOS闪速存储器中，电荷被离散陷阱捕获。因此，数据存储状态取决于离散陷阱的位置和所捕获电荷的位置。同样，电荷捕获效率取决于捕获电荷之前电荷存储层中的电荷分布。此外，在电荷保持状态下，所捕获的电荷可以在电荷存储层中重新分布以改变数据存储状态。
但是，用于改变数据存储状态和读取MONOS闪速存储器中使用的数据的操作与传统浮栅闪速存储器中的操作类似。尚未有对专用于MONOS闪速存储器电控制电荷存储层中的电荷分布的方法的研究。更具体地说，尚未有对如何通过控制电荷存储层中的电荷分布来影响电荷捕获效率和数据存储状态的研究，并且尚未制定用于电控制电荷分布的方法。
发明内容
根据本发明的一个方面，提供了用于驱动非易失性半导体存储器件的方法，所述非易失性半导体存储器件具有在半导体衬底的表面部分中相互间隔开的源极/漏极扩散层，在源极/漏极扩散层之间的沟道上形成并包括电荷存储层的层压绝缘膜，以及在该层压绝缘膜上形成的栅极电极，该非易失性半导体存储器件通过电荷到电荷存储层中的注入来改变其数据存储状态，该方法包括，在将电荷注入到电荷存储层中以改变数据存储状态之前：注入具有与将被注入的电荷相同的极性的电荷；并进一步注入具有与所注入电荷的极性相反极性的电荷。
根据本发明的另一方面，提供了用于驱动非易失性半导体存储器件的方法，所述非易失性半导体存储器件具有在半导体衬底的表面部分中相互间隔开的源极/漏极扩散层，在源极/漏极扩散层之间的沟道上形成并包括电荷存储层的层压绝缘膜，以及在该层压绝缘膜上形成的栅极电极，该非易失性半导体存储器件通过电子到电荷存储层中的注入来改变其数据存储状态，该方法包括在将电子注入到电荷存储层中以改变数据存储状态的之前：在半导体衬底与栅极电极之间提供第一电位差以便该栅极电极具有高于半导体衬底的电位；并进一步在半导体衬底与栅极电极之间提供第二电位差以便栅极电极具有低于半导体衬底的电位。
根据本发明的另一方面，提供了用于驱动非易失性半导体存储器件的方法，所述非易失性半导体存储器件具有在半导体衬底的表面部分中相互间隔开的源极/漏极扩散层，在源极/漏极扩散层之间的沟道上形成并包括电荷存储层的层压绝缘膜，以及在该层压绝缘膜上形成的栅极电极，该非易失性半导体存储器件通过空穴到电荷存储层中的注入来改变其数据存储状态，该方法包括在将空穴作为电荷注入到电荷存储层中以改变数据存储状态之前：在半导体衬底与栅极电极之间提供第三电位差以便半导体衬底具有高于栅极电极的电位；并进一步在半导体衬底与栅极电极之间提供第四电位差以便半导体衬底具有低于栅极电极的电位。
根据本发明的另一方面，提供了用于驱动非易失性半导体存储器件的方法，所述非易失性半导体存储器件具有在半导体衬底的表面部分中相互间隔开的源极/漏极扩散层，在源极/漏极扩散层之间的沟道上形成并包括电荷存储层的层压绝缘膜，以及在该层压绝缘膜上形成的栅极电极，该非易失性半导体存储器件通过电荷到电荷存储层中的注入来改变其数据存储状态，该方法包括：将电荷注入到电荷存储层中之后，通过提供电位差来保持电荷，所述电位差具有与半导体衬底与栅极电极之间所注入的电荷相应的极性。
附图说明
图1A和1B是在MONOS存储单元中电荷分布的示意图；
图2是示出了应用本实施例的MONOS存储器的结构；
图3A和3B是驱动非易失性半导体器件的方法的序列的过程图；
图4A至4C是存储单元中电荷分布的改变的示意图；
图5是示出了根据实施例的阈值的时间变化的图表；
图6是示出了表征编程操作特性的结果的图表；
图7A至7C是存储单元中电荷分布的变化的示意图；
图8是示出了列方向上NAND串的横截面图；
图9A和9B是示出了阈值分布和阈值电平的定义的示意图；
图10A至10C是操作NAND串的方法的时序图；
图11是示出了驱动非易失性存储器件的方法的序列的过程图；
图12是示出了阈值电压的保持特性的示意性图表；
图13是示出了表征保持特性的结果的图表；
图14是示出了根据本发明第二实施例、用于驱动非易失性半导体存储器件的方法的序列的过程图；以及
图15是示出了非易失性存储器件的示意配置的示意图。
具体实施方式
本发明可应用于非易失性半导体存储器件，其具有由包括电荷存储层的层压绝缘膜组成的存储单元。特别地，本发明适合于MONOS闪速存储器，因为该MONOS闪速存储器允许薄膜形成(filmformation)，该薄膜形成可以降低相邻地单元之间的干扰，并且由于绝缘膜(例如硅氧化物膜)在电荷存储层之上和之下形成，所以所捕获的电荷可抗释放。应注意的是本发明还可应用于其它由包括具有离散陷阱的电荷存储层的层压绝缘膜组成的存储单元。例如，本发明还可广泛地应用于具有MNOS(金属-氮化物-氧化物-硅)、MONSNOS(金属-氧化物-氮化物-硅-氮化物-氧化物-硅)以及其它结构的存储单元。
在下文中，通过以N沟道MONOS存储单元为例来详细地描述本发明。应注意的是本发明不限于N沟道类型，而是还可应用于P沟道类型。后一种情形可以通过反转源极/漏极或半导体衬底中杂质的极性以及通过交换施加于半导体衬底与栅极电极的电压来处理。
现在将参照附图来描述本发明的实施例。
此处通过以N沟道MONOS存储单元为例来描述涉及非易失性存储器及用于驱动该非易失性存储器的方法的本发明的实施例。
图1A和1B示出了根据本发明第一实施例的、通过用于驱动非易失性存储器的方法的应用而形成的MONOS存储单元中的电荷分布的示意图。
图2是示出了对其应用本实施例的MONOS存储单元的结构的横截面图。
图1和2中所示的MONOS存储单元在掺杂有P型杂质的半导体衬底1上形成。此处所使用的术语“半导体衬底”包括P型阱、P型半导体层(例如SOI(绝缘体上硅)层)、以及P型多晶硅层。
如图1A和1B所示，包括电荷存储层3B的层压绝缘膜3沉积在半导体衬底1上。栅极电极4在层压绝缘膜3上形成。电荷存储层3B包括离散陷阱并用于捕获所注入的电荷。所述离散陷阱在空间上分布在电荷存储层中，在半导体衬底1侧上与绝缘膜3A的分界面附近，或者在栅极电极4侧上与绝缘膜3C的分界面附近。电荷存储层通常由硅氮化物膜制成，但是其也可以由具有高密度离散陷阱的金属氧化物膜来代替。或者，电荷存储层还可以通过层压具有离散陷阱的多种材料来制成。同样地，电荷存储层可以被构造为使得包括不具有离散陷阱的绝缘层和/或导体层。
电荷存储层可以由各种材料制成，包括硅氮氧化硅(SiON)、铝氧化物(Al2O3)、氮氧化铝(AlON)、二氧化铪(HfO2)、铪铝酸盐(HfAlO3)、氮氧化铪(HfON)、氮氧铝铪(HfAlON)、铪硅酸盐(HfSiO)、铪氮化硅酸盐(HfSiON)、氧化镧(La2O3)、以及铝酸镧(LaAlO3)。此外，电荷存储层可以是基于诸如NA、NH、NL、NAN、NHN、NLN、NHA、NAL、以及AHL(排序不分先后)的各种层压结构，其中，“N”表示硅氮化物，“A”表示铝氧化物，“H”表示包含铪作为主要元素的材料，“L”表示包含镧作为主要元素的材料。
绝缘膜3A和绝缘膜3C使电荷存储层3B与半导体衬底1或栅极电极4电绝缘并用于在电荷保持期间将电荷限制在电荷存储层3B中。限制电荷的效果随着绝缘膜3A和3C相对于电荷存储层3B的势垒变得更高而增加。绝缘膜3A和3C通常由硅氧化物制成，但是如其具有相对于电荷存储层3B的势垒，则其可以由其它材料来代替。绝缘层3A和3C可以由各种材料制成，包括氮氧化硅(SiON)、氧化铝(Al2O3)、氮氧化铝(AlON)、二氧化铪(HfO2)、铪铝酸盐(HfAlO3)、氮氧化铪(HfON)、氮氧铝铪(HfAlON)、硅酸铪(HfSiO)、硅酸氮化铪(HfSiON)、氧化镧(La2O3)、以及铝酸镧(LaAlO3)。
栅极电极4在层压绝缘膜上形成。通过使用栅极电极4作为掩膜将N型杂质离子注入到半导体衬底1中来形成源极/漏极2。
图1A示出了本实施例中在编程操作之前形成的电荷分布，图1B示出了本实施例中在擦除操作之前形成的电荷分布。
当图1A中所示的电荷分布形成时，在预计用于保持的电子注入之前执行编程操作(A)和后续的擦除操作(B)。包括编程操作(A)和擦除操作(B)的步骤序列在下文中称为“预调1”。这里，通过第一编程操作(A)，电荷存储层3B中的离散陷阱充满电子。通过接下来的擦除操作(B)，空穴被充满电子的电荷存储层3B中的某些离散陷阱捕获。具体地说，通过擦除操作(B)，空穴从半导体衬底1射入。这时，空穴在与半导体衬底1面对的电荷存储层3B的分界面附近被捕获。通过以上编程操作(A)和后续的擦除操作(B)，图1A中所示的电荷分布在电荷存储层3B中形成。也就是说，电荷存储层3B中的电荷分布是这样的，即电子在与栅极电极4的分界面附近被捕获，空穴在与半导体衬底1的分界面附近被捕获。这允许电子在用于编程操作的电压被施加于栅极电极4时轻易地进入电荷存储层3B的衬底侧。也就是说，可以改善编程操作的效率。此过程的特征在于电荷存储层3B中的离散陷阱没有通过擦除操作(B)而完全充满空穴。
电子从具有较低电位的部分流到具有较高电位的部分。空穴从具有较高电位的部分流到具有较低电位的部分。
图3A和3B示出了根据本发明第一实施例、用于驱动非易失性半导体器件的方法的序列的过程图。
图3A示出了编程操作中的驱动方法的过程。在半导体衬底1与栅极电极4之间提供电位差以便栅极电极4具有比半导体衬底1相对较高的电位(步骤S101)。然后，在半导体衬底1与栅极电极4之间提供电位差以便半导体衬底1具有比栅极电极4相对较高的电位(步骤S102)。随后，执行编程操作(步骤S103)。
步骤S101对应于编程操作(A)，步骤S102对应于擦除操作(B)。这些操作对应于上述“预调1”。
图3B示出了擦除操作中驱动方法的过程。在半导体衬底1与栅极电极4之间提供电位差以便半导体衬底1具有比栅极电极4相对较高的电位(步骤S106)。然后，在半导体衬底1与栅极电极4之间提供电位差以便栅极电极4具有比半导体衬底相对较高的电位(步骤S107)。随后，执行擦除步骤(步骤S108)。
步骤S106对应于擦除操作(C)，步骤S107对应于编程操作(D)。这些操作对应于下述预调2。
图4A至4C示出了图3A所示每个步骤中存储器中电荷分布的变化的示意图。
在步骤S101中，如图4A所示，使得栅极电极4的电位比半导体衬底1的高以便从半导体衬底1侧将电子注入到电荷存储层3B中。在存储单元阵列中，可以将电子共同地注入到所有存储单元中。在步骤102中，如图4B所示，使得半导体衬底1的电位比栅极电极4的高以便从半导体衬底侧将空穴注入到电荷存储层3B中。此步骤还可以对存储单元阵列中的所有存储单元共同执行。在步骤S103中，如图4C所示，通过将电子注入到电荷存储层3B中，对具有存在于与半导体衬底1面对的电荷存储层3B的分界面附近的空穴的存储单元执行编程操作。
用于编程操作(A)和擦除操作(B)的电压和施加时间取决于存储单元的尺度。使用的电压和施加时间随着存储单元的产生而变，因此是不定的。但是在设置用于编程操作(A)和擦除操作(B)的电压时，需要将对绝缘膜3A的电损伤考虑在内。优选地，施加于绝缘膜3A的电场是20MV/cm或更小。更优选地，为了进行低电压下的快速操作，施加于绝缘膜3A的电场是15MV/cm或更小，并且施加时间是10秒或更短。
给出了以上电荷分布形成时在阈值上电子注入的效果。使VFB为以上电荷分布中的存储阵列的平带(flat band)电压。当将栅极电压VG施加于栅极电极4时，将以下电场施加于绝缘膜3A：
Figure A200810168078D00131
其中是半导体衬底1的表面电位，T是总存储堆栈的等效氧化物厚度(以下缩写为EOT)。使J(E)为根据等式(1)的电场从半导体衬底注入的电子电流。那么，在无穷小的时间Δt内注入的电荷的量为J(E)Δt。
在图1A的电荷分布状态下，如果从半导体衬底1注入电子，则与栅极电极4面对的电荷存储层3B的分界面附近的离散陷阱不再捕获电子，因为它们已经充满电子。相反，与半导体衬底1面对的电荷存储层3B的分界面的附近充满空穴，因此可以捕获电子。如果与半导体衬底1面对的电荷存储层3B分界面的附近俘获了通过向栅极电极4施加以上栅极电极VG而注入的电荷量J(E)Δt，则阈值改变以下的量：
Δ V TH = 1 ϵ 0 ( x B ϵ B + x C ϵ C ) J ( E ) Δt - - - ( 2 )
其中q是基本电荷，εo是真空的介电常数，xB和εB分别是电荷存储层3B的厚度和相对介电常数，xC和εC分别是绝缘膜3C的厚度和相对介电常数。阈值变化依照等式(2)随着编程时间而变。
图5示意地示出了根据第一实施例的时间变化。
依照图(2)的阈值变化由图5的编程曲线1来表示。
为了进行比较，参照图1B的电荷分布。在图1B中，在电荷存储层3B中，在与半导体衬底1的分界面附近的离散陷阱充满电子，在与栅极电极4的分界面附近的离散陷阱充满空穴。这样的电荷分布是通过擦除操作(C)和随后的编程操作(D)而形成。包括擦除操作(C)和随后的编程操作(D)的步骤序列在下文中称为“预调2”。
使VFB为以上电荷分布中的存储单元的平带电压。那么，通过将栅极电压VG施加于栅极电极4而注入的电荷量也是J(E)Δt。注入的电子位于与栅极电极4面对的电荷存储层3B的分界面附近。在时间t，由注入的电子引起的阈值变化由下式给出：
Δ V TH = 1 ϵ 0 ( x C ϵ C ) J ( E ) Δt - - - ( 3 )
依照等式(3)的阈值变化由图5的编程曲线2来表示。在等式(2)与(3)之间进行比较时，等式(2)高(q/εo)(xB/εB)J(E)Δt。等式(2)和(3)反映电荷分布的两个极端特性。因此，根据预调1和预调2中所使用电压的电压值和施加时间，预调1不总是具有比预调2大(q/εo)J(E)Δt(xB/εB)的阈值变化。但是，执行预调1之后的编程速度总是比执行预调2之后的编程速度高。
通过擦除操作(B)，将空穴注入到与半导体衬底1面对的电荷存储层3B的分界面中。这有助于编程时间时电子的进入。阈值变化受到与电极的距离的影响。因此阈值如何变化受到位于远离栅极电极4的位置、与半导体衬底1的分界面处的电荷变化的影响。也就是说，在编程操作中将电子注入到电荷存储层3B中时，图1A的电荷分布具有使编程速度与图1B的电荷分布相比增加与电荷存储层3B的厚度相应的量的效果。
图6是表征编程操作特性的图表。
平带电压的增加对比编程时间而画在竖轴上。为了在预调1和预调2的效果之间进行比较，将预调1和预调2应用于MONOS存储单元，在该MONOS存储单元中，绝缘膜3A是具有4nm的厚度的硅氧化物膜，电荷存储层3B是具有5nm的厚度的硅氮化物膜，绝缘膜3C由具有15nm的厚度的氧化铝(alumina)制成(具有此厚度结构的存储单元在下文中称为存储单元1)。图6示出了这种设置中的编程操作的特性。预调1下的结果由标记Δ来表示，预调2下的结果由标记◇来表示。这里，在预调1下，用于编程操作(A)的电压的电压值和施加时间分别是16V和5秒，用于擦除操作(B)的电压电压值和施加时间分别是16V和26毫秒。应注意的是图6示出了栅极电极4相对于半导体衬底1的相对电位。在预调2下，用于擦除操作(C)的电压的电压值和施加时间分别是18V和8秒，用于编程操作(D)的电压的电压值和施加时间分别是14V和10毫秒。如图6所示，对于相同的编程时间在预调1下获得比在预调2下更高的平带电压。也就是说，证明了预调1下的编程速度高于预调2下的编程速度。
很容易理解，用于提高擦除速度的电荷分布的电荷极性与用于提高编程速度的电荷分布的电荷极性相反。也就是说，如图1B中所示，在前一电荷分布的电荷存储层3B中，与半导体衬底1的分界面附近的离散陷阱充满电子，与栅极电极4的分界面附近的离散陷阱充满空穴。这样的电荷分布是通过在用于阈值改变的空穴注入之前执行预调2而形成。执行预调2之后的阈值变化的量超过执行预调1之后的阈值变化的量(q/εo)J(E)Δt(xB/εB)。
应注意的是用于预调1或预调2的电压脉冲可以是多个电压脉冲的组合。该组合需要满足以下要求：所有施加的电压需要具有相同的极性，并且阈值在施加脉冲之后需要达到预期的阈值。
图7A至7C示出了图3B中所示每个步骤中的存储单元中电荷分布的示意图。
在步骤S106中，如图7A所示，使得半导体衬底1的电位高于栅极电极4的电位以便将空穴从半导体衬底1侧注入到电荷存储层3B中。在存储单元阵列中，可以将空穴共同地注入到所有存储单元中。在步骤S107中，如图7B所示，使得栅极电极4的电位高于半导体衬底1的电位以便将电子从半导体衬底1侧注入到电荷存储层3B中。此操作也可以对存储单元阵列中的所有存储单元共同执行。在步骤S108中，如图7C所示，通过注入空穴，对具有存在于与半导体衬底1面对的电荷存储层3B的分界面附近的电子的存储单元执行擦除操作。
不需要每次在编程或擦除操作刚好之前立即执行上述共同编程和共同擦除操作，而是例如只需在通电时执行。随后，可以执行单独的编程或擦除操作。
图8是列方向上的NAND串的横截面图。多个MONOS存储单元(M1-Mn)布置在半导体衬底1上。每个存储单元的栅极电极与相邻的NAND串电接触并被称为字线WL1-WLn。在字线之间的部分下面的半导体衬底1的表面中形成源极/漏极区2。
由标准MOSFET制成第一和第二选择晶体管S1，S2。选择晶体管S1和S2的栅极电极分别构成第一选择栅极SG1和第二选择SG2。
在MONOS存储单元和选择晶体管上厚厚地沉积层间绝缘膜5(例如二氧化硅)。
通过位触点BC2将位线BL2连接到与选择晶体管S2相邻的源极/漏极区2。同样地，通过位触点BC1将位线BL1连接到与选择晶体管S1相邻的源极/漏极区2。位触点BC1和位线BL1未示出。
在本实施例的MONOS存储单元中，在用于改变阈值的电子注入之前执行编程操作和随后的擦除操作，从而提高编程速度。特别地，在P型半导体衬底1的情形中，通过字线WL1-WLn将多个NAND串相互连接。因此，通过向半导体衬底施加正擦除电压(字线保持在0V)来对多个存储单元执行擦除操作，这样，适合于在预期用于保持的编程操作之前将本实施例共同地应用于通过字线相连的多个NAND串。应注意的是通常用NAND存储器、程序验证操作(T.Tanaka，Y.Tanaka，H.Nakamura，H.Oodaria，S.Aritome，R.Shirota，和F.Masuoka，“A Quick Intelligent Programming Architecture 3V-OnlyNAND-EEPROMs”，Symp.VLSI Circuit Dig.Tech.Papers.Pp.20-21，June(1992))来控制由存储单元的变化引起的阈值分布。本实施例适合刚好在程序验证操作之前使用。
图9A和9B示出了用于示出了NAND存储器的阈值分布和阈值电平定义的示意图。
图9A示出了二进制存储单元的阈值分布。该实施例适合于在从“1”电平到“0”电平的编程操作之前使用。图9B示出了四进制存储单元的阈值分布。存在四个电平“11”、“10”、“00”、和“01”，并且本实施例可以在任一对电平之间的编程操作之前使用。但是，在共同地执行擦除操作的条件下，本实施例最适合在从“11”电平到“10”电平的编程操作之前使用。
在本发明的另一方面，在用于改变阈值的空穴注入之前执行擦除操作和随后的编程操作，从而增强擦除速度。如上所示，在使用NAND存储单元的情形中，本实施例的共同使用无效，因为擦除操作变成冗余的。因此，本实施例适合在具有相反极性的另一存储单元中使用。也就是说，希望的是反转源极/漏极或半导体衬底中的杂质的极性并交换施加于半导体衬底和栅极电极的电压。
接下来，描述用于操作NAND串的方法。如图8中所示，在NAND存储器中，通过字线WL1-WLn将NAND串连接到相邻的NAND串。因此，适合于将本实施例共同地应用于多个NAND串。
图10A至10C示出了用于操作NAND串的方法的时序图。
具体地说，图10A示出了共同初始化的时序图。预调1依照此时序图来执行。首先，在时间T1期间完成程序验证操作。然后，在时间间隔T2-T3期间执行编程操作(A)。在编程操作(A)中，位线BL2的电位保持在0V，向选择栅极SG2施加约5V的电压以便将选择晶体管S2变成导通状态。此外，向字线WL1-WLn施加用于编程操作的程序电压VPGM。接下来，在时间间隔T3-T4期间执行擦除操作(B)。在擦除操作(B)中，字线WL1-WLn的电位保持在0V，擦除电压VERS施加于半导体衬底1。用于改变阈值的电子注入将在时间T4之后执行。
除NAND存储单元之外，本实施例可应用于具有包括离散陷阱的电荷存储层的任何其它存储单元。例如，同样在NOR存储单元中，可以用预调1来控制电荷存储层中的电荷分布并提高通过电荷注入执行的阈值电压改变的速度。
接下来，描述本发明的第二实施例。
这里，给出了注入电子的情形中保持特性的提高。具体地说，为了提高保持特性，在用于改变阈值的电子注入之后执行擦除操作(E)。
图11是根据本实施例的用于驱动非易失性半导体存储器件的方法序列。
在本实施例中，除图3A所示的步骤S101至步骤S103之外，还在步骤S104中使得半导体衬底1的电位高于栅极电极4的电位以便提高对于在步骤S103中注入的电子的保持特性。这对应于擦除操作(E)。
在下文中，给出由于此擦除操作(E)中的空穴注入而引起的电子保持特性的提高的说明。
图10B示出了在编程操作之后设置阈值的时序图。对图8的NAND串的擦除操作(E)依照此时序图来执行。在时间T1期间完成电子注入。例如作为电子注入的结果，存储单元M1达到的阈值用VTH，1来表示。然后，在时间间隔T2-T3期间执行擦除操作(E)。具体地说，字线WL1-WLn的电位保持在0V，向半导体衬底1施加用于擦除操作的擦除电压VERS。使ΔVTH，1为由于擦除操作(E)而引起的阈值变化的量。结果，存储单元M1的阈值变成：
VTH，2＝VTH，1-ΔVTH，1     (4)
时间T3之后，电荷保持持续到执行下一次电荷注入。
在设置用于擦除操作(E)的电压时，需要将对绝缘膜3A的电损伤考虑在内。优选地，施加于绝缘膜3A的电场为20MV/cm或更小。更优选地，为了进行低电压下的快速操作，施加于绝缘膜3A的电场为15MV/cm或更小，并且施加时间为10秒或更短。
参照图2来描述执行擦除操作(E)之后的电荷存储层3B中的电荷分布。首先，如果在时间T1期间注入了足够的电子量，则电荷存储层3B中的离散陷阱以高密度充满电子。然后，在执行擦除操作(E)时，电荷存储层3B中的某些离散陷阱充满空穴。具体地说，通过擦除操作(E)，从半导体衬底1注入了空穴。这时，与半导体衬底1面对的电荷存储层3B的分界面附近捕获空穴。通过以上电子注入和随后的擦除操作(E)，图1A中所示的电荷分布在电荷存储层3B中形成。也就是说，电荷存储层3B中的电荷分布是这样的，即在与栅极电极4的分界面附近捕获电子，并且在与半导体衬底1的分界面附近捕获空穴。
示例来说，这样假设擦除操作(E)完成之后紧接着的电荷分布，即在电荷存储层3B中，空穴以NH[cm-2]的密度存在于与半导体衬底1的分界面处，并且电子以NE[cm-2]的密度存在于与栅极电极4的分界面处。于是，等式(4)的阈值表示为：
V TH , 2 = q ϵ 0 { N E ( x C ϵ C ) - N H ( x B ϵ B + x C ϵ C ) } - - - ( 5 )
其中定义NE和NH以满足VTH，2>0。随后，在电荷保持的过程中，电子和空穴被重新分布或复合。阈值变化的最大值存在于以下电荷被重新分布的情形中以及电子与空穴被复合电荷分布保持未改变的情形中。
在电荷被重新分布的情形中，当在存储层3B中，在与栅极电极4的分界面处捕获的电子迁移到与半导体衬底1的分界面处并且在与半导体衬底1的分界面处捕获的空穴迁移到与栅极电极4的分界面时，阈值变化最大。重新分布完成时的阈值由下式给出：
V TH , 3 = q ϵ 0 { N E ( x B ϵ B + x C ϵ C ) - N H ( x C ϵ C ) } - - - ( 6 )
电荷刚注入(等式(5))之后立即发生的阈值变化由下式给出：
V TH , 3 - V TH , 2 = q ϵ 0 { ( ( N E + N H ) x B ϵ B ) } - - - ( 7 )
如等式(7)所示，通过电荷重新分布，阈值变得比电荷刚注入之后高。
在电子和空穴被与仍未改变的电荷分布复合的情形中，当在电荷存储层3B中，与半导体衬底1的分界面处捕获的所有空穴被与与栅极待电极4的分界面处捕获的电子复合时，阈值变化最大。当复合完成时，没有空穴存在于电荷存储层3B中，并且电子以NE-NH[cm-2]的密度存在于电荷存储层3B的栅极电极上。这时，阈值由下式给出：
V TH , 4 = q ϵ 0 { ( ( N E - N H ) x C ϵ C ) } - - - ( 8 )
电荷刚注入(等式(5))之后的阈值变化由下式给出
V TH , 4 - V TH , 2 = q ϵ 0 { N H ( x B ϵ B ) } - - - ( 9 )
如等式(9)所示，通过电子-空穴复合，阈值变得高于电荷刚注入之后的阈值。
图12是示意地是示出阈值电压的保持特性的图表。
在电荷保持的实际过程中，通过绝缘膜3A或绝缘膜3C将电荷存储层3B中的电荷释放到半导体衬底1或栅极电极4中。电荷的释放导致阈值衰减。特别地，电子的释放是阈值衰减的主要原因。
在本实施例中，电子注入之后执行的擦除操作(E)可以促进电荷保持过程中的电荷重新分布或电子-空穴复合。电荷重新分布或电子-空穴复合具有防止由于电荷的释放而引起的阈值衰减的效果。与不进行擦除操作(E)的情形相比，电荷重新分布的情形中的阈值差由等式(7)给出，电子-空穴复合的情形中的阈值差由等式(9)给出。这些均在图12中示出。
在电子注入之后执行的擦除操作(E)引起由图12的保持曲线1表示的阈值的保持特性。保持曲线1表示电子保持过程中的两种情形，即电荷被重新分布的情形及电子和空穴被复合的情形。另一方面，图12的保持曲线2表示省略电子注入之后的擦除操作(E)的情形中的保持特性。如上所示，电子注入之后执行的擦除操作(E)提高了阈值的保持特性。
当电荷重新分布或电子-空穴复合发生在电荷存储层3B中时，阈值变化更大地受到位于远离栅极电极4的位置的电荷变化的影响，应为阈值变化由距离与电荷的乘积决定。在电荷存储层3B与绝缘膜3A之间的分界面处通过擦除操作(E)注入的空穴通过重新分布或复合而消失，并且这种消失的作用大大有助于增大阈值。因此，与由于负电荷的消失而引起的阈值改变相比，该阈值趋向于保持不变。常规上，只有电子被编程操作注入到电荷存储层3B中，电子在保持期间被释放，使阈值衰减。相反，本发明的过程对应于继之以电子的轻微释放的较强编程操作。
图13是示出了表征保持特性的数据的图表。
平带电压对比保持时间而画在竖轴上。保持特性的提高由平带电压的稳定性来指示。为了证明擦除操作(E)对保持特性的作用，对MONOS存储单元执行擦除操作(E)，在该MONOS存储单元中，绝缘膜3A是具有4nm的厚度的硅氧化物膜，电荷存储层3B是具有5nm的厚度的硅氮化物膜，绝缘膜3C由分别具有15nm和2nm的厚度的层压氧化铝膜和硅氮化物膜制成(具有这种厚度结构的存储单元在下文中称为“存储单元2”)。表征这种设置中的保持特性的结果由图13中的标记◇来表示。在形成图13中的程序电平“10”、“00”、和“01”时，一旦执行了编程操作，就分别执行不同的擦除操作(E)。具体地说，用于形成程序电平“10”的擦除操作(E)的电压值和施加时间分别是20V和2毫秒。用于形成程序电平“00”的擦除操作(E)的电压值和施加时间分别是20V和0.5毫秒。用于形成程序电平“01”的擦除操作(E)的电压值和施加时间分别是20V和35毫秒。表征不执行擦除操作(E)的情况下的保持特性的结果由标记Δ来表示。如图13所示，执行擦除操作(E)的情况下的保持具有比省略擦除操作(E)的情况下的保持高的保持特性。
应注意的是用于擦除操作(E)的电压脉冲可以是多个电压脉冲的组合。该组合需要满足以下要求：所有施加的电压需要具有相同的极性，并且阈值在施加脉冲之后需要达到预期的阈值。
接下来，描述本发明的第三实施例。
这里，给出注入空穴的情形中的保持特性的提高的说明。该说明可以根据用于提供注入电子的情形中的保持特性的第二实施例的类推类来进行。为了提高保持特性，在预计用于保持的空穴注入之后执行编程操作(F)。
图14是示出了根据本实施例、用于驱动非易失性半导体存储器件的方法的序列的过程图。
在本实施例中，除图3B中所述的步骤S106至步骤S108之外，还在步骤109中使得栅极电极4的电位高于半导体衬底1的电位以便提高在步骤S108中注入的空穴的保持特性。这对应于编程操作(F)。
在下文中，给出由于此编程操作(F)中的电子注入而引起的空穴保持特性的提高的说明。
图10C示出了擦除操作之后设置阈值的时序图。对图8的NAND串的编程操作(F)依照此时序图来执行。在时间间隔T2-T3期间执行空穴注入。例如，通过对NAND串的共同擦除操作来将空穴注入到存储单元M1-Mn中。具体地说，字线WL1-WLn的电位保持在0V，向半导体衬底1施加擦除电压VERS。使VTH，5为通过空穴注入而达到的阈值。然后，在时间间隔T3-T4期间共同地执行编程操作(F)。具体地说，位线BL2的电位保持在0V，向选择栅极SG2施加约5V的电压以便使晶体管S2变成导通状态。此外，向字线WL1-WLn施加用于编程操作(F)的电压VPGM。使ΔVTH，S为由编程操作(F)引起的阈值变化的量。因此，存储单元M1-Mn的阈值变成：
VTH，6＝VTH，5+ΔVTH，5    (10)
在时间T4之后，电荷保持持续到执行下一次电荷注入。
在图2中，在空穴注入之后刚好在执行编程操作(F)之后电荷存储层3B中的电荷分布是这样的，即在与半导体衬底1的分界面附近捕获电子，在与栅极电极4的分界面附近捕获空穴。在随后的电荷保持过程中，注入的空穴被从电荷存储层3B释放，使阈值衰减。另一方面，发生电荷重新分布或电子-空穴复合。可以在反转电子和空穴的极性的情况下根据第二实施例中电荷重新分布或复合的类推来描述电荷重新分布和电子-空穴复合如何发生。
设置用于编程操作(F)的电压时，需要将对绝缘膜3A的电损伤考虑在内。优选地，施加于绝缘膜3A的电场为20MV/cm或更小。更优选地，为了进行低电压下的快速操作，施加于绝缘膜3A的电场为15MV/cm或更小，并且施加时间为10秒或更短。举例来说，为了证明编程操作(F)对保持特性的作用，对存储单元2执行编程操作(F)。表征这种设置中的保持特性的结果由图13中的标记◇来表示。在形成图13中的程序电平“11”时，一旦执行了擦除操作，就执行编程操作(F)。具体地说，用于形成程序电平“11”的编程操作(F)的电压值和施加时间分别是20V和10毫微秒。表征不执行编程操作(F)的情况下的保持特性的结果由标记Δ来表示。如图13所示，执行编程操作(F)的情况下的保持具有比省略编程操作(F)的情况下的保持高的保持特性。
应注意的是用于编程操作(F)的电压脉冲可以是多个电压脉冲的组合。该组合需要满足以下要求：所有施加的电压需要具有相同的极性，并且阈值在施加脉冲之后需要达到预期的阈值。
接下来，描述根据本发明的实施例的非易失性半导体存储器件。
更具体地说，参照图1至14所述的本发明的非易失性半导体存储单元可以合并到外围电路中并安装在非易失性半导体存储器件中。
图15是示出了这类非易失性半导体存储器件的示意结构的示意图。
所示的非易失性半导体存储器件包括存储单元阵列11和外围电路10。存储单元阵列11中的每个存储单元是具有包括电荷存储层的层压绝缘膜的晶体管型存储单元。外围电路10包括用于产生程序电压、擦除电压、或读取电压的电压产生电路13、用于将电压产生电路13中产生的电压耦合到存储单元阵列11中的电压控制电路12、以及用于读取在存储单元阵列11中编程的信息的读取电路14。执行第一至第三实施例中所述的预调1、预调2、擦除操作(E)、或编程操作(F)所需的电压从电压生成电路供应。每个操作所需的施加时间由电压控制电路12来控制。
已经参照示例描述了本发明的实施例。但是，本发明不限于以上实施例。例如，只要技术上可行，所述示例就可以相互组合，并且所述组合也涵盖在本发明的范围内。具体地说，上文中参照第一实施例所述的编程或擦除操作可以继之以上文中参照第二或第三实施例所述的保持。
第一至第三实施例可以应用于包括层压绝缘膜的任何存储单元，所述层压绝缘膜包括电荷存储层。此外，半导体衬底1的材料不限于硅衬底，而且可以是多晶硅衬底、SiGe衬底、Ge衬底、或SiGeC衬底。半导体衬底1的结构不限于P型阱或P型半导体层(SOI)，而且可以是SGOI(绝缘体上硅锗)或GOI(绝缘体上锗)。
所述存储单元可以构造为垂直晶体管或FIN晶体管。或者，存储单元阵列本身可以具有垂直层压结构。
本发明可应用于各种存储单元阵列，只要其具有包括层压绝缘膜的存储单元，所述层压绝缘膜包括电荷存储层。这样的存储单元阵列包括但不仅是NAND型和NOR型，而且包括AND型(H.Kume，M.Kato，T.Adachi，T.Tanaka，T.Sasaki，T.Okazaki，N.Miyamoto，S.Saeki，Y.Ohji，M.Ushiyama，J.Yagami，T.Morimoto，和T.Nishida，“A1.28 μm2 contactless memory cell technology for a 3V-only 64Mbit EEPROM”，IEDM Tech.Dig.，pp.991-993，Dec.(1992))、DINOR型(H.Onoda，Y.Kunori，S.Kobayashi，M.Ohi，A.Fukumoto，N.Ajika，and H.Miyoshi，“A novel cell structure suitable for a 3 voltoperation，sector erase flash memory”，IEDM Tech.Dig.，pp.599-602，Dec.(1992))、分裂栅型((G.Samachisa，C.Su，Y.Kao，G.Smaranndoiu，T.Wong，and C.Hu，“A128K flash EEPROM using doublepolysilicon technology”，ISSCC Dig.Tech.Papers，pp.76-77，Feb.(1987))、堆栈型((V.N.Kynett，A.Baker，M.Fandrich，G.Hoekstra，0.Jungroth，J Kreifels，and S.Wells，＂An in-system reprogrammable256K CMOSflash memory＂，ISSCC Dig.Tech.Papers，pp.132-133，Feb.(1988)，)、三层多晶硅型((F.Masuoka，M.Asano，H.Iwashita，T.Komuro，and S.Tanaka，＂A new flash EEPROM cell using triplepolysilicon technologyfl，IEDM Tech.Dig.，pp.464-467，Dec.(1984))、以及3Tr-NAND(JP-A2007-115407(Kokai)).

Claims (14)

1.一种用于驱动非易失性半导体存储器件的方法，所述非易失性半导体存储器件具有在半导体衬底的表面部分中相互间隔开的源极/漏极扩散层，在源极/漏极扩散层之间的沟道上形成并包括电荷存储层的层压绝缘膜，以及在该层压绝缘膜上形成的栅极电极，该非易失性半导体存储器件通过注入电荷到电荷存储层中来改变其数据存储状态，
所述方法包括，在将电荷注入到电荷存储层中以改变数据存储状态之前：
注入具有与将被注入到电荷存储层的电荷相同的极性的电荷；以及
进一步注入具有与注入到电荷存储层的电荷的极性相反极性的电荷。
2.如权利要求1所述的方法，其中，所述层压绝缘膜包括在半导体衬底侧提供的第一绝缘膜、在栅极电极侧提供的第二绝缘膜、以及在第一绝缘膜与第二绝缘膜之间提供的该电荷存储层。
3.一种用于驱动非易失性半导体存储器件的方法，所述非易失性半导体存储器件具有在半导体衬底的表面部分中相互间隔开的源极/漏极扩散层，在源极/漏极扩散层之间的沟道上形成并包括电荷存储层的层压绝缘膜，以及在该层压绝缘膜上形成的栅极电极，该非易失性半导体存储器件通过注入电子到电荷存储层中来改变其数据存储状态，
所述方法包括在将电子注入到电荷存储层中以改变数据存储状态的之前：
在半导体衬底与栅极电极之间提供第一电位差使得该栅极电极具有比半导体衬底高的电位；以及
随后在半导体衬底与栅极电极之间提供第二电位差使得栅极电极具有比半导体衬底低的电位。
4.如权利要求3所述的方法，其中
所述第一电位差是25伏或更小，所述第一电位差的施加时间是30秒或更短，以及
所述第二电位差是25伏或更小，所述第二电位差的施加时间是30秒或更短。
5.如权利要求3所述的器件，其中，所述层压绝缘膜包括在半导体衬底侧提供的第一绝缘膜、在栅极电极侧提供的第二绝缘膜、以及在第一绝缘膜与第二绝缘膜之间提供的该电荷存储层。
6.一种用于驱动非易失性半导体存储器件的方法，所述非易失性半导体存储器件具有在半导体衬底的表面部分中相互间隔开的源极/漏极扩散层，在源极/漏极扩散层之间的沟道上形成并包括电荷存储层的层压绝缘膜，以及在该层压绝缘膜上形成的栅极电极，该非易失性半导体存储器件通过注入空穴到电荷存储层中来改变其数据存储状态，
所述方法包括在将空穴作为电荷注入到电荷存储层中以改变数据存储状态之前：
在半导体衬底与栅极电极之间提供第三电位差使得半导体衬底具有比栅极电极高的电位；以及
随后在半导体衬底与栅极电极之间提供第四电位差使得半导体衬底具有比栅极电极低的电位。
7.根据权利要求6所述的方法，其中
所述第三电位差是25伏或更小，所述第三电位差的施加时间是30秒或更短，以及
所述第四电位差是25伏或更小，所述第四电位差的施加时间是30秒或更短。
8.如权利要求6所述的器件，其中，所述层压绝缘膜包括在半导体衬底侧提供的第一绝缘膜、在栅极电极侧提供的第二绝缘膜、以及在第一绝缘膜与第二绝缘膜之间提供的该电荷存储层。
9.一种用于驱动非易失性半导体存储器件的方法，所述非易失性半导体存储器件具有在半导体衬底的表面部分中相互间隔开的源极/漏极扩散层，在源极/漏极扩散层之间的沟道上形成并包括电荷存储层的层压绝缘膜，以及在该层压绝缘膜上形成的栅极电极，该非易失性半导体存储器件通过注入电荷到电荷存储层中来改变其数据存储状态，
该方法包括：
将电荷注入到电荷存储层中之后，通过提供电位差来保持电荷，所述电位差具有与半导体衬底与栅极电极之间所注入的电荷相应的极性。
10.如权利要求9所述的方法，其中
在将电子作为电荷注入到电荷存储层中以改变数据存储状态之后，在半导体衬底与栅极电极之间提供电位差使得半导体衬底的电位高于栅极电极的电位。
11.如权利要求10所述的方法，其中，所述电位差是25伏或更小，并且所述电位差的施加时间是30秒或更短。
12.如权利要求9所述的方法，其中
在将空穴作为电荷注入到电荷存储层中以改变数据存储状态之后，在半导体衬底与栅极电极之间提供电位差使得栅极电极的电位高于半导体衬底的电位。
13.如权利要求12所述的方法，其中，所述电位差是25伏或更小，并且所述电位差的施加时间是30秒或更短。
14.如权利要求9所述的方法，其中，所述层压绝缘膜包括在半导体衬底侧提供的第一绝缘膜、在栅极电极侧提供的第二绝缘膜、以及在第一绝缘膜与第二绝缘膜之间提供的该电荷存储层。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5459999B2 (ja) 2008-08-08 2014-04-02 株式会社東芝 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法
KR101060617B1 (ko) * 2008-12-26 2011-08-31 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
JP5342903B2 (ja) * 2009-03-25 2013-11-13 株式会社東芝 半導体装置
US8456910B2 (en) * 2010-07-30 2013-06-04 Infineon Technologies Ag Nonvolatile memory cell with well extending under transistor and data storage capacitor of memory cell
DE102011006782A1 (de) * 2011-04-05 2012-10-11 Technische Universität Berlin Speicherzelle
TWI566249B (zh) * 2014-11-21 2017-01-11 慧榮科技股份有限公司 快閃記憶體的資料寫入方法與其控制裝置
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4586219B2 (ja) * 1999-09-17 2010-11-24 ソニー株式会社 不揮発性半導体記憶装置の消去方法
JP4002712B2 (ja) * 2000-05-15 2007-11-07 スパンション エルエルシー 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
JP4923321B2 (ja) * 2000-09-12 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置の動作方法
JP4593159B2 (ja) 2003-05-28 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置
CN1321459C (zh) * 2003-10-22 2007-06-13 应用智慧有限公司 凹陷捕获型存储器
KR100546691B1 (ko) 2004-04-23 2006-01-26 동부아남반도체 주식회사 플래시 메모리 소자 및 그의 제조 방법과 프로그래밍/소거방법
US7209390B2 (en) * 2004-04-26 2007-04-24 Macronix International Co., Ltd. Operation scheme for spectrum shift in charge trapping non-volatile memory
CN100411149C (zh) * 2004-09-09 2008-08-13 旺宏电子股份有限公司 串接的电荷陷入记忆胞的操作装置与操作方法
CN100543877C (zh) * 2004-09-09 2009-09-23 旺宏电子股份有限公司 电荷陷入非易失性存储介质的感测装置与方法
JP2007035214A (ja) * 2005-07-29 2007-02-08 Renesas Technology Corp 不揮発性半導体記憶装置
TWI305917B (en) * 2006-01-05 2009-02-01 Macronix Int Co Ltd Method and apparatus operating a string of charge trapping memory cells
US7471568B2 (en) * 2006-06-21 2008-12-30 Macronix International Co., Ltd. Multi-level cell memory structures with enlarged second bit operation window
US7929349B2 (en) * 2007-02-28 2011-04-19 Samsung Electronics Co., Ltd. Method of operating nonvolatile memory device
US8018781B2 (en) * 2007-02-28 2011-09-13 Samsung Electronics, Co., Ltd. Method of operating nonvolatile memory device

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