TWI566249B - 快閃記憶體的資料寫入方法與其控制裝置 - Google Patents

Description

快閃記憶體的資料寫入方法與其控制裝置

本發明係有關於讀一快閃記憶體的資料寫入方法與其控制裝置，尤指提高一快閃記憶體的使用壽命與操作速度的方法與其控制裝置。

一般而言，當一快閃記憶體控制電路將一資料寫入一快閃記憶體內的一個記憶單元時，該快閃記憶體控制電路會先將之前儲存在該記憶單元內的資料抹除，接著才將該資料寫入該記憶單元內。然而此一做法將會拖慢該快閃記憶體的資料寫入速度，因為該快閃記憶體控制電路必須要花時間來將之前儲存在該記憶單元內的資料抹除。再者，一般而言，一快閃記憶體的使用壽命是受限於該快閃記憶體的寫入與抹除次數。若該快閃記憶體的寫入與抹除次數越高，則該快閃記憶體的使用壽命就越低。反之，若該快閃記憶體的寫入與抹除次數越少，則該快閃記憶體的使用壽命就越高。因此，如何同時提高該快閃記憶體的資料寫入速度以及使用壽命已成為此領域所亟需解決的問題。

因此，本發明所提供的方法與其控制裝置主要是提高一快閃記憶體的使用壽命與操作速度。

依據本發明之一第一實施例，其係揭示了一種將資料寫入一快閃記憶體的方法，其中該快閃記憶體包含有複數個多層單元，其中每一個多層單元可用來儲存複數個位元，該方法包含有：分別對該複數個多層單元中的每一個多層單元儲存一第一位元；判斷該每一個多層單元是否都分別儲存了 該第一位元；以及當該每一個多層單元都分別儲存了該第一位元時，分別對該每一個多層單元儲存一第二位元。

依據本發明之一第二實施例，其係揭示了一種控制裝置，其係用來將資料寫入一快閃記憶體，其中該快閃記憶體包含有複數個多層單元，每一個多層單元可用來儲存複數個位元。該控制裝置包含有一寫入電路以及一判斷電路。該寫入電路係用來分別對該複數個多層單元中的每一個多層單元儲存一第一位元。該判斷電路係用來判斷該每一個多層單元是否都分別儲存了該第一位元，其中若該判斷電路判斷出該每一個多層單元都分別儲存了該第一位元時，該寫入電路分別對該每一個多層單元儲存一第二位元。

依據以上的實施例，本發明就可以大幅減少該快閃記憶體內滿載資料被抹除的次數，並增加該快閃記憶體內未滿載資料被抹除的次數，以提高該快閃記憶體的寫入速度和使用壽命。

100‧‧‧控制裝置

102‧‧‧快閃記憶體

104‧‧‧寫入電路

106‧‧‧判斷電路

108‧‧‧設定電路

110‧‧‧讀取電路

102_1-102_n‧‧‧快閃記憶體分頁

200‧‧‧多層單元

202‧‧‧控制閘

204‧‧‧浮閘

206‧‧‧氧化層

208‧‧‧源極區域

210‧‧‧汲極區域

212‧‧‧P型基底

300‧‧‧方法

302~324‧‧‧步驟

402~404、502~508、602~616‧‧‧曲線

第1圖係本發明一種控制裝置之一實施例示意圖。

第2圖係本發明一多層單元之一實施例示意圖。

第3圖係本發明一種將資料寫入一快閃記憶體的方法之一實施例流程圖。

第4圖係當本發明一快閃記憶體內的8192顆多層單元都被寫入一個位元的資料後的電荷分佈之一實施例示意圖。

第5圖係當本發明一快閃記憶體內的8192顆多層單元都被寫入兩個位元的資料後的電荷分佈之一實施例示意圖。

第6圖係當本發明一快閃記憶體內的8192顆多層單元都被寫入三個位元的資料後的電荷分佈之一實施例示意圖。

第7圖係本發明將三個位元的資料寫入一快閃記憶體內的每一個多層單元的準則的一實施例示意圖。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定 的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段，因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或者透過其他裝置或連接手段間接地電氣連接至該第二裝置。

請參考第1圖。第1圖所示係依據本發明一種控制裝置100之一實施例示意圖。控制裝置100係一快閃記憶體控制電路，因此第1圖另繪示出一快閃記憶體102。快閃記憶體102係包含有複數個多層單元(multi-level cell)，其中每一個多層單元可用來儲存多個位元的資料。舉例來說，快閃記憶體102可以係一快閃記憶體區塊(Block)或一快閃記憶體分頁(Page)。在本實施例中，第1圖所示的快閃記憶體102係一快閃記憶體區塊，該快閃記憶體區塊係包含有複數個快閃記憶體分頁102_1-102_n，其中複數個快閃記憶體分頁102_1-102_n係分別由複數條字元線(Word line)WL_1-WL_n所控制。進一步而言，複數個快閃記憶體分頁102_1-102_n中的每一個快閃記憶體分頁都會具有複數個多層單元。例如，第一個快閃記憶體分頁102_1中複數個多層單元T1_1-T1_m的複數個閘極(Gate)均耦接於第一條字元線WL_1，第二個快閃記憶體分頁102_2中複數個多層單元T2_1-T2_m的複數個閘極均耦接於第二條字元線WL_2。此外，第n個快閃記憶體分頁102_n中複數個多層單元Tn_1-Tn_m的汲極(Drain)係本實施例快閃記憶體102的位元線(Bit line)的輸出，而第1個快閃記憶體分頁102_1中複數個多層單元T1_1-T1_m的源極 (Source)係耦接於一特定電壓，例如該特定電壓可以係一接地電壓。請注意，本實施例所示的快閃記憶體102只是一個簡化的快閃記憶體區塊，在實作上快閃記憶體102可能還另包含有其他的控制電路來選擇性地控制每一個位元線的輸出以及選擇性地控制每一個源極的接地。由於該些電路並不是本發明的重點，因此在此不另贅述。

此外，該複數個多層單元中的每一個多層單元可視為一顆金屬氧化層半導體場效電晶體(MOSFET)，如第2圖所示。第2圖所示係依據本發明一多層單元200之一實施例示意圖。多層單元200會包含有一控制閘202以及一浮閘(floating gate)204，其中控制閘202與浮閘204之間是由一氧化層206來區隔。為了方便敘述，本實施例的多層單元200是以一N型場效電晶體來加以實作，因此該金屬氧化層半導體場效電晶體的一源極區域208以及一汲極區域210都是N型區域，而源極區域208以及汲極區域210之間則係一P型基底(P-substrate)212。

此外，為了更清楚描述本發明的精神所在，本實施例所述的多層單元係以三階快閃記憶單元(TLC,Triple level cell)為例。然而，本發明並未以此為限，任何多階的快閃記憶單元(MLC,Multi-level cell)均屬於本發明的範疇所在。

依據本發明之該實施例，控制裝置100包含有一寫入電路104、一判斷電路106、一設定電路108以及一讀取電路110。寫入電路104係用來分別對快閃記憶體102內的該複數個多層單元(即T1_1-T1_m,...,Tn_1-Tn_m)中的每一個多層單元儲存一第一位元。判斷電路106係用來判斷該每一個多層單元是否都分別儲存了該第一位元。若判斷電路106判斷出該每一個多層單元都分別儲存了該第一位元時，寫入電路104分別對該每一個多層單元儲存一第二位元。接著，判斷電路106會再次判斷該每一個多層單元是否都分別儲存了該第二位元。若判斷電路106判斷出該每一個多層單元都分別儲存了該第二位元時，寫入電路104分別對該每一個多層單元儲存一第三位元。 設定電路108是用來設定至少一個臨界電壓。讀取電路110是用來依據該至少一個臨界電壓來讀取快閃記憶體102內該複數個多層單元所儲存的位元資料。

進一步而言，控制裝置100的操作可以簡化為第3圖所示的步驟。第3圖所示係依據本發明一種將資料寫入快閃記憶體102的方法300之一實施例流程圖。倘若大體上可達到相同的結果，並不需要一定照第3圖所示之流程中的步驟順序來進行，且第3圖所示之步驟不一定要連續進行，亦即其他步驟亦可插入其中。此外，以下針對本實施例技術特徵的描述是假設快閃記憶體102內的該複數個多層單元於一開始並沒有儲存任何的資料位元。因此，本實施例的方法300包含有：步驟302：開始快閃記憶體102的資料寫入操作；步驟304：分別對該複數個多層單元中的每一個多層單元儲存該第一位元；步驟306：判斷該每一個多層單元是否都分別儲存了該第一位元，若是，則跳至步驟308，若否，則跳至步驟304；步驟308：判斷是否還有資料要被寫入快閃記憶體102，若是，則跳至步驟310，若否，則跳至步驟324；步驟310：分別對該複數個多層單元中的每一個多層單元儲存該第二位元；步驟312：判斷該每一個多層單元是否都分別儲存了該第二位元，若是，則跳至步驟314，若否，則跳至步驟310；步驟314：判斷是否還有資料要被寫入快閃記憶體102，若是，則跳至步驟316，若否，則跳至步驟324；步驟316：分別對該複數個多層單元中的每一個多層單元儲存該第三位元；步驟318：判斷該每一個多層單元是否都分別儲存了該第三位元， 若是，則跳至步驟320，若否，則跳至步驟316；步驟320：判斷是否還有資料要被寫入快閃記憶體102，若是，則跳至步驟322，若否，則跳至步驟324；步驟322：將資料寫入另一個快閃記憶體或抹除(erase)快閃記憶體102的該複數個多層單元內的電荷以繼續將資料寫入快閃記憶體102；步驟324：結束快閃記憶體102的資料寫入操作。

首先，當快閃記憶體102還沒有被寫入資料位元之前，快閃記憶體102的該複數個多層單元的浮閘並不具有電荷。接著，當有資料要被寫入快閃記憶體102時，寫入電路104就會開始分別對該複數個多層單元中的每一個多層單元儲存一第一位元(步驟304)。舉例來說，若快閃記憶體102內一共有8192顆多層單元，則寫入電路104在步驟304中會依序地對每一顆多層單元寫入一個位元的資料，一直到資料被寫完或每一顆多層單元都儲存了一個位元的資料為止。進一步而言，針對該每一個多層單元，判斷電路106會先判斷要被寫入該多層單元的該第一位元的一資料極性，若該資料極性為一第一極性，則寫入電路104不對該多層單元之浮閘注入一第一電荷量。反之，若該資料極性為一第二極性，則寫入電路104對該多層單元之該浮閘注入該第一電荷量。請注意，在本實施例中，該第一極性是位元1，而該第二極性是位元0，然本發明並不以此為限。換句話說，該第一極性是位元0以及該第二極性是位元1也是屬於本發明的範圍所在。

請參考第4圖，第4圖所示係當本發明快閃記憶體102內的8192顆多層單元都被寫入一個位元的資料後的電荷分佈之一實施例示意圖，其中曲線402代表一共有4096顆多層單元所儲存的資料是位元1，以及曲線404代表一共有4096顆多層單元所儲存的資料是位元0。請注意，第4圖所示的電荷分佈僅係本發明之一實施例而已，本發明也不以此為限。換句話說，在本發明的其他實施例中，用來儲存位元1的多層單元的個數不一定是相等於 用來儲存位元0的多層單元的個數。

此外，在本實施例中，由於當該資料極性為位元1時，寫入電路104不對該多層單元之浮閘注入該第一電荷量，因此被寫入位元1的該多層單元的浮閘所儲存的電荷會比被寫入位元0的該多層單元的浮閘所儲存的電荷來得少。如此一來，在第4圖中位元1所對應的電壓會比位元0所對應的電壓來得低。因此，當讀取電路110要讀取快閃記憶體102內的一顆多層單元所儲存的一資料時，只要將該顆多層單元的字元線耦接至一臨界電壓Vth1即可，其中臨界電壓Vth1是由設定電路108所產生。進一步而言，當臨界電壓Vth1耦接至該顆多層單元的閘極時，若該顆多層單元會輸出一電流訊號於對應的字元線時，則該顆多層單元所儲存的資料就是位元1。反之，當臨界電壓Vth1耦接至該顆多層單元的閘極時，若該顆多層單元不會輸出一電流訊號於對應的字元線時，則該顆多層單元所儲存的資料就是位元0。

另一方面，在步驟306中，若判斷電路106判斷出快閃記憶體102中還有多層單元沒被寫入了一個位元的資料，則寫入電路104就會繼續對該些多層單元寫入一個位元的資料，一直到資料被寫完或每一顆多層單元都儲存了一個位元的資料為止。若判斷電路106判斷出快閃記憶體102內的每一顆多層單元都被寫入了一個位元的資料後，依然還有資料要被寫入快閃記憶體102(步驟308)，此時寫入電路104就會依序對該複數個多層單元中的每一個多層單元儲存該第二位元，一直到資料寫完或每一顆多層單元都儲存了兩個位元的資料為止(步驟310)。

在步驟308中，若判斷電路106判斷出已經沒資料要被寫入快閃記憶體102中，則控制裝置100就會結束快閃記憶體102的資料寫入操作(步驟324)。

在步驟310中，寫入電路104會對已經儲存有一個位元資料的該複數個多層單元繼續寫入一第二位元，一直到資料寫完或每一顆多層單元都儲存了兩個位元的資料為止。進一步而言，針對該每一個多層單元，判斷電 路106會先判斷該多層單元原本所儲存的該第一位元的該資料極性以及接著要寫入的該第二位元的該資料極性，若該多層單元的該第一位元的該資料極性為位元1以及該第二位元的該資料極性也是位元1，則寫入電路104就不對該多層單元之該浮閘注入一第二電荷量。若該多層單元的該第一位元的該資料極性為位元1以及該第二位元的該資料極性是位元0，則寫入電路104就對該多層單元之該浮閘注入該第二電荷量。若該多層單元的該第一位元的該資料極性為位元0以及該第二位元的該資料極性是位元1，則寫入電路104就不對該多層單元之該浮閘注入一第三電荷量。若該多層單元的該第一位元的該資料極性為位元0以及該第二位元的該資料極性也是位元0，則寫入電路104就對該多層單元之該浮閘注入該第三電荷量，其中該第二電荷量係不同於該第三電荷量。在本實施例中，該第二電荷量係大於該第三電荷量，如第5圖所示。

第5圖所示係當本發明快閃記憶體102內的8192顆多層單元都被寫入兩個位元的資料後的電荷分佈之一實施例示意圖，其中曲線502代表一共有2048顆多層單元所儲存的資料是位元11，曲線504代表一共有2048顆多層單元所儲存的資料是位元01，曲線506代表一共有2048顆多層單元所儲存的資料是位元00，以及曲線508代表一共有2048顆多層單元所儲存的資料是位元10。請注意，第5圖所示的電荷分佈僅係本發明之一實施例而已，本發明也不以此為限。換句話說，在本發明的其他實施例中，用來儲存位元11、01、00、10分別的多層單元的個數不一定是相等的，其分別的個數也可以是任意分配的。因此，從上述的寫入操作可以得知，對一顆多層單元而言，第一次寫入的該第一位元可以視為該多層單元所儲存資料的最高有效位元(MSB)，而第二次寫入的該第二位元可以視為該多層單元所儲存資料的最低有效位元(LSB)。

此外，從上述的寫入資料的操作可以得知，當該多層單元的該第一位元的該資料極性為位元1以及該第二位元的該資料極性也是位元1時， 寫入電路104就不會對該多層單元之該浮閘注入任何電荷量；當該多層單元的該第一位元的該資料極性為位元1以及該第二位元的該資料極性是位元0，寫入電路104就只會對該多層單元之該浮閘注入該第二電荷量；當該多層單元的該第一位元的該資料極性為位元0以及該第二位元的該資料極性是位元1，寫入電路104就只會對該多層單元之該浮閘注入該第一電荷量；以及當該多層單元的該第一位元的該資料極性為位元0以及該第二位元的該資料極性也是位元0，寫入電路104就會對該多層單元之該浮閘注入該第一電荷量與該第三電荷量。因此，被寫入資料為位元11、01、00、10分別的該多層單元的浮閘所儲存的電荷會依序增加，如第5圖所示。如此一來，當讀取電路110要讀取快閃記憶體102內的一顆多層單元所儲存的一資料時，只要將該顆多層單元的字元線依序耦接至三個不同的臨界電壓(即臨界電壓Vth1、Vth2、Vth3)就可以區別出該顆多層單元所儲存的兩個位元的資料，其中臨界電壓Vth1、Vth2、Vth3是由設定電路108所產生。請注意，本發明並未限定讀取電路110讀取出快閃記憶體102內的多層單元所分別儲存的兩個位元的資料的方法。由於此領域具有通常知識者可輕易依據臨界電壓Vth1、Vth2、Vth3來讀取出一多層單元所儲存的兩個位元的資料，因此讀取電路110的細部操作在此不另贅述。

在步驟312中，若判斷電路106判斷出快閃記憶體102中還有多層單元沒被寫入了兩個位元的資料，則寫入電路104就會繼續對該些多層單元寫入第二個位元的資料，一直到資料被寫完或每一顆多層單元都儲存了兩個位元的資料為止。若判斷電路106判斷出快閃記憶體102內的每一顆多層單元都被寫入了兩個位元的資料後，依然還有資料要被寫入快閃記憶體102時(步驟314)，此時寫入電路104就會依序對該複數個多層單元中的每一個多層單元儲存該第三位元，一直到資料寫完或每一顆多層單元都儲存了三個位元的資料為止(步驟316)。

在步驟314中，若判斷電路106判斷出已經沒資料要被寫入快閃 記憶體102中，則控制裝置100就會結束快閃記憶體102的資料寫入操作(步驟324)。

在步驟316中，寫入電路104會對已經儲存有兩個位元資料的該複數個多層單元繼續寫入一第三位元，一直到資料寫完或每一顆多層單元都儲存了三個位元的資料為止。進一步而言，針對該每一個多層單元，判斷電路106會先判斷該多層單元原本所儲存的該第一、二位元的該資料極性以及接著要寫入的該第三位元的該資料極性，若該多層單元的該第一、二位元的該資料極性為位元11以及該第三位元的該資料極性也是位元1，則寫入電路104就不對該多層單元之該浮閘注入一第四電荷量。若該多層單元的該第一、二位元的該資料極性為位元11以及該第三位元的該資料極性是位元0，則寫入電路104就會對該多層單元之該浮閘注入該第四電荷量。若該多層單元的該第一、二位元的該資料極性為位元01以及該第三位元的該資料極性是位元1，則寫入電路104就不對該多層單元之該浮閘注入一第五電荷量。若該多層單元的該第一、二位元的該資料極性為位元01以及該第三位元的該資料極性是位元0，則寫入電路104就會對該多層單元之該浮閘注入該第五電荷量。若該多層單元的該第一、二位元的該資料極性為位元00以及該第三位元的該資料極性是位元1，則寫入電路104就不對該多層單元之該浮閘注入一第六電荷量。若該多層單元的該第一、二位元的該資料極性為位元00以及該第三位元的該資料極性是位元0，則寫入電路104就會對該多層單元之該浮閘注入該第六電荷量。若該多層單元的該第一、二位元的該資料極性為位元10以及該第三位元的該資料極性是位元1，則寫入電路104就不對該多層單元之該浮閘注入一第七電荷量。若該多層單元的該第一、二位元的該資料極性為位元10以及該第三位元的該資料極性是位元0，則寫入電路104就會對該多層單元之該浮閘注入該第七電荷量，其中該第四電荷量、該第五電荷量、該第六電荷量與該第七電荷量互為不同的電荷量。在本實施例中，該第四電荷量、該第五電荷量、該第六電荷量與該第七電荷量係逐漸遞增，如第6圖所 示。

第6圖所示係當本發明快閃記憶體102內的8192顆多層單元都被寫入三個位元的資料後的電荷分佈之一實施例示意圖，其中曲線602代表一共有1024顆多層單元所儲存的資料是位元111，曲線604代表一共有1024顆多層單元所儲存的資料是位元011，曲線606代表一共有1024顆多層單元所儲存的資料是位元001，曲線608代表一共有1024顆多層單元所儲存的資料是位元101，曲線610代表一共有1024顆多層單元所儲存的資料是位元100，曲線612代表一共有1024顆多層單元所儲存的資料是位元000，曲線614代表一共有1024顆多層單元所儲存的資料是位元010，以及曲線616代表一共有1024顆多層單元所儲存的資料是位元110。請注意，第6圖所示的電荷分佈僅係本發明之一實施例而已，本發明也不以此為限。換句話說，在本發明的其他實施例中，用來儲存位元111、011、001、101、100、000、010、110分別的多層單元的個數不一定是相等的，其分別的個數也可以是任意分配的。因此，從上述的寫入操作可以得知，對一顆多層單元而言，第一次寫入的該第一位元可以視為該多層單元所儲存資料的最高有效位元(MSB)，第二次寫入的該第二位元可以視為該多層單元所儲存資料的第二有效位元，以及第三次寫入的該第三位元可以視為該多層單元所儲存資料的最低有效位元(LSB)。

此外，從上述的寫入資料的操作可以得知，當該多層單元的該第一、二位元的該資料極性為位元11以及該第三位元的該資料極性是位元1時，寫入電路104就不會對該多層單元之該浮閘注入任何電荷量；當該多層單元的該第一、二位元的該資料極性為位元11以及該第三位元的該資料極性是位元0，寫入電路104就只會對該多層單元之該浮閘注入該第四電荷量；當該多層單元的該第一、二位元的該資料極性為位元01以及該第三位元的該資料極性是位元1，寫入電路104就只會對該多層單元之該浮閘注入該第一電荷量；當該多層單元的該第一、二位元的該資料極性為位元01以及該第二位元 的該資料極性是位元0，寫入電路104就會對該多層單元之該浮閘注入該第一電荷量與該第五電荷量；當該多層單元的該第一、二位元的該資料極性為位元00以及該第三位元的該資料極性是位元1時，寫入電路104就只會對該多層單元之該浮閘注入該第一電荷量和該第三電荷量；當該多層單元的該第一、二位元的該資料極性為位元00以及該第三位元的該資料極性是位元0時，寫入電路104就只會對該多層單元之該浮閘注入該第一電荷量、該第三電荷量和該第六電荷量；當該多層單元的該第一、二位元的該資料極性為位元10以及該第三位元的該資料極性是位元1，寫入電路104就只會對該多層單元之該浮閘注入該第二電荷量；當該多層單元的該第一、二位元的該資料極性為位元10以及該第三位元的該資料極性是位元0，寫入電路104就只會對該多層單元之該浮閘注入該第二電荷量和該第七電荷量。因此，被寫入資料為位元111、011、001、101、100、000、010、110分別的該多層單元的浮閘所儲存的電荷會依序增加，如第6圖所示。如此一來，當讀取電路110要讀取快閃記憶體102內的一顆多層單元所儲存的一資料時，只要將該顆多層單元的字元線依序耦接至六個不同的臨界電壓(即臨界電壓Vth1、Vth2、Vth3、Vth4、Vth5、Vth6)就可以區別出該顆多層單元所儲存的三個位元的資料，其中臨界電壓Vth1、Vth2、Vth3、Vth4、Vth5、Vth6是由設定電路108所產生。 請注意，本發明並未限定讀取電路110讀取出快閃記憶體102內的多層單元所分別儲存的三個位元的資料的方法。由於此領域具有通常知識者可輕易依據臨界電壓Vth1、Vth2、Vth3、Vth4、Vth5、Vth6來讀取出一多層單元所儲存的三個位元的資料，因此讀取電路110的細部操作在此不另贅述。

在步驟318中，若判斷電路106判斷出快閃記憶體102中還有多層單元沒被寫入了三個位元的資料，則寫入電路104就會繼續對該些多層單元寫入第三個位元的資料，一直到資料被寫完或每一顆多層單元都儲存了三個位元的資料為止。若判斷電路106判斷出快閃記憶體102內的每一顆多層單元都被寫入了三個位元的資料後，依然還有資料要被寫入快閃記憶體102 時(步驟320)，此時寫入電路104就會將資料寫入另一個快閃記憶體或抹除(erase)快閃記憶體102的該複數個多層單元內的電荷以繼續將資料寫入快閃記憶體102，並重覆上述的步驟302-322。

在步驟320中，若判斷電路106判斷出已經沒資料要被寫入快閃記憶體102中，則控制裝置100就會結束快閃記憶體102的資料寫入操作(步驟324)。

從上述方法300的操作步驟可以得知，當寫入電路104要將位元1寫入一顆多層單元時，寫入電路104就不會將電荷注入該多層單元的浮閘內，而當寫入電路104要將位元0寫入該多層單元時，寫入電路104就會將電荷注入該多層單元的浮閘內，如第7圖所示。第7圖所示係依據本發明將三個位元的資料寫入快閃記憶體102內的每一個多層單元的準則的一實施例示意圖。因此，在第一次寫入該多層單元時，若該資料的位元是1，則不注入電荷，若該資料的位元是0，則注入該第一電荷量。在第二次寫入該多層單元時，若該資料的位元是11或01，則不注入電荷；若該資料的位元是10，則注入該第二電荷量；若該資料的位元是00，則注入該第三電荷量。在第三次寫入該多層單元時，若該資料的位元是111、101、011或001，則不注入電荷；若該資料的位元是110，則注入該第四電荷量；若該資料的位元是100，則注入該第五電荷量；若該資料的位元是010，則注入該第六電荷量；若該資料的位元是000，則注入該第七電荷量。

請注意，雖然上述本實施例係以可儲存三個位元的三階快閃記憶單元為例，但是此領域具有通常知識者在閱讀完本實施例的操作特徵後應可理解本發明的資料寫入方法也適用於任何多階的快閃記憶單元，因此其亦屬於本發明的範疇所在。

依據本發明的方法300，控制裝置100可以具有至少兩種不同的資料寫入操作。第一，如果有大量的資料要被寫入快閃記憶體102時，控制裝置100就會將快閃記憶體102內的每一個多層單元都會先被寫滿一個位元 的資料後，才會開始寫入第二個位元的資料，當快閃記憶體102內的每一個多層單元都被寫滿兩個位元的資料後，最後才會開始寫入第三個位元的資料。 當快閃記憶體102內的每一個多層單元都被寫滿三個位元的資料後，控制裝置100才會將資料繼續存入另一個快閃記憶體中。第二，如果每一次都只有少量的資料要被寫入快閃記憶體102時，例如該些少量的資料只會寫入快閃記憶體102內的每一個多層單元的一或兩個位元，此時控制裝置100就可以在每一次新的資料要被寫入快閃記憶體102之前將對快閃記憶體102進行抹除的操作，以將前一次寫入該些多層單元的一或兩個位元的資料抹除。接著，控制裝置100才將新的資料要被寫入快閃記憶體102。

從上述的兩種不同的資料寫入操作可以得知，第一種資料寫入操作至少是在快閃記憶體102內的每一個多層單元都被寫滿三個位元的資料後，控制裝置100才會對快閃記憶體102進行抹除的操作。因此，第一種資料寫入操作可以大幅減少三位元的資料(即滿載的資料)的抹除的次數，進而提高了快閃記憶體102的寫入速度和使用壽命。第二種資料寫入操作是在資料寫入快閃記憶體102內的每一個多層單元的一或兩個位元後，控制裝置100就會對快閃記憶體102進行抹除的操作。雖然第二種資料寫入操作所造成的資料抹除次數比較多，但是控制裝置100只是對快閃記憶體102內的一或兩個位元的資料(即未滿載的資料)進行抹除的操作，而不是對三位元的資料進行抹除的操作。因此，第二種資料寫入操作也是可以提高快閃記憶體102的使用壽命。

綜上所述，本發明所提供快閃記憶體控制電路的控制方法係先利用一快閃記憶體內的每一個多層單元的較低位元來寫入資料，待該些較低位元都被寫入資料後才將資料寫入該每一個多層單元的較高位元。如此一來，本發明就可以大幅減少該快閃記憶體內滿載資料被抹除的次數，並增加該快閃記憶體內未滿載資料被抹除的次數，以提高該快閃記憶體的寫入速度和使用壽命。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

300‧‧‧方法

302~324‧‧‧步驟

Claims (22)

1. 一種將資料寫入一快閃記憶體的方法，該快閃記憶體包含有複數個多層單元(multi-level cell)，其中每一個多層單元可用來儲存複數個位元，該方法包含有：分別對該複數個多層單元中的每一個多層單元儲存一第一位元；判斷該每一個多層單元是否都分別儲存了該第一位元；以及當該每一個多層單元都分別儲存了該第一位元時，分別對該每一個多層單元儲存一第二位元；其中分別對該複數個多層單元中的該每一個多層單元儲存該第一位元的步驟包含有：針對該每一個多層單元：判斷要被寫入該多層單元的該第一位元的一資料極性；若該資料極性為一第一極性，則不對該多層單元之一浮閘(floating gate)注入一第一電荷量；若該資料極性為一第二極性，則對該多層單元之該浮閘注入該第一電荷量。
2. 如申請專利範圍第1項所述的方法，其中對該每一個多層單元而言，該第一位元係該多層單元所儲存的一最大有效位元以及該第二位元係該多層單元所儲存的一最小有效位元。
3. 如申請專利範圍第1項所述的方法，其中對該每一個多層單元而言，該第一位元係該多層單元所儲存的一最小有效位元以及該第二位元係該多層單元所儲存的一最大有效位元。
4. 如申請專利範圍第1項所述的方法，另包含有： 判斷該每一個多層單元是否都分別儲存了該第二位元；以及當該每一個多層單元都分別儲存了該第二位元時，分別對該每一個多層單元儲存一第三位元。
5. 如申請專利範圍第4項所述的方法，其中對該每一個多層單元而言，該第一位元係該多層單元所儲存的一最大有效位元，該第二位元係該多層單元所儲存的一第二有效位元，以及該第三位元係該多層單元所儲存的一最小有效位元。
6. 如申請專利範圍第4項所述的方法，其中對該每一個多層單元而言，該第一位元係該多層單元所儲存的一最小有效位元，該第二位元係該多層單元所儲存的一第二有效位元，以及該第三位元係該多層單元所儲存的一最大有效位元。
7. 如申請專利範圍第1項所述的方法，其中該第一極性是位元1，而該第二極性是位元0；或該第一極性是位元0，而該第二極性是位元1。
8. 如申請專利範圍第7項所述的方法，其中分別對該每一個多層單元儲存該第二位元的步驟包含有：針對該每一個多層單元：判斷要被寫入該多層單元的該第二位元的該資料極性；若該多層單元的該第一位元的該資料極性為該第一極性以及若該多層單元的該第二位元的該資料極性為該第一極性，則不對該多層單元之該浮閘注入一第二電荷量；若該多層單元的該第一位元的該資料極性為該第一極性以及若該多層單元的該第二位元的該資料極性為該第二極性，則對該多層單元之 該浮閘注入該第二電荷量；若該多層單元的該第一位元的該資料極性為該第二極性以及若該多層單元的該第二位元的該資料極性為該第一極性，則不對該多層單元之該浮閘注入一第三電荷量；若該多層單元的該第一位元的該資料極性為該第二極性以及若該多層單元的該第二位元的該資料極性為該第二極性，則對該多層單元之該浮閘注入該第三電荷量。
9. 如申請專利範圍第8項所述的方法，其中該第二電荷量係不同於該第三電荷量。
10. 如申請專利範圍第4項所述的方法，其中分別對該每一個多層單元儲存該第三位元的步驟包含有：針對該每一個多層單元：判斷要被寫入該多層單元的該第三位元的該資料極性；若該多層單元的該第一位元的該資料極性為該第一極性、若該多層單元的該第二位元的該資料極性為該第一極性、以及若該多層單元的該第三位元的該資料極性為該第一極性，則不對該多層單元之該浮閘注入一第四電荷量；若該多層單元的該第一位元的該資料極性為該第一極性、若該多層單元的該第二位元的該資料極性為該第一極性、以及若該多層單元的該第三位元的該資料極性為該第二極性，則對該多層單元之該浮閘注入該第四電荷量；若該多層單元的該第一位元的該資料極性為該第一極性、若該多層單元的該第二位元的該資料極性為該第二極性、以及若該多層單元的該第三位元的該資料極性為該第一極性，則不對該多層單元之該浮 閘注入一第五電荷量；若該多層單元的該第一位元的該資料極性為該第一極性、若該多層單元的該第二位元的該資料極性為該第二極性、以及若該多層單元的該第三位元的該資料極性為該第二極性，則對該多層單元之該浮閘注入該第五電荷量；若該多層單元的該第一位元的該資料極性為該第二極性、若該多層單元的該第二位元的該資料極性為該第一極性、以及若該多層單元的該第三位元的該資料極性為該第一極性，則不對該多層單元之該浮閘注入一第六電荷量；若該多層單元的該第一位元的該資料極性為該第二極性、若該多層單元的該第二位元的該資料極性為該第一極性、以及若該多層單元的該第三位元的該資料極性為該第二極性，則對該多層單元之該浮閘注入該第六電荷量；若該多層單元的該第一位元的該資料極性為該第二極性、若該多層單元的該第二位元的該資料極性為該第二極性、以及若該多層單元的該第三位元的該資料極性為該第一極性，則不對該多層單元之該浮閘注入一第七電荷量；若該多層單元的該第一位元的該資料極性為該第二極性、若該多層單元的該第二位元的該資料極性為該第二極性、以及若該多層單元的該第三位元的該資料極性為該第二極性，則對該多層單元之該浮閘注入該第七電荷量。
11. 如申請專利範圍第10項所述的方法，其中該第四電荷量、該第五電荷量、該第六電荷量與該第七電荷量互為不同的電荷量。
12. 一種控制裝置，用來將資料寫入一快閃記憶體，該快閃記憶體包含有複 數個多層單元(multi-level cell)，其中每一個多層單元可用來儲存複數個位元，該控制裝置包含有：一寫入電路，用來分別對該複數個多層單元中的每一個多層單元儲存一第一位元；以及一判斷電路，用來判斷該每一個多層單元是否都分別儲存了該第一位元；其中若該判斷電路判斷出該每一個多層單元都分別儲存了該第一位元時，該寫入電路分別對該每一個多層單元儲存一第二位元；該寫入電路包含有：一判斷單元，用來判斷要被寫入一多層單元的該第一位元的一資料極性；一寫入單元，若該資料極性為一第一極性，則該寫入電路不對該多層單元之一浮閘(floating gate)注入一第一電荷量；若該資料極性為一第二極性，則該寫入單元對該多層單元之該浮閘注入該第一電荷量。
13. 如申請專利範圍第12項所述的控制裝置，其中對該每一個多層單元而言，該第一位元係該多層單元所儲存的一最大有效位元以及該第二位元係該多層單元所儲存的一最小有效位元。
14. 如申請專利範圍第12項所述的控制裝置，其中對該每一個多層單元而言，該第一位元係該多層單元所儲存的一最小有效位元以及該第二位元係該多層單元所儲存的一最大有效位元。
15. 如申請專利範圍第12項所述的控制裝置，其中該判斷電路另用來判斷該每一個多層單元是否都分別儲存了該第二位元，當該判斷電路判斷出該每一個多層單元都分別儲存了該第二位元時，該寫入電路分別對該每一 個多層單元儲存一第三位元。
16. 如申請專利範圍第15項所述的控制裝置，其中對該每一個多層單元而言，該第一位元係該多層單元所儲存的一最大有效位元，該第二位元係該多層單元所儲存的一第二有效位元，以及該第三位元係該多層單元所儲存的一最小有效位元。
17. 如申請專利範圍第15項所述的控制裝置，其中對該每一個多層單元而言，該第一位元係該多層單元所儲存的一最小有效位元，該第二位元係該多層單元所儲存的一第二有效位元，以及該第三位元係該多層單元所儲存的一最大有效位元。
18. 如申請專利範圍第12項所述的控制裝置，其中該第一極性是位元1，而該第二極性是位元0；或該第一極性是位元0，而該第二極性是位元1。
19. 如申請專利範圍第12項所述的控制裝置，其中該判斷單元另用來判斷要被寫入該多層單元的該第二位元的該資料極性；若該多層單元的該第一位元的該資料極性為該第一極性以及若該多層單元的該第二位元的該資料極性為該第一極性，則該寫入單元不對該多層單元之該浮閘注入一第二電荷量；若該多層單元的該第一位元的該資料極性為該第一極性以及若該多層單元的該第二位元的該資料極性為該第二極性，則該寫入單元對該多層單元之該浮閘注入該第二電荷量；若該多層單元的該第一位元的該資料極性為該第二極性以及若該多層單元的該第二位元的該資料極性為該第一極性，則該寫入單元不對該多層單元之該浮閘注入一第三電荷量；若該多層單元的該第一位元的該資料極性為該第二極性以及若該多層單元的該第二位元的該資料極性為該第二極性，則該寫入單元對該 多層單元之該浮閘注入該第三電荷量。
20. 如申請專利範圍第19項所述的控制裝置，其中該第二電荷量係不同於該第三電荷量。
21. 如申請專利範圍第15項所述的控制裝置，其中該判斷單元另用來判斷要被寫入該多層單元的該第三位元的該資料極性；若該多層單元的該第一位元的該資料極性為該第一極性、若該多層單元的該第二位元的該資料極性為該第一極性、以及若該多層單元的該第三位元的該資料極性為該第一極性，則該寫入單元不對該多層單元之該浮閘注入一第四電荷量；若該多層單元的該第一位元的該資料極性為該第一極性、若該多層單元的該第二位元的該資料極性為該第一極性、以及若該多層單元的該第三位元的該資料極性為該第二極性，則該寫入單元對該多層單元之該浮閘注入該第四電荷量；若該多層單元的該第一位元的該資料極性為該第一極性、若該多層單元的該第二位元的該資料極性為該第二極性、以及若該多層單元的該第三位元的該資料極性為該第一極性，則該寫入單元不對該多層單元之該浮閘注入一第五電荷量；若該多層單元的該第一位元的該資料極性為該第一極性、若該多層單元的該第二位元的該資料極性為該第二極性、以及若該多層單元的該第三位元的該資料極性為該第二極性，則該寫入單元對該多層單元之該浮閘注入該第五電荷量；若該多層單元的該第一位元的該資料極性為該第二極性、若該多層單元的該第二位元的該資料極性為該第一極性、以及若該多層單元的該第三位元的該資料極性為該第一極性，則該寫入單元不對該多層單元之該浮閘注入一第六電荷量；若該多層單元的該第一位元的該資料極性為該第二極性、若該多層單元的該第二位元的該資料極性為該第一極性、以及若該多層單元的該第三位元的該資料極性為該第二極性，則該寫入單元對該多層 單元之該浮閘注入該第六電荷量；若該多層單元的該第一位元的該資料極性為該第二極性、若該多層單元的該第二位元的該資料極性為該第二極性、以及若該多層單元的該第三位元的該資料極性為該第一極性，則該寫入單元不對該多層單元之該浮閘注入一第七電荷量；若該多層單元的該第一位元的該資料極性為該第二極性、若該多層單元的該第二位元的該資料極性為該第二極性、以及若該多層單元的該第三位元的該資料極性為該第二極性，則該寫入單元對該多層單元之該浮閘注入該第七電荷量。
22. 如申請專利範圍第21項所述的控制裝置，其中該第四電荷量、該第五電荷量、該第六電荷量與該第七電荷量互為不同的電荷量。