CN102496629B - 一种电感应的可变浅结作为源漏区的浮栅型快闪存储器 - Google Patents
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Abstract
一种可变浅结作为源漏区的浮栅结构快闪存储器，在基底P型半导体材料上方的两侧设有重掺杂N型半导体区域分别构成源极、漏极，基底中央区域的正上方依次设有底部遂穿层、浮栅存储层和顶部阻挡层，顶部阻挡层上方设有控制栅极；其中，浮栅存储层采用分裂结构，位于沟道中央正上方的局部区域内；浮栅存储层和源、漏区之间P型基底的上方是厚的栅氧化层，其上方为控制栅极。沟道指基底中央区域的形状；P型基底与浮栅存储层之间的底部遂穿层在低场下防止浮栅存储层中存储的电荷向基底流失，在编程和擦除高场下使电荷通过底部遂穿层并到达浮栅存储层，解决非挥发性快闪存储器的栅长缩小时受到严重的短沟道效应问题。
Description
技术领域
本发明涉及一种新的非挥发性快闪存储器单元结构及其编程和擦除方法，特别提出了一种电感应的可变浅结作为源漏区的浮栅型快闪存储器及其操作方法。
背景技术
非挥发性快闪存储器已经广泛应用于U盘驱动器、MP3播放器、数码相机、个人数字助理、移动电话和手提电脑等各种便携式电子产品，高存储容量，低成本，低功耗的存储器已成为非挥发性快闪存储器发展的趋势。为了进一步提高存储密度，存储单元的尺寸在不断地缩小，然而当存储单元的沟道长度缩小到100nm以下时器件的短沟道效应就非常严重了。短沟道效应使MOSFET结构的存储单元的关断特性变差，导致存储单元不能正常工作。为了抑制短沟道效应，就必须要求存储单元的源、漏结深度和沟道长度同比例缩小。然而用传统的掺杂工艺来形成浅结是一个非常挑战的技术，在工艺中是很难实现的。Kawaura等人提出了一个电感应的可变浅结的MOSFET结构(即EJ-MOSFETs)可有效地解决这个问题。该EJ-MOSFETs结构有两个栅极，即顶部的大栅极和底部的小栅极。底部的栅极位于沟道上方的正中央，底部为栅氧化层，底部栅极的上方为顶部栅极，两个栅极之间为隔离的中间氧化层。当顶部栅极施加较高的电压，其下面的P型衬底靠近源漏区一侧分别形成反型层作为源、漏区的扩展区。这两个扩展区分别和源区和漏区连通，只有几个纳米的厚度。当底部栅极施加较小的电压就可使其下面的沟道反型，当漏极和源极之间施加电压，就会有电子从源极在电场作用下通过源极扩展区，沟道和漏极扩展区到达漏区，形成漏极电流。EJ-MOSFETs结构通过顶部栅极施加高电压产生极薄的反型层作为EJ-MOSFETs的实际的源、漏区可有效的减小短沟道效应，可在体硅衬底和SOI衬底上将栅极的长度缩小到10nm甚至几个nm。然而EJ-MOSFETs需要较高的顶部栅极电压，而且需要两个栅极的控制，从而限制了它的进一步应用。对于传统的浮栅型存储器由于短沟道效应，栅长也很难缩小到10nm以下。现在，栅长的缩比呈现出了饱和性，进一步通过减小存储单元尺寸来提高存储密度就会变得更加困难。本发明提出的一种电感应的可变浅结作为源漏区的浮栅型快闪存储器可有效解决传统浮栅型存储器的短沟道效应，可将栅长缩短至10nm以下，同时对该结构存储器提出了相应的编程和擦除方法，提高了编程/擦除了效率，降低了操作电压。
发明内容
本发明目的是：针对非挥发性浮栅结构快闪存储器，提出了一种可变浅结作为扩展源、漏区的浮栅结构的快闪存储器及其编程和擦除方法。该存储器有效地克服了器件栅长减小而带来的短沟道效应，可将存储器件的栅长缩小到10nm以下。
本发明的技术方案为：一种可变浅结作为源漏区的浮栅结构快闪存储器，其结构以及编程和擦除操作方法为：
在基底P型半导体材料上方的两侧设有重掺杂N型半导体区域分别构成源极、漏极，基底中央区域的正上方依次设有底部遂穿层、浮栅存储层和顶部阻挡层，顶部阻挡层上方设有控制栅极；其中，浮栅存储层采用分裂结构，位于沟道中央正上方的局部区域内，顶部阻挡层将浮栅存储层和源极、漏极隔离开；浮栅存储层和源、漏区之间P型基底的上方是厚的栅氧化层，其上方为控制栅极。沟道指基底中央区域的形状；P型基底与浮栅存储层之间的底部遂穿层在低场下防止浮栅存储层中存储的电荷向基底流失，在编程和擦除高场下使电荷通过底部遂穿层并到达浮栅存储层。控制栅极和浮栅存储层之间的顶部阻挡层是阻止浮栅存储层上存储的电荷流失到控制栅极。
底部遂穿层绝缘介质材料为：SiO22-8nm，HfO2，Al2O3，ZrO2或Ta2O3，其等效SiO2厚度为2-8nm；
顶部阻挡层介质材料为：SiO2/Si3N4/SiO2，等效SiO2厚度为12-20nm，SiO210-20nm，HfO2，Al2O3，ZrO2或Ta2O3，其等效SiO2厚度为12-20nm；
浮置栅存储层材料为：10-100nm的多晶硅或者硅纳米晶；
控制栅极材料为：100-1000nm多晶硅或金属电极；
厚栅氧化层绝缘介质材料为：SiO215-25nm，HfO2，Al2O3，ZrO2或Ta2O3，其等效SiO2厚度为15-25nm。
本发明可采用双边的碰撞电离产生衬底热电子注入的编程方法，即在源极和漏极同时加一个相同的正电压脉冲，控制栅极加一个正电压脉冲，衬底接地。由于源极、漏极与P型基底之间的PN结反向偏置，来自源极和漏极的空穴在电场作用下向衬底运动，在加速的运动过程会产生大量的电子和空穴对。产生的电子在控制栅极正向电场下向P型基底表面运动，当获得足够能量后，通过底部遂穿层到达浮栅存储层，使存储单元的阈值电压增加。也可采用FN机制进行编程，即在栅极和衬底之间加一个高的正电压脉冲，将源极和漏极浮空，在垂直正向电场作用下，衬底的电子达到P型基底的表面，当底部遂穿层的电场强度达到10MV/cm以上时，电子通过底部遂穿层到达浮栅并存储起来，存储单元的阈值电压相应提高。
本发明可采用双边的带-带遂穿热空穴注入的擦除方法，即在源极和漏极同时加一个相同的正电压脉冲，栅极加一个负电压脉冲，衬底接地，则源极和漏极的耗尽区会产生带-带的空穴，空穴在耗尽区横向电场作用下获得足够能量，然后在控制栅极反向电场作用下通过底部隧穿层注入到浮栅存储层，和浮栅存储层中的电子进行复合，使存储单元的阈值电压降低。也可采取-FN机制进行擦除操作，即在栅极和衬底之间加一个较高的负电压脉冲，将源极和漏极浮空，在控制栅反向电压作用下，当底部遂穿层的电场强度达到10MV/cm以上时，浮栅存储层上存储的电子通过底部遂穿层回到P型基底，存储单元的阈值电压相应降低。
当进行读出操作时，控制栅极上施加一个正偏压，漏极上加一个0.1～0.5V的正偏压，则源极、漏极和浮栅存储层之间的P型基底表面出现了两个电子反型层，这两个极薄的电子反型区层可作为浮栅存储单元的扩展源极和漏极。当控制栅极电压设置在存储单元的编程和擦除状态对应的阈值电压之间，则根据读出的漏极电流的大小确定存储的信息是“1”或是“0”。
发明的该存储器单元可形成NAND型或NOR型存储阵列结构。
本发明的有益效果
本发明所述的电感应可变浅结作为源漏区的浮栅型快闪存储器及其操作方法相对于现有的浮栅型存储器的各种发明，主要存在以下几个突出的优点：
(1)当浮栅型存储器件的栅长进一步缩小时，可有效地消除短沟道效应。
(2)源、漏区的结深不必按比例缩小，依旧用传统的源、漏区制造工艺，制造工艺简单，与现有浮栅存储器工艺完全兼容。
(3)适合于栅长小于10纳米以下的浮栅型存储器件，可大大提高存储密度
(4)可构成NAND型或NOR型存储阵列结构，编程方法简单，操作电压低。
(5)可消除现有浮栅型存储器存在的过擦除现象，工作漏电流小，功耗低。
附图说明
图1是本发明的电感应可变浅结作为源漏区的浮栅型快闪存储单元的剖面图。
图2是本发明的电感应可变浅结作为源漏区的浮栅型快闪存储单元组成NAND型阵列示意图。
图3是本发明的电感应可变浅结作为源漏区的浮栅型快闪存储单元组成NOR型阵列示意图。
图4是采用双边的碰撞电离产生衬底热电子注入机制进行编程的操作原理示意图。
图5是采用双边的带-带遂穿的热空穴的注入机制进行擦除的操作原理示意图。
图6是所发明的存储单元进行读出操作时原理示意图。
具体实施方式
本发明的电感应可变浅结作为源漏区的浮栅结构快闪存储器单元的结构如图1所示：
在基底P型半导体材料10上方的两侧设有重掺杂N型半导体区构成源极11和漏极12，基底中央区域的正上方分别设有底部遂穿层16、浮栅存储层15和顶部阻挡层14，阻挡层14上方是控制栅极13。其中，浮栅存储层15采用分裂结构，位于沟道中央上方的局部区域内，阻挡层14将浮栅存储层15和源极11、漏极12隔离开。浮栅存储层15和源极11、漏极12之间P型基底10的上方是较厚的栅氧化层17，其上方为控制栅极13。
P型基底与浮栅存储层之间的底部遂穿层在低场下防止浮栅存储层中存储的电荷向基底流失，在编程和擦除高场下电荷能通过底部遂穿层并到达浮栅存储层。控制栅极和浮栅存储层之间的阻挡层是阻止浮栅上存储的电荷流失到控制栅极。
底部遂穿层绝缘介质材料可以为：SiO22-8nm，HfO2，Al2O3，ZrO2或Ta2O3，其等效SiO2厚度为2-8nm；
顶部阻挡层介质材料可以为：SiO2/Si3N4/SiO2，等效SiO2厚度为12-20nm，SiO210-20nm，HfO2，Al2O3，ZrO2或Ta2O3，其等效SiO2厚度为12-20nm；
浮置栅存储层可以为10-100nm的多晶硅或者硅纳米晶；
控制栅极可以为100-1000nm多晶硅或金属电极；
厚栅氧化层可以为SiO215-25nm，HfO2，Al2O3，ZrO2或Ta2O3，其等效SiO2厚度为15-25nm。
发明的该存储器单元可构成图2所示的NAND型存储阵列结构或图3所示的NOR型存储阵列结构。
本发明的存储单元进行编程操作的方法是：可采用双边的碰撞电离产生衬底热电子注入的编程方法，其操作原理图如图4所示，即在源极11和漏极12上同时施加一个相同的正电压脉冲Vs1和Vd1(4-8V，1-10ms)，控制栅极13加一个正电压脉冲Vg1(5-10V，1-10ms)，衬底10接地(Vb1＝0V)。由于源极11、漏极12与P型基底10之间的PN结反向偏置，来自源极11和漏极12的空穴在电场作用下向衬底运动，在加速的运动过程会产生大量的电子和空穴对。产生的电子在控制栅极13正向电场作用下向P型基底10的表面运动，当获得足够能量后，通过底部遂穿层16到达浮栅存储层15。由于顶部阻挡层14中的电场较弱，注入的电子存储在浮栅存储层15中，使存储单元阈值电压增高。本发明的存储单元也可采用FN机制进行编程，即在控制栅极13和P型基底10之间施加一个较高的正电压脉冲(8-15V，0.1-10ms)，将源极11和漏极12浮空，则在垂直正向电场作用下，衬底的电子达到P型基底10的表面，当底部遂穿层16的电场强度达到10MV/cm以上时，电子通过底部遂穿层16到达浮栅存储层15并存储起来，存储器的阈值电压相应提高。
本发明的存储单元进行擦除操作的方法：可采用双边的带-带遂穿热空穴注入的擦除方法，其操作原理图如图5所示，即在源极11和漏极12上同时施加一个相同的正电压脉冲Vs2和Vd2(4-8V，1-10ms)，栅极加一个负电压脉冲Vg2(-5～-10V，1-10ms)，衬底10接地(Vb2＝0V)。则源极11和漏极12与P型基底10之间的耗尽区会产生带-带的空穴，空穴在耗尽区横向电场的作用下获得足够的能量后在控制栅极13反向电场作用下通过底部隧穿层16注入到浮栅存储层15，可以和浮栅存储层15的电子复合，使电子数量减小，存储单元的阈值电压降低。本发明的存储单元也可采取-FN机制进行擦除操作，即在控制栅极13和P型基底10之间施加一个较高的负电压脉冲(-8～-15V，0.1-10ms)，将源极11和漏极12浮空，在垂直负向电场作用下，当底部遂穿层16中的电场强度达到10MV/cm以上时，浮栅存储层15上存储的电子通过底部遂穿层16到达P型基底10，存储单元的阈值电压相应降低。
本发明的存储单元进行读出操作的方法如图6所示：在控制栅极13上加上一个正偏电压Vg3(～4V)，漏极12上加一个的正偏压Vd3(0.1～0.5V)，源极11和P型基底10接地，则在源极11、漏极12和浮栅存储层15之间的P型基底10表面出现了电子反型层，这两个极薄的电子反型区域可作为该存储单元扩展的源极18和扩展的漏极19。将控制栅极13读出电压设置在存储单元的编程和擦除状态对应的阈值电压之间，当存储单元处于编程状态时，浮栅存储层15下方的沟道表面不会出现电子反型层，则读出的漏极电流非常很小；当存储单元处于擦除状态时，浮栅存储层15下方的沟道表面出现电子反型层，扩展的源极18和扩展的漏极19将源极11和漏极12连通，则读出较大的漏极电流。根据读出的漏极电流的大小可以确定存储的信息是“1”或是“0”。
Claims (6)
1.一种可变浅结作为源漏区的浮栅结构快闪存储器，其特征是存储器结构为：
在基底P型半导体材料上方的两侧设有重掺杂N型半导体区域分别构成源极、漏极，基底中央区域的正上方依次设有底部遂穿层、浮栅存储层和顶部阻挡层，顶部阻挡层上方设有控制栅极；其中，浮栅存储层采用分裂结构，位于沟道中央正上方的局部区域内，顶部阻挡层将浮栅存储层和源极、漏极隔离开；浮栅存储层和源、漏区之间P型基底的上方是厚的栅氧化层，其上方为控制栅极；沟道指基底中央区域的形状；P型基底与浮栅存储层之间的底部遂穿层在低场下防止浮栅存储层中存储的电荷向基底流失，在编程和擦除高场下使电荷通过底部遂穿层并到达浮栅存储层；控制栅极和浮栅存储层之间的顶部阻挡层是阻止浮栅存储层上存储的电荷流失到控制栅极；
底部遂穿层绝缘介质材料为：SiO22-8nm，HfO2，Al2O3，ZrO2或Ta2O3，其等效SiO2厚度为2-8nm；
顶部阻挡层介质材料为：SiO2/Si3N4/SiO2，等效SiO2厚度为12-20nm，SiO210-20nm，HfO2，Al2O3，ZrO2或Ta2O3，其等效SiO2厚度为12-20nm；浮置栅存储层材料为：10-100nm的多晶硅或者硅纳米晶；控制栅极材料为：100-1000nm多晶硅或金属电极；厚栅氧化层绝缘介质材料为：SiO215-25nm，HfO2，Al2O3，ZrO2或Ta2O3，其等效SiO2厚度为15-25nm。
2.根据权利要求1所述的可变浅结作为源漏区的浮栅结构快闪存储器，其特征是存储器单元形成NAND型或NOR型存储阵列结构。
3.根据权利要求1所述的可变浅结作为源漏区的浮栅结构快闪存储器的编程方法，其特征是采用双边的碰撞电离产生衬底热电子注入的编程方法，即在源极和漏极同时加一个相同的正电压脉冲，控制栅极加一个正电压脉冲，衬底接地；由于源极、漏极与P型基底之间的PN结反向偏置，来自源极和漏极的空穴在电场作用下向衬底运动，在加速的运动过程会产生大量的电子和空穴对；产生的电子在控制栅极正向电场下向P型基底表面运动，当获得足够能量后，通过底部遂穿层到达浮栅存储层，使存储单元的阈值电压增加。
4.根据权利要求1所述的可变浅结作为源漏区的浮栅结构快闪存储器的编程方法，其特征是采用FN机制进行编程，即在栅极和衬底之间加一个高的正电压脉冲，将源极和漏极浮空，在垂直正向电场作用下，衬底的电子达到P型基底的表面，当底部遂穿层的电场强度达到10MV/cm以上时，电子通过底部遂穿层到达浮栅并存储起来，存储单元的阈值电压相应提高。
5.根据权利要求1所述的可变浅结作为源漏区的浮栅结构快闪存储器的擦除方法，其特征是采用双边的带-带遂穿热空穴注入的擦除方法，即在源极和漏极同时加一个相同的正电压脉冲，栅极加一个负电压脉冲，衬底接地，则源极和漏极的耗尽区会产生带-带的空穴，空穴在耗尽区横向电场作用下获得足够能量，然后在控制栅极反向电场作用下通过底部隧穿层注入到浮栅存储层，和浮栅存储层中的电子进行复合，使存储单元的阈值电压降低；或采取-FN机制进行擦除操作，即在栅极和衬底之间加一个较高的负电压脉冲，将源极和漏极浮空，在控制栅反向电压作用下，当底部遂穿层的电场强度达到10MV/cm以上时，浮栅存储层上存储的电子通过底部遂穿层回到P型基底，存储单元的阈值电压相应降低。
6.根据权利要求1所述的可变浅结作为源漏区的浮栅结构快闪存储器的读出操作方法，其特征是控制栅极上施加一个正偏压，漏极上加一个0.1～0.5V的正偏压，则源极、漏极和浮栅存储层之间的P型基底表面出现了两个电子反型层，这两个极薄的电子反型区层可作为浮栅存储单元的扩展源极和漏极；当控制栅极电压设置在存储单元的编程和擦除状态对应的阈值电压之间，则根据读出的漏极电流的大小确定存储的信息是“1”或是“0”。
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Legal Events
| Date | Code | Title | Description |
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20140129 Termination date: 20161124 |
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