CN105870067B - P沟道快闪存储器的制作方法 - Google Patents

Abstract

本申请提供了一种P沟道快闪存储器的制作方法。该制作方法包括：步骤S1，在N型半导体衬底上设置相互隔离的存储结构和选择栅结构，存储结构包括依次远离N型半导体衬底叠置的第一介质层、浮栅、第二介质层、控制栅；步骤S2，对N型半导体衬底进行离子注入，形成漏极延伸区，漏极延伸区位于选择栅结构的第一侧的N型半导体衬底中；步骤S3，在存储结构和选择栅结构的侧面形成侧墙；以及步骤S4，对N型半导体衬底进行离子注入，在漏极延伸区形成漏极、在存储结构的第二侧的上述N型半导体衬底中形成源极，在存储结构的第一侧与选择栅结构第二侧之间的N型半导体衬底中形成P区。该方法使得P沟道快闪存储器工作阈值的减小变得缓慢，具有良好的耐久性。

Description

P沟道快闪存储器的制作方法

技术领域

本申请涉及半导体制造技术领域，具体而言，涉及一种P沟道快闪存储器的制作方法。

背景技术

快闪存储器是一种非易失性存储器，即其上的数据即使在装置的电源移除后仍能保存，因此可容许将数据多次写入、读取、以及擦除。由于快闪存储器具有上述诸多优点，因此已被广泛地使用在个人计算机以及电子设备上。

如图1所示的传统的快闪存储器包括N型半导体衬底100’、存储结构200’、侧墙600’、漏极401’和源极701’，存储结构200’包括依次设置在N型半导体衬底表面上的隧穿氧化层201’、浮栅202’、栅介质层203’、控制栅204’，侧墙600’设置在存储结构200’的侧壁上。

上述传统的快闪存储器制备工艺与CMOS工艺完全兼容，因此能够等比例缩小，随着特征尺寸的减小，存储密度可以不断增大，但其缺点在于编程速度较慢，使得器件的注入效率低，并且器件的耐久性差。针对传统器件的上述缺点，如图2所示的采用带隧穿热空穴注入(Band-Band-Tunneling-Hot-Hole-Injection，BBHE)进行编程操作的P沟道快闪存储器应运而生，BBHE使得P沟道快闪存储器具有编程电压低、速度快和功耗低等优点。

现有技术中，该P沟道快闪存储器制作方法，一般包括：

步骤S1’，在N型半导体衬底100’上形成图3所示的存储结构200’与选择栅结构300’，如图3所示，其中存储结构200’包括隧穿氧化层201’、浮栅202’、栅介质层203’、控制栅204’，选择栅结构300’包括隧穿氧化层301’、选择栅302’；

步骤S2’，对图3所示的N型半导体衬底100’进行LDD注入，在存储结构200’与选择栅结构300’两侧位置形成图4所示的P型轻掺杂的源极延伸区700’、漏极延伸区400’和浅注入P区800’；

步骤S3’，向图4所示的源极延伸区700’及浅注入P区800’进行离子注入，图4所示的浅注入P区800’形成图5所示P区801’，从而与N型半导体衬底100’形成PN结，此PN结可以实现注入点的移动，使器件编程时横向电场的峰值移至PN结中间，较好地增加了电子的注入效率，使得更多的电子在被注入浮栅202’之前不被漏极401’收集，同时降低了器件的工作电压；

步骤S4’，在图5所示的选择栅结构300’、存储结构200’的两侧形成图6所示的侧墙600’；以及

步骤S5’，最后向图6所示的N型半导体衬底100’内注入离子，形成图7所示的源极701’、漏极401’，如图7所示，源极701’在存储结构200’的一侧的N型半导体衬底100’中，漏极401’在选择栅结构300’的一侧的N型半导体衬底100’中。

上述方法形成的快闪存储器的编程速度较快、注入效率高，但其写入/擦除循环过程中耐久性差，只能完成一万次的写入/擦除循环，远达不到现有技术中要求的十万次的写入/擦除循环。

综上，现有技术中P沟道快闪存储器的制备方法使得其耐久性差，达不到现有技术中要求的十万次的写入/擦除循环。

发明内容

本申请旨在提供一种P沟道快闪存储器的制作方法，以解决现有技术中P沟道快闪存储器耐久性差的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种P沟道快闪存储器的制作方法。该制作方法包括步骤S1，在N型半导体衬底上设置相互隔离的存储结构和选择栅结构，上述存储结构包括依次远离上述N型半导体衬底叠置的第一介质层、浮栅、第二介质层、控制栅；步骤S2，对上述N型半导体衬底进行离子注入，形成漏极延伸区，上述漏极延伸区位于上述选择栅结构的第一侧的上述N型半导体衬底中；步骤S3，在上述存储结构和上述选择栅结构的侧面形成侧墙；以及步骤S4，对上述N型半导体衬底进行离子注入，在上述漏极延伸区形成漏极、在上述存储结构的第二侧的上述N型半导体衬底中形成源极，在上述存储结构的第一侧与上述选择栅结构第二侧之间的上述N型半导体衬底中形成P区。

进一步地，上述第一介质层的材料为氧化硅或者氮氧化硅。

进一步地，上述第二介质层为单层结构或叠层结构。

进一步地，上述第二介质层为叠层结构，上述叠层结构由氧化硅、氮化硅、氧化硅构成(ONO)。

进一步地，上述步骤S2中注入硼离子的浓度范围1.0×10¹³～3.0×10¹³cm^-3，优选的硼离子浓度为1.9×10¹³～2.1×10¹³cm^-3。

进一步地，上述步骤S3包括：步骤S31，形成覆盖上述存储结构和上述选择栅结构的侧墙层；以及步骤S32，刻蚀上述侧墙层，形成上述侧墙。

进一步地，上述侧墙层为多晶硅层、氧化硅层、氮化硅层或者氧化硅与氮化硅组成的复合层。

进一步地，上述步骤S4包括：步骤S41，对上述N型半导体衬底进行离子注入，在上述存储结构的第二侧的上述N型半导体衬底中形成源极延伸区，在上述存储结构的第一侧与上述选择栅结构第二侧之间的上述N型半导体衬底)中形成上述P区；以及步骤S42，对上述N 型半导体衬底进行离子注入，在上述漏极延伸区形成上述漏极，在上述源极延伸区形成上述源极。

进一步地，上述步骤S41中注入硼离子的浓度范围4.0×10¹⁴～6.0×10¹⁴cm^-3，优选的硼离子浓度为4.9×10¹⁴～5.1×10¹⁴cm^-3。

进一步地，上述步骤S42中注入硼离子的浓度范围3.0×10¹⁵～5.0×10¹⁵cm^-3，优选的硼离子浓度为3.9×10¹⁵～4.1×10¹⁵cm^-3。

应用本申请的技术方案，在侧墙形成后再对N型半导体衬底注入形成源极及P区，使得注入到源极的离子总数减小，器件沟道中的离子浓度降低，进而使沟道中二次碰撞电离率减小，这样进入第一介质层与第二介质层的离子数减小，使得第一介质层与第二介质层的电子陷阱数量减少，俘获的电子数目减小，使得工作时浮栅获得的电子的数量增加，进而使得P沟道快闪存储器工作阈值的减小变得缓慢，从而具有良好的耐久性。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了传统快闪存储器的示意图；

图2示出了采用传统方法形成的P沟道快闪存储器的剖面结构示意图；

图3示出了采用传统方法在N型半导体衬底形成存储结构与选择栅结构后的结构剖面示意图；

图4示出了在图3所示结构中形成源极延伸区、漏极延伸区和浅注入P区后的结构剖面示意图；

图5示出了在图4所示结构中形成浅注入P区形成P区后的结构剖面示意图；

图6示出了在图5所示的结构中形成侧墙后的结构剖面示意图；

图7示出了在图6所示的结构中形成源极和漏极后的结构剖面示意图；

图8示出了本申请中一种优选实施方式提供的快闪存储器制作方法的流程图；

图9示出了在N型半导体衬底上形成选择栅结构与存储栅结构后的结构剖面示意图

图10示出了在图9所示结构中形成漏极延伸区后的结构剖面示意图；

图11示出了在图10所示结构中形成侧墙层的结构剖面示意图；

图12示出了在图11所示的结构中形成侧墙后的结构剖面示意图；

图13示出了在图12所示的结构中形成源极延伸区与P区后的结构剖面示意图；

图14示出了在图13所示的结构中形成源极与漏极后的结构剖面示意图；以及

图15示出了图14所示的P沟道快闪存储器与图2所示的P沟道快闪存储器的写入/擦除循环次数与工作阈值的关系曲线。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

正如背景技术所介绍的，分栅结构的快闪存储器的制备方法使得其耐久性差，达不到现有技术中要求的十万次的写入/擦除循环。为了解决上述问题，本申请提出了一种P沟道快闪存储器的制作方法。

本申请一种优选的实施方式中，提供了一种P沟道快闪存储器的制作方法。如图8所示，该制作方法包括步骤S1，在N型半导体衬底100上设置相互隔离的存储结构200和选择栅结构300，上述存储结构200包括依次远离上述N型半导体衬底100叠置的第一介质层201、浮栅202、第二介质层203、控制栅204；步骤S2，对上述N型半导体衬底100进行离子注入，形成漏极延伸区400，上述漏极延伸区400位于上述选择栅结构300的第一侧的上述N型半导体衬底100中；步骤S3，在上述存储结构200和上述选择栅结构300的侧面形成侧墙600；以及步骤S4，对上述N型半导体衬底100进行离子注入，在上述漏极延伸区400形成漏极401、在上述存储结构200的第二侧的上述N型半导体衬底100中形成源极701，在上述存储结构200的第一侧与上述选择栅结构300第二侧之间的上述N型半导体衬底100中形成P区800。

上述制作方法，在侧墙600形成后再对N型半导体衬底100注入离子形成源极701及P区800，使得注入到源极701的离子总数减小，器件沟道中的离子浓度降低，进而使沟道中二次碰撞电离率减小，这样进入第一介质层201与第二介质层203的离子数减小，使得第一介 质层201与第二介质层203的电子陷阱数量减少，俘获的电子数目减小，使得工作时浮栅202获得的电子的数量增加，进而使得P沟道快闪存储器工作阈值的减小变得缓慢，从而具有良好的耐久性。

现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

首先，执行步骤S1，在N型半导体衬底100上设置相互隔离的存储结构200和选择栅结构300，如图9所示，存储结构200包括依次远离N型半导体衬底100叠置的第一介质层201、浮栅202、第二介质层203、控制栅204，上述存储结构200和选择栅结构300的形成过程可以参考现有技术。

按照本领域的常规设置方式，优选上述第一介质层201的材料为氧化硅或者氮氧化硅。

本申请的又一种优选的实施方式中，上述第二介质层203为单层结构或叠层结构，上述单层结构的材料可以是常规的侧墙材料，比如氮化硅或氧化硅，上述叠层结构由氧化硅、氮化硅、氧化硅构成氧化硅/氮化硅/氧化硅(ONO)结构。P沟道快闪存储器不写入或读出时，电子储存在浮栅中，由于温度等其他因素电子会通过第二介质层到达控栅，造成器件性能不稳定，ONO结构的能带差较大，阻挡电子从浮栅到达控制栅，使P沟道快闪存储器较稳定，器件的可靠性较好。

执行步骤S2，对上述图9所示的N型半导体衬底100进行离子注入形成漏极延伸区400，如图10所示，该漏极延伸区400位于上述选择栅结构300的第一侧的上述N型半导体衬底100中。

为了能够较准确地控制漏极延伸区400的掺杂浓度，更好地进行后续的工艺步骤，优选上述步骤S2中注入硼离子的浓度范围1.0×10¹³～3.0×10¹³cm^-3，为了进一步形成准确掺杂浓度的轻掺杂的漏极延伸区400，优选的硼离子浓度为1.9×10¹³～2.1×10¹³cm^-3。

执行步骤S3，在图10所示的存储结构和选择栅结构的侧面形成图12所示的侧墙600。

为使形成上述侧墙的方法更简单、方便，优选上述步骤S3包括：步骤S31，形成如图11所示的覆盖上述存储结构200和上述选择栅结构300的侧墙层500；以及步骤S32，刻蚀图11所示的侧墙层500，形成图12所示的侧墙600。

上述侧墙层500为氧化硅层、氮化硅层或者氧化硅与氮化硅组成的复合层，这样致密的侧墙层能够更好地防止形成源/漏极过程中大剂量的注入过于接近沟道而导致的源/漏极穿通。上述对侧墙层500的刻蚀可以采用本领域常规的ICP(电导耦合等离子体刻蚀)实施，在此不再赘述。

执行步骤S4，对图11所示的N型半导体衬底100进行离子注入，上述漏极延伸区400形成图14所示的漏极401、在存储结构200的第二侧的N型半导体衬底100中形成图13所示的源极701，在存储结构200的第一侧与选择栅结构300第二侧之间的N型半导体衬底100中形成图14所示的P区800。

为了能够分别精确控制源极与漏极的掺杂浓度，实现器件的良好的性能，优选上述步骤S4包括：步骤S41，对上述N型半导体衬底100进行离子注入，如图13所示，在上述存储结构200的第二侧的上述N型半导体衬底100中形成源极延伸区700，在上述存储结构200的第一侧与上述选择栅结构300第二测之间的上述N型半导体衬底100中形成上述P区800；以及步骤S42，对N型半导体衬底100进行离子注入，如图14所示，在上述漏极延伸区400形成上述漏极401，在上述源极延伸区700形成上述源极701。

本申请的又一种优选的实施方式中，上述步骤S41中注入硼离子的浓度范围4.0×10¹⁴～6.0×10¹⁴cm^-3，使得上述源极延伸区700与上述P区800的掺杂浓度更容易控制。为了进一步准确控制上述源极延伸区700与上述P区800的掺杂浓度，优选上述硼离子浓度为4.9×10¹⁴～5.1×10¹⁴cm^-3。

同样，为了使得形成漏极401的过程更方便控制，优选上述步骤S42中注入硼离子的浓度范围3.0×10¹⁵～5.0×10¹⁵cm^-3，为了进一步得到准确掺杂浓度的漏极401，优选上述硼离子浓度为3.9×10¹⁵～4.1×10¹⁵cm^-3。

采用上述方法形成的P沟道快闪存储器，其中，第一介质层材料为第一氧化硅层，第二介质层材料为第二氧化硅层，步骤S2注入的硼离子的浓度为5.0×10¹⁴cm^-3，侧墙层的材料为二氧化硅，步骤S41注入的硼离子浓度为5.0×10¹⁴cm^-3，步骤S42注入的硼离子浓度为4.0×10¹⁵cm^-3。该P沟道快闪存储器的第一介质层201与第二介质层203的电子陷阱数量减少，俘获的电子数目减小，使得工作时浮栅202获得的电子的数量增加，进而使得快闪存储器工作阈值的减小变得缓慢，器件具有良好的耐久性，图15为采用传统方法形成的图2所示的P沟道快闪存储器与本申请方法形成的图14所示的P沟道快闪存储器的写入/擦除循环次数与工作阈值的关系曲线，由该曲线可以看出：在十万次的写入/擦除循环后，采用本申请方法形成的快闪存储器的阈值的减小值为1.5V，小于采用传统方法形成的P沟道快闪存储器阈值的减小值3.0V；三十万次的写入/擦除循环后，采用本申请方法形成的P沟道快闪存储器还可以正常使用，其阈值的减小值为1.9V，因此该方法形成的快闪存储器的耐久性能够满足现有技术中要求的十万次的写入/擦除循环，并且达到了现有技术要求的3倍。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

本申请的P沟道快闪存储器的制作方法，在侧墙形成后再对N型半导体衬底注入形成源极及P区，使得注入到源极的离子总数减小，器件沟道中的离子浓度降低，进而使沟道中二次碰撞电离率减小，这样进入第一介质层与第二介质层的离子数减小，使得第一介质层与第二介质层的电子陷阱数量减少，俘获的电子数目减小，使得工作时浮栅获得的电子的数量增加，进而使得P沟道快闪存储器工作阈值的减小变得缓慢，从而具有良好的耐久性。

以上上述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员 来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种P沟道快闪存储器的制作方法，其特征在于，所述制作方法包括：

步骤S1，在N型半导体衬底上设置相互隔离的存储结构和选择栅结构，所述存储结构包括依次远离所述N型半导体衬底叠置的第一介质层、浮栅、第二介质层、控制栅；

步骤S2，对所述N型半导体衬底进行离子注入，形成漏极延伸区，所述漏极延伸区位于所述选择栅结构的第一侧的所述N型半导体衬底中；

步骤S3，在所述存储结构和所述选择栅结构的侧面形成侧墙；以及

步骤S4，对所述N型半导体衬底进行离子注入，在所述漏极延伸区形成漏极、在所述存储结构的第二侧的所述N型半导体衬底中形成源极，在所述存储结构的第一侧与所述选择栅结构第二侧之间的所述N型半导体衬底中形成P区，

其中，所述步骤S4包括：步骤S41，对所述N型半导体衬底进行离子注入，在所述存储结构的第二侧的所述N型半导体衬底中形成源极延伸区，在在所述存储结构的第一侧与所述选择栅结构第二侧之间的所述N型半导体衬底中形成所述P区；以及步骤S42，对所述N型半导体衬底进行离子注入，在所述漏极延伸区形成所述漏极，在所述源极延伸区形成所述源极。

2.根据权利要求1所述制作方法，其特征在于，所述第一介质层的材料为氧化硅或者氮氧化硅。

3.根据权利要求1所述的制作方法，其特征在于，所述第二介质层为单层结构或叠层结构。

4.根据权利要求1所述的制作方法，其特征在于，所述第二介质层为叠层结构，所述叠层结构由氧化硅、氮化硅、氧化硅构成(ONO)。

5.根据权利要求1所述的制作方法，其特征在于，所述步骤S2中注入硼离子的浓度范围为1.0×10¹³～3.0×10¹³cm^-3。

6.根据权利要求1所述的制作方法，其特征在于，所述步骤S2中注入硼离子的浓度范围为1.9×10¹³～2.1×10¹³cm^-3。

7.根据权利要求1所述的制作方法，其特征在于，所述步骤S3包括：

步骤S31，形成覆盖所述存储结构和所述选择栅结构的侧墙层；以及

步骤S32，刻蚀所述侧墙层，形成所述侧墙。

8.根据权利要求7所述的制作方法，其特征在于，所述侧墙层为多晶硅层、氧化硅层、氮化硅层或者由氧化硅与氮化硅组成的复合层。

9.根据权利要求1所述的制作方法，其特征在于，所述步骤S41中注入硼离子的浓度范围为4.0×10¹⁴～6.0×10¹⁴cm^-3。

10.根据权利要求1所述的制作方法，其特征在于，所述步骤S41中注入硼离子的浓度范围为4.9×10¹⁴～5.1×10¹⁴cm^-3。

11.根据权利要求1所述的制作方法，其特征在于，所述步骤S42中注入硼离子的浓度范围3.0×10¹⁵～5.0×10¹⁵cm^-3。

12.根据权利要求1所述的制作方法，其特征在于，所述步骤S42中注入硼离子的浓度范围为3.9×10¹⁵～4.1×10¹⁵cm^-3。