CN204792794U - 非易失性存储器 - Google Patents

Abstract

本实用新型提供一种非易失性存储器，具有存储单元。该存储单元包括：堆叠栅极结构、浮置栅极、穿隧介电层、抹除栅介电层、辅助栅介电层、源极区与漏极区、控制栅极和栅间介电层，其中堆叠栅极结构具有依序设置的栅介电层、辅助栅极、绝缘层以及抹除栅极。浮置栅极设置于堆叠栅极结构的第一侧的侧壁，浮置栅极的顶部具有转角部。抹除栅极包覆转角部。穿隧介电层设置于浮置栅极下。抹除栅介电层设置于抹除栅极与浮置栅极之间。辅助栅介电层设置于辅助栅极与浮置栅极之间。源极区与漏极区分别设置于堆叠栅极结构与浮置栅极两侧。控制栅极设置于源极区与浮置栅极上。栅间介电层设置于控制栅极与浮置栅极之间，进而增加存储器元件的可靠度。

Description

非易失性存储器

技术领域

本实用新型是有关于一种半导体元件的结构，且特别是有关于一种非易失性存储器。

背景技术

非易失性存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已广泛采用在个人电脑和电子设备。

典型的一种非易失性存储器设计成具有堆叠式栅极(Stack-Gate)结构，其中包括依序设置于基底上的穿隧氧化层、浮置栅极(Floatinggate)、栅间介电层以及控制栅极(ControlGate)。对此快闪存储器元件进行编程或抹除操作时，分别于源极区、漏极区与控制栅极上施加适当电压，以使电子注入多晶硅浮置栅极中，或将电子从多晶硅浮置栅极中拉出。

在非易失性存储器的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(Gate-CouplingRatio，简称GCR)越大，其操作所需的工作电压将越低，而快闪存储器的操作速度与效率就会大大的提升。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(OverlapArea)、降低浮置栅极与控制栅极间的介电层的厚度、以及增加浮置栅极与控制栅极之间的栅间介电层的介电常数(DielectricConstant；k)等。

然而，随着集成电路正以更高的集积度朝向小型化的元件发展，所以必须缩小非易失性存储器的存储单元尺寸以增进其集积度。其中，缩小存储单元的尺寸可通过减小存储单元的栅极长度与比特线的间隔等方法来达成。但是，栅极长度变小会缩短了穿隧氧化层下方的通道长度(ChannelLength)，容易造成漏极与源极间发生不正常的电性贯通(PunchThrough)，如此将严重影响此存储单元的电性表现。而且，在编程或抹除存储单元时，电子重复穿越过穿隧氧化层，将耗损穿隧氧化层，导致存储器元件可靠度降低。

实用新型内容

本实用新型提供一种非易失性存储器，可以实现低操作电压，进而增加存储器元件的可靠度。

本实用新型提供一种非易失性存储器，可以提高元件的积集度。

本实用新型提出一种非易失性存储器，具有第一存储单元，设置于基底上。此第一存储单元具有堆叠栅极结构、浮置栅极、穿隧介电层、抹除栅介电层、辅助栅介电层、源极区、漏极区、控制栅极以及栅间介电层，其中堆叠栅极结构具有依序设置于基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极。浮置栅极设置于堆叠栅极结构的第一侧的侧壁，且浮置栅极的顶部具有转角部，且抹除栅极包覆转角部。穿隧介电层设置于浮置栅极与基底之间。抹除栅介电层设置于抹除栅极与浮置栅极之间。辅助栅介电层设置于辅助栅极与浮置栅极之间。源极区与漏极区分别设置于堆叠栅极结构与浮置栅极两侧的基底中，其中源极区邻接浮置栅极，漏极区邻接堆叠栅极结构的第二侧，第一侧与第二侧相对。控制栅极设置于源极区与浮置栅极上。栅间介电层设置于控制栅极与浮置栅极之间以及所述控制栅极与所述抹除栅极之间。

在本实用新型的一实施例中，上述非易失性存储器还具有第二存储单元。第二存储单元设置于基底上，且第二存储单元的结构与第一存储单元的结构相同，第二存储单元与第一存储单元成镜像配置，共用源极区或漏极区。

在本实用新型的一实施例中，上述第一存储单元与上述的第二存储单元共用控制栅极，且控制栅极填满第一存储单元与第二存储单元之间的开口。

在本实用新型的一实施例中，上述非易失性存储器还具有第三存储单元。第三存储单元设置于基底上，且第三存储单元的结构与第一存储单元的结构相同，共用源极区、辅助栅极、抹除栅极以及控制栅极，且控制栅极填满第一存储单元与第三存储单元之间。

在本实用新型的一实施例中，上述穿隧介电层还设置于控制栅极与源极区之间。

在本实用新型的一实施例中，所述辅助栅介电层的厚度大于或等于所述抹除栅介电层的厚度。

在本实用新型的一实施例中，上述辅助栅介电层的材质包括氧化硅-氮化硅、氧化硅-氮化硅-氧化硅或氧化硅。

在本实用新型的一实施例中，上述绝缘层的材质包括氧化硅。上述栅间介电层的材质包括氧化硅-氮化硅-氧化硅或氮化硅-氧化硅或其他高介电常数的材质(介电常数k＞4)。

在本实用新型的一实施例中，上述穿隧介电层的材质包括氧化硅，穿隧介电层的厚度介于60埃至200埃之间。

在本实用新型的一实施例中，上述栅介电层的材质包括氧化硅，栅介电层的厚度小于或等于穿隧介电层的厚度。上述抹除栅介电层的材质包括氧化硅，抹除栅介电层的厚度介于100埃至180埃之间。

在本实用新型的一实施例中，上述浮置栅极的转角部角度小于或等于90度。

在本实用新型的一实施例中，所述抹除栅介电层还设置于所述抹除栅极与所述辅助栅极之间。

本实用新型的非易失性存储器中，在X方向(行方向)相邻的两存储单元结构相同且例如是成镜像配置，共用源极区或漏极区，以及共用控制栅极。而在Y方向(列方向)相邻的两存储单元结构相同，共用源极区、辅助栅极(字符线)、抹除栅极以及控制栅极。因此能提高元件的积集度。

本实用新型的非易失性存储器中，辅助栅极与抹除栅极平行设置，因此能提高元件的积集度。

本实用新型的非易失性存储器中，辅助栅极下方的栅介电层的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极下方的通道区，亦即可以降低操作电压。

本实用新型的非易失性存储器中，控制栅极包覆浮置栅极，能够增加控制栅极与浮置栅极之间所夹的面积，而提高了存储器元件的耦合率。

本实用新型的非易失性存储器中，由于浮置栅极设置有转角部，抹除栅极包覆此转角部。转角部的角度小于或等于90度，通过转角部使电场集中，可降低抹除电压，有效率的将电子从浮置栅极拉出，提高抹除数据的速度。

为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A为本实用新型实施例所示出的一种非易失性存储器的上视图；

图1B为本实用新型实施例所示出的一种非易失性存储器的剖面示意图。

附图标记说明：

100：基底；

102：隔离结构；

104：主动区；

110、112、114、116、MC：存储单元；

120：堆叠栅极结构；

122：栅介电层；

124：辅助栅极；

126：绝缘层；

128：抹除栅极；

130：辅助栅介电层；

132：抹除栅介电层；

140：浮置栅极；

141：转角部；

142：穿隧介电层；

146：源极区；

148：漏极区；

150：控制栅极；

152：栅间介电层；

160：层间绝缘层；

162：插塞；

164：比特线。

具体实施方式

图1A为本实用新型实施例所示出的一种非易失性存储器的上视图。图1B为本实用新型实施例所示出的一种非易失性存储器的剖面示意图。图1B为沿着图1A中A-A'线的剖面图。

请参照图1A及图1B，非易失性存储器包括多个存储单元MC。这些存储单元MC排列成行/列阵列。

非易失性存储器设置于基底100上。在基底100中例如设置有规则排列的多个隔离结构102，以定义出具有格状的主动区104。隔离结构102例如是浅沟渠隔离结构。

各存储单元MC包括堆叠栅极结构120、辅助栅介电层130、抹除栅介电层132、浮置栅极140、穿隧介电层142、源极区146、漏极区148、控制栅极150以及栅间介电层152。此外，基底100上还具有层间绝缘层160、插塞162与比特线164。

堆叠栅极结构120从基底100起依序由栅介电层122、辅助栅极(字符线)124、绝缘层126以及抹除栅极128构成。栅介电层122例如是设置于辅助栅极124与基底100之间。栅介电层122的材质例如是氧化硅。栅介电层122的厚度例如小于或等于穿隧介电层142的厚度。

辅助栅极124例如是设置于栅介电层122与绝缘层126之间。抹除栅极128例如是设置于绝缘层126上。辅助栅极124、抹除栅极128例如是在Y方向延伸。辅助栅极124、抹除栅极128的材质例如是掺杂多晶硅等导体材料。绝缘层126例如是设置于辅助栅极124与抹除栅极128之间。绝缘层126的材质例如是氧化硅。

辅助栅介电层130例如是设置于浮置栅极140与辅助栅极124之间。辅助栅介电层130的材质例如是氧化硅-氮化硅-氧化硅、氮化硅-氧化硅或氧化硅。辅助栅介电层130的厚度例如大于或等于抹除栅介电层132的厚度。抹除栅介电层132例如是设置于抹除栅极128与浮置栅极140之间。抹除栅介电层132的材质例如是氧化硅。抹除栅介电层132的厚度例如介于100埃至180埃之间。抹除栅介电层132例如是还设置于抹除栅极128与辅助栅极124之间。

浮置栅极140例如是设置于堆叠栅极结构120的第一侧的侧壁，且此浮置栅极140的顶部具有转角部141。抹除栅极128包覆浮置栅极140的转角部141。此转角部141角度小于或等于90度。浮置栅极140的材质例如是掺杂多晶硅等导体材料。浮置栅极140可由一层或多层导体层构成。

穿隧介电层142例如是设置于浮置栅极140与基底100之间。此穿隧介电层142例如是还设置于控制栅极150与源极区146之间。穿隧介电层142的材质例如是氧化硅。穿隧介电层142的厚度介于60埃至200埃之间。

源极区146例如是设置于浮置栅极140旁的基底100中。漏极区148例如是设置于堆叠栅极结构120第二侧的基底100中，其中第一侧与第二侧相对。源极区146、漏极区148例如是含有N型或P型掺质的掺杂区，端视元件的设计而定。

控制栅极150例如是设置于源极区146与浮置栅极140上。控制栅极150例如是在Y方向(列方向)延伸。控制栅极150的材质例如是掺杂多晶硅等导体材料。栅间介电层152例如是设置于控制栅极150与浮置栅极140之间。栅间介电层152的材质例如是氧化硅-氮化硅-氧化硅或氮化硅-氧化硅或其他高介电常数的材质(k＞4)。

层间绝缘层160例如是设置于基底100上，并且覆盖第一存储单元110与第二存储单元112。层间绝缘层160的材质例如是氧化硅、磷硅玻璃、硼磷硅玻璃或其他适合的介电材料。插塞162例如是设置于层间绝缘层160中，插塞162与漏极区148电性连接。插塞162的材质例如是铝、钨等导体材料。比特线164例如是设置于层间绝缘层160上，比特线164通过插塞162与漏极区148电性连接。比特线164的材质例如是铝、钨、铜等导体材料。

在X方向(行方向)上，多个存储单元MC通过源极区146或漏极区148串接在一起。举例来说，存储单元110的结构与存储单元112的结构相同，且存储单元110与存储单元112成镜像配置，共用源极区146或漏极区148；存储单元114的结构与存储单元116的结构相同，且存储单元114与存储单元116成镜像配置，共用源极区146或漏极区148。同时，存储单元110与存储单元112共用控制栅极150，且控制栅极150填满存储单元110与存储单元112之间；存储单元114与存储单元116共用控制栅极150，且控制栅极150填满存储单元114与存储单元116之间。

在Y方向(列方向)上，多个存储单元MC由源极区146、辅助栅极(字符线)124、抹除栅极128以及控制栅极150串接在一起。亦即，在列方向上，多个存储单元MC共用同一个源极区146、辅助栅极(字符线)124、抹除栅极128以及控制栅极150。举例来说，存储单元110的结构与存储单元114的结构相同，存储单元112的结构与存储单元116的结构相同，控制栅极150填满存储单元110与存储单元114以及存储单元112的结构与存储单元116之间。同一列的存储单元114与第一存储单元110共用同一源极区146、辅助栅极(字符线)124、抹除栅极128以及控制栅极150。

在上述的非易失性存储器中，在X方向(行方向)相邻的两存储单元MC结构相同且例如是成镜像配置，共用源极区146或漏极区148，以及共用控制栅极150。而在Y方向(列方向)相邻的两存储单元MC结构相同，共用源极区146、辅助栅极(字符线)124(124a)、抹除栅极128以及控制栅极150。因此能提高元件的积集度。

在上述的非易失性存储器中，辅助栅极与抹除栅极配置成堆叠栅极结构，因此能提高元件的积集度。

在上述的非易失性存储器中，栅介电层122的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极124下方的通道区，亦即可以降低操作电压。控制栅极150包覆浮置栅极140，能够增加控制栅极150与浮置栅极140之间所夹的面积，而提高了存储器元件的的耦合率。由于浮置栅极140具有转角部141。抹除栅极128包覆转角部141，且此转角部141的角度小于或等于90度，通过转角部141使电场集中，可降低抹除电压有效率的将电子从浮置栅极140拉出，提高抹除数据的速度。

在本实用新型的非易失性存储器中，在X方向(行方向)相邻的两存储单元结构相同且例如是成镜像配置，共用源极区或漏极区，以及共用控制栅极。而在Y方向(列方向)相邻的两存储单元结构相同，共用源极区、栅介电层、辅助栅极(字符线)、绝缘层、抹除栅极以及控制栅极。因此能提高元件的积集度。

本实用新型的非易失性存储器中，所形成的辅助栅极与抹除栅极构成堆叠结构，因此能提高元件的积集度。

在上述的非易失性存储器中，所形成的辅助栅极下的栅介电层的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极下方的通道区，亦即可以降低操作电压。所形成的控制栅极包覆浮置栅极，能够增加控制栅极与浮置栅极之间所夹的面积，而提高了存储器元件的耦合率。由于浮置栅极具有转角部。抹除栅极包覆转角部，且此转角部的角度小于或等于90度，通过转角部使电场集中，可降低抹除电压有效率的将电子从浮置栅极拉出，提高抹除数据的速度。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (14)

1.一种非易失性存储器，其特征在于，包括：

第一存储单元，设置于基底上，所述第一存储单元，包括：

堆叠栅极结构，包括依序设置于所述基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极；

浮置栅极，设置于所述堆叠栅极结构的第一侧的侧壁，且所述浮置栅极的顶部具有转角部，所述抹除栅极包覆所述转角部；

穿隧介电层，设置于所述浮置栅极与所述基底之间；

抹除栅介电层，设置于所述抹除栅极与所述浮置栅极之间；

辅助栅介电层，设置于所述辅助栅极与所述浮置栅极之间；

源极区与漏极区，分别设置于所述堆叠栅极结构与所述浮置栅极两侧的所述基底中，其中所述源极区邻接所述浮置栅极，所述漏极区邻接所述堆叠栅极结构的第二侧，所述第一侧与所述第二侧相对；

控制栅极，设置于所述源极区与所述浮置栅极上；以及

栅间介电层，设置于所述控制栅极与所述浮置栅极之间以及所述控制栅极与所述抹除栅极之间。

2.根据权利要求1所述的非易失性存储器，其特征在于，还包括：

第二存储单元，设置于所述基底上，所述第二存储单元的结构与所述第一存储单元的结构相同，且所述第二存储单元与所述第一存储单元成镜像配置，共用所述源极区或所述漏极区。

3.根据权利要求2所述的非易失性存储器，其特征在于，所述第一存储单元与所述第二存储单元共用所述控制栅极，且所述控制栅极填满所述第一存储单元与所述第二存储单元之间的开口。

4.根据权利要求1所述的非易失性存储器，其特征在于，还包括：

第三存储单元，设置于所述基底上，所述第三存储单元的结构与所述第一存储单元的结构相同，共用所述源极区、所述辅助栅极、所述抹除栅极以及所述控制栅极，且所述控制栅极填满所述第一存储单元与所述第三存储单元之间。

5.根据权利要求1所述的非易失性存储器，其特征在于，所述穿隧介电层还设置于所述控制栅极与所述源极区之间。

6.根据权利要求1项所述的非易失性存储器，其特征在于，

所述辅助栅介电层的厚度大于或等于所述抹除栅介电层的厚度。

7.根据权利要求1所述的非易失性存储器，其特征在于，所述辅助栅介电层的材质包括氧化硅-氮化硅、氧化硅-氮化硅-氧化硅或氧化硅。

8.根据权利要求1所述的非易失性存储器，其特征在于，所述绝缘层的材质包括氧化硅。

9.根据权利要求1所述的非易失性存储器，其特征在于，所述栅间介电层的材质包括氧化硅-氮化硅-氧化硅或氮化硅-氧化硅或其他高介电常数的材质(k＞4)。

10.根据权利要求1所述的非易失性存储器，其特征在于，所述穿隧介电层的材质包括氧化硅，所述穿隧介电层的厚度介于60埃至200埃之间。

11.根据权利要求1所述的非易失性存储器，其特征在于，所述栅介电层的材质包括氧化硅，所述栅介电层的厚度小于或等于所述穿隧介电层的厚度。

12.根据权利要求1所述的非易失性存储器，其特征在于，所述抹除栅介电层的材质包括氧化硅，所述抹除栅介电层的厚度介于100埃至180埃之间。

13.根据权利要求1所述的非易失性存储器，其特征在于，所述转角部角度小于或等于90度。

14.根据权利要求1所述的非易失性存储器，其特征在于，所述抹除栅介电层还设置于所述抹除栅极与所述辅助栅极之间。