TWI555180B - 非揮發性記憶體 - Google Patents

Description

非揮發性記憶體

本發明是有關於一種半導體元件，且特別是有關於一種非揮發性記憶體。

非揮發性記憶體由於具有可多次進行資料的存入、讀取、抹除等動作，且存入的資料在斷電後也不會消失的優點，已廣泛採用在個人電腦和電子設備。

典型的一種非揮發性記憶體設計成具有堆疊式閘極(Stack-Gate)結構，其中包括依序設置於基底上的穿隧氧化層、浮置閘極(Floating gate)、閘間介電層以及控制閘極(Control Gate)。對此快閃記憶體元件進行程式化或抹除操作時，係分別於源極區、汲極區與控制閘極上施加適當電壓，以使電子注入多晶矽浮置閘極中，或將電子從多晶矽浮置閘極中拉出。

在非揮發性記憶體的操作上，通常浮置閘極與控制閘極之間的閘極耦合率(Gate-Coupling Ratio，GCR)越大，其操作所需之工作電壓將越低，而快閃記憶體的操作速度與效率就會大大的 提升。其中增加閘極耦合率的方法，包括了增加浮置閘極與控制閘極間之重疊面積(Overlap Area)、降低浮置閘極與控制閘極間之介電層的厚度、以及增加浮置閘極與控制閘極之間的閘間介電層的介電常數(Dielectric Constant；k)等。

然而，隨著積體電路正以更高的集積度朝向小型化的元件發展，所以必須縮小非揮發性記憶體之記憶胞尺寸以增進其集積度。其中，縮小記憶胞之尺寸可藉由減小記憶胞的閘極長度與位元線的間隔等方法來達成。但是，閘極長度變小會縮短了穿隧氧化層下方的通道長度(Channel Length)，容易造成汲極與源極間發生不正常的電性貫通(Punch Through)，如此將嚴重影響此記憶胞的電性表現。而且，在程式化及或抹除記憶胞時，電子重複穿越過穿隧氧化層，將耗損穿隧氧化層，導致記憶體元件可靠度降低。

本發明提供一種非揮發性記憶體及其製造方法，可以低操作電壓操作，進而增加半導體元件的可靠度。

本發明提供一種非揮發性記憶體及其製造方法，可以提高元件的積集度。

本發明提出一種非揮發性記憶體，具有第一記憶單元，設置於基底上。第一記憶單元，包括：堆疊結構、第一浮置閘極與第二浮置閘極、第一穿隧介電層與第二穿隧介電層、第一抹除 閘介電層與第二抹除閘介電層、第一輔助閘介電層及第二輔助閘介電層、第一摻雜區與第二摻雜區、第一控制閘極以及第二控制閘極以及閘間介電層。堆疊結構包括依序設置於基底上的閘介電層、輔助閘極、絕緣層以及抹除閘極。第一浮置閘極與第二浮置閘極分別設置於堆疊結構的兩側的側壁，且第一浮置閘極與第二浮置閘極的頂部分別具有轉角部，轉角部鄰近抹除閘極，且轉角部高度落於抹除閘極高度間。第一穿隧介電層與第二穿隧介電層，分別設置於第一浮置閘極與基底之間以及第二浮置閘極與基底之間。第一抹除閘介電層與第二抹除閘介電層，分別設置於抹除閘極與第一浮置閘極之間以及抹除閘極與第二浮置閘極之間。第一輔助閘介電層及第二輔助閘介電層，分別設置於輔助閘極與第一浮置閘極之間以及輔助閘極與第二浮置閘極之間。第一摻雜區與第二摻雜區，分別設置於基底中，其中第一浮置閘極、堆疊結構與第二浮置閘極連接設置於第一摻雜區與第二摻雜區之間的基底上。第一控制閘極以及第二控制閘極分別設置於第一浮置閘極與第二浮置閘極上。閘間介電層設置於第一控制閘極與第一浮置閘極之間以及第二控制閘極與第二浮置閘極之間。

在本發明的一實施例中，上述非揮發性記憶體具有第一位元線與第二位元線。第一位元線與第二位元線平行設置於基底上，其中第一摻雜區電性連接至第一位元線，第二摻雜區電性連接至第二位元線。

在本發明的一實施例中，上述非揮發性記憶體在行方向 上更包括第二記憶單元，第二記憶單元設置於基底上，第二記憶單元的結構與第一記憶單元的結構相同，共用第二摻雜區。

在本發明的一實施例中，上述非揮發性記憶體具有第一位元線與第二位元線。第一位元線與第二位元線平行設置於基底上，其中第一記憶單元與第二記憶單元共用的第二摻雜區電性連接至第一位元線，第一記憶單元的第一摻雜區與第二記憶單元的第三摻雜區分別電性連接至第二位元線。

在本發明的一實施例中，上述第一記憶單元與第二記憶單元共用第一控制閘極或第二控制閘極，且第一控制閘極或第二控制閘極填滿第一記憶單元與第二記憶單元之間的開口。

在本發明的一實施例中，上述非揮發性記憶體在列方向上更包括第三記憶單元，第三記憶單元設置於基底上，第三記憶單元的結構與第一記憶單元的結構相同，第三記憶單元與第一記憶單元由第一摻雜區串接在一起，共用輔助閘極、抹除閘極、第一控制閘極及第二控制閘極，且第一控制閘極及第二控制閘極填滿第一記憶單元與第三記憶單元之間。

在本發明的一實施例中，上述非揮發性記憶體具有第一位元線、第二位元線與第三位元線。第一位元線、第二位元線與第三位元線，平行設置於基底上，其中串接第一記憶單元與第三記憶單元的第一摻雜區電性連接至第二位元線，第一記憶單元的第二摻雜區電性連接至第一位元線，第三記憶單元的第三摻雜區電性連接至第三位元線。

在本發明的一實施例中，上述第一穿隧介電層更設置於第一控制閘極與第一摻雜區之間；第二穿隧介電層更設置於第二控制閘極與第二摻雜區之間。

在本發明的一實施例中，上述第一輔助閘介電層與第二輔助閘介電層的厚度大於或等於第一抹除閘介電層與第二抹除閘介電層的厚度。

在本發明的一實施例中，上述第一輔助閘介電層與第二輔助閘介電層的材質包括氧化矽/氮化矽、氧化矽/氮化矽/氧化矽或氧化矽。

在本發明的一實施例中，上述絕緣層的材質包括氧化矽。

在本發明的一實施例中，上述閘間介電層的材質包括氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常數的材質(k>4)。

在本發明的一實施例中，上述第一穿隧介電層與第二穿隧介電層的材質包括氧化矽，第一穿隧介電層與第二穿隧介電層的厚度介於60埃至200埃之間。

在本發明的一實施例中，上述閘介電層的材質包括氧化矽，閘介電層的厚度小於或等於第一穿隧介電層與第二穿隧介電層的厚度。

在本發明的一實施例中，上述第一抹除閘介電層與第二抹除閘介電層的材質包括氧化矽，第一抹除閘介電層與第二抹除閘介電層的厚度介於100埃至180埃之間。

在本發明的一實施例中，上述轉角部角度小於或等於90度。第一記憶單元經程式化後的閾值電壓是介於Vcc與0之間：第一記憶單元經抹除後的閾值電壓是小於0。

本發明的非揮發性記憶體，在X方向(行方向)相鄰的兩記憶單元結構相同，共用第一摻雜區或第二摻雜區。而在Y方向(列方向)相鄰的兩記憶單元結構相同，共用第一摻雜區或第二摻雜區、輔助閘極(字元線)、抹除閘極以及控制閘極。因此能提高元件的積集度。

本發明的非揮發性記憶體，輔助閘極與抹除閘極平行設置，因此能提高元件的積集度。

本發明的非揮發性記憶體中，輔助閘極下方的閘介電層的厚度較薄，在操作記憶單元時，可以使用較小的電壓打開/關閉輔助閘極下方的通道區，亦即可以降低操作電壓。

本發明的非揮發性記憶體中，控制閘極包覆浮置閘極，能夠增加控制閘極與浮置閘極之間所夾的面積，而提高了記憶體元件的耦合率。

本發明的非揮發性記憶體中，由於浮置閘極在抹除閘極高度間設置有轉角部，且此轉角部的角度小於或等於90度，藉由轉角部使電場集中，可降低抹除電壓，有效率的將電子從浮置閘極拉出，提高抹除資料的速度。

本發明之非揮發性記憶體，由於在第一浮置閘極、堆疊結構與第二浮置閘極之間沒有間隙，因此可以提升記憶單元之積 集度。而且，在第一浮置閘極與第二浮置閘極都可以儲存電荷，因此可在單一記憶單元中儲存二位元的資料，而能夠提升儲存容量。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧基底

102‧‧‧隔離結構

104‧‧‧主動區

118‧‧‧頂蓋層

120‧‧‧堆疊結構

122‧‧‧閘介電層

124‧‧‧輔助閘極

126、166‧‧‧絕緣層

128‧‧‧抹除閘極

130a、130b‧‧‧輔助閘介電層

132a、132b‧‧‧抹除閘介電層

140a、140b、FGa、FGb‧‧‧浮置閘極

141‧‧‧轉角部

142a、142b‧‧‧穿隧介電層

146、148‧‧‧摻雜區

150a、150b‧‧‧控制閘極

152‧‧‧閘間介電層

162‧‧‧插塞

164‧‧‧開口

BL0~BL3‧‧‧位元線

CG0~CG5‧‧‧控制閘極線

EG0~EG2‧‧‧抹除線

M、M11~M33‧‧‧記憶單元

WL0~WL2‧‧‧字元線

圖1A為依照本發明之實施例所繪示的一種非揮發性記憶體的上視圖。

圖1B為依照本發明之實施例所繪示的一種非揮發性記憶體的剖面示意圖。

圖1C為依照本發明之實施例所繪示的一種非揮發性記憶體的電路簡圖。

圖2A及圖2B為對記憶單元進行程式化操作之一實例的示意圖。

圖2C及圖2D為對記憶單元進行抹除操作之一實例的示意圖。

圖2E及圖2F為對記憶單元進行讀取操作之一實例的示意圖。

圖3A為依照本發明之實施例所繪示的一種非揮發性記憶體的上視圖。

圖3B為依照本發明之實施例所繪示的一種非揮發性記憶體的剖面示意圖。

圖3C為依照本發明之實施例所繪示的一種非揮發性記憶體的電路簡圖。

圖4A及圖4B為對記憶單元進行程式化操作之一實例的示意圖。

圖4C及圖4D為對記憶單元進行抹除操作之一實例的示意圖。

圖4E及圖4F為對記憶單元進行讀取操作之一實例的示意圖。

圖1A為依照本發明之實施例所繪示的一種非揮發性記憶體的上視圖。圖1B為依照本發明之實施例所繪示的一種非揮發性記憶體的剖面示意圖。圖1B所繪示為沿著圖1A中A-A'線的剖面圖。圖1C為依照本發明之實施例所繪示的一種非揮發性記憶體的電路簡圖。

請參照圖1A、圖1B及圖1C，非揮發性記憶體包括多個記憶單元M11~M33、字元線WL0~WL2、抹除線EG0~EG2、位元線BL0~BL3、控制閘極線CG0~CG5。記憶單元M11~M33排列成行/列陣列。

非揮發性記憶體設置於基底100上。在基底100中例如 設置有隔離結構102，以定義出主動區104。隔離結構102例如是淺溝渠隔離結構。

如圖1B所示，記憶單元M包括堆疊結構120、輔助閘介電層130a(130b)、抹除閘介電層132a(132b)、浮置閘極140a(140b)、穿隧介電層142a(142b)、摻雜區146、摻雜區148、控制閘極150a(150b)以及閘間介電層152。

堆疊結構120從基底100起依序由閘介電層122、輔助閘極124、絕緣層126以及抹除閘極128構成。閘介電層122例如是設置於輔助閘極124與基底100之間。閘介電層122的材質例如是氧化矽。閘介電層122的厚度例如小於或等於穿隧介電層142的厚度。

輔助閘極124例如是設置於閘介電層122與絕緣層126之間。抹除閘極128例如是設置於絕緣層126上。輔助閘極124、抹除閘極128例如是在Y方向延伸。輔助閘極124、抹除閘極128的材質例如是摻雜多晶矽等導體材料。絕緣層126例如是設置於輔助閘極124與抹除閘極128之間。絕緣層126的材質例如是氧化矽。在抹除閘極128上可選擇性的設置頂蓋層118，頂蓋層118的材質例如是氧化矽或氮化矽。

輔助閘介電層130a(130b)例如是設置於浮置閘極140a(140b)與輔助閘極124之間。輔助閘介電層130a(130b)的材質例如是氧化矽/氮化矽/氧化矽、氮化矽/氧化矽或氧化矽。輔助閘介電層130a(130b)的厚度例如大於或等於抹除閘介電層 132a(132b)的厚度。抹除閘介電層132a(132b)例如是設置於抹除閘極128與浮置閘極140a(140b)之間。抹除閘介電層132a(132b)的材質例如是氧化矽。抹除閘介電層132a(132b)的厚度例如介於100埃至180埃之間。

浮置閘極140a及浮置閘極140b例如是設置於堆疊結構120兩側的側壁，且此浮置閘極140a及浮置閘極140b的頂部分別具有轉角部141。此轉角部141鄰近抹除閘極128，且此轉角部141高度落於抹除閘極128高度間。此轉角部141角度小於或等於90度。浮置閘極140a及浮置閘極140b的材質例如是摻雜多晶矽等導體材料。浮置閘極140a及浮置閘極140b分別可由一層或多層導體層構成。

穿隧介電層142a例如是設置於浮置閘極140a與基底100之間；穿隧介電層142b例如是設置於浮置閘極140b與基底100之間。穿隧介電層142a例如是更設置於控制閘極150a與摻雜區146之間；穿隧介電層142b例如是更設置於控制閘極150b與摻雜區148之間。穿隧介電層142a及穿隧介電層142b的材質例如是氧化矽。穿隧介電層142a及穿隧介電層142b的厚度介於60埃至200埃之間。

摻雜區146例如是設置於浮置閘極140a旁的基底100中。摻雜區148例如是設置於浮置閘極140b旁的基底100中。浮置閘極140a、堆疊結構120與浮置閘極140b連接設置於摻雜區146與摻雜區148之間的基底100上。摻雜區146、摻雜區148例 如是含有N型或P型摻質的摻雜區，端視元件的設計而定。

控制閘極150a例如是設置於浮置閘極140a上；控制閘極150b例如是設置於浮置閘極140b上。控制閘極150a及控制閘極150b例如是在Y方向(列方向)延伸。控制閘極150a及控制閘極150b的材質例如是摻雜多晶矽等導體材料。閘間介電層152例如是設置於控制閘極150a與浮置閘極140a之間以及控制閘極150b與浮置閘極140b之間。閘間介電層152的材質例如是氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常數的材質(k>4)。

層間絕緣層(未繪示)例如是設置於基底100上，並且覆蓋記憶單元M。層間絕緣層的材質例如是氧化矽、磷矽玻璃、硼磷矽玻璃或其他適合之介電材料。多個插塞162例如是設置於層間絕緣層中。插塞162的材質例如是鋁、鎢等導體材料。多個位元線BL0~BL3例如是設置於層間絕緣層上，位元線BL0~BL3分別藉由插塞162與各記憶單元M的摻雜區146或摻雜區148電性連接。位元線BL0~BL3的材質例如是鋁、鎢、銅等導體材料。如圖1C所示，記憶單元M11~M33具有如圖1A及圖1B所示的結構。在下述說明中，圖1B中的記憶單元M，分為左側位元a以及右側位元b。

在X方向(行方向)上，多個記憶單元M藉由摻雜區(摻雜區146或摻雜區148)串接在一起。舉例來說，記憶單元M11的結構與記憶單元M12的結構相同，共用一個摻雜區(摻雜區146或摻雜區148)；記憶單元M12的結構與記憶單元M13的結構相同，共 用一個摻雜區(摻雜區146或摻雜區148)；...；記憶單元M31的結構與記憶單元M32的結構相同，共用一個摻雜區(摻雜區146或摻雜區148)；記憶單元M32的結構與記憶單元M33的結構相同，共用一個摻雜區(摻雜區146或摻雜區148)。

在Y方向(列方向)上，多個記憶單元M藉由摻雜區(摻雜區146或摻雜區148)串接在一起，且共用輔助閘極124、抹除閘極128以及控制閘極150a以及控制閘極150b。控制閘極150a及控制閘極150b填滿記憶單元M(例如：記憶單元M11、記憶單元M21以及記憶單元M31)之間。舉例來說，記憶單元M11的結構與記憶單元M21的結構相同，共用一個摻雜區(摻雜區146或摻雜區148)，記憶單元M21的結構與記憶單元M31的結構相同共用一個摻雜區(摻雜區146或摻雜區148)；...；記憶單元M13的結構與記憶單元M23的結構相同，共用一個摻雜區(摻雜區146或摻雜區148)，記憶單元M23的結構與記憶單元M33的結構相同共用一個摻雜區(摻雜區146或摻雜區148)。

位元線BL0~BL3例如是分別設置於基底上，這些位元線BL0~BL3在行方向上平行排列。兩相鄰位元線之中係配置一記憶單元行，且此記憶單元行所包含之摻雜區係以交錯之方式，分別連接至與其對應之兩相鄰之位元線(摻雜區146或摻雜區148)。舉例來說，記憶單元M11、記憶單元M12、記憶單元M13串接而成記憶胞行，從記憶單元M11開始算起，第1、3個摻雜區電性連接至位元線BL0，第2、4個摻雜區電性連接至位元線BL1。 記憶單元M21、記憶單元M22、記憶單元M23串接而成記憶胞行，第1、3個摻雜區電性連接至位元線BL2，第2、4個摻雜區電性連接至第3條位元線BL1。記憶單元M31、記憶單元M32、記憶單元M33串接而成記憶胞行，第1、3個摻雜區電性連接至位元線BL2，第2、4個摻雜區電性連接至第3條位元線BL3。

而且，在行方向上，舉例來說，串接的記憶單元M11、記憶單元M12共用的摻雜區電性連接至位元線BL1，記憶單元M11與記憶單元M12未共用的摻雜區則分別電性連接至位元線BL0。在列方向上，舉例來說，串接的記憶單元M11、記憶單元M21共用的摻雜區電性連接至位元線BL1，記憶單元M11的另一摻雜區電性連接至位元線BL0，記憶單元M21的另一摻雜區電性連接至位元線BL2。

字元線WL0~WL2例如是分別設置於基底上，這些字元線WL0~WL2在列的方向上平行排列，分別連接同一列之記憶單元的輔助閘極124。舉例來說，字元線WL0連接記憶單元M11~M31的輔助閘極124。字元線WL1連接記憶單元M12~M32的輔助閘極124。字元線WL2連接記憶單元M13~M33的輔助閘極124。

抹除線EG0~EG2例如是分別設置於基底上，這些抹除線EG0~EG2在列的方向上平行排列，分別連接同一列之記憶單元的抹除閘極128。舉例來說，抹除線EG 0連接記憶單元M11~M31的抹除閘極128。抹除線EG1連接記憶單元M12~M32的抹除閘 極128。抹除線EG2連接記憶單元M13~M33的抹除閘極128。

控制閘極線CG0~CG5分別設置於基底上，這些控制閘極線CG0~CG5在列的方向上平行排列，分別連接同一列之記憶單元的控制閘極150a或控制閘極150b。在本實施例中，控制閘極線CG0、CG2、CG4連接同一列之記憶單元的控制閘極150a。控制閘極線CG1、CG3、CG5連接同一列之記憶單元的控制閘極150b。

在上述的非揮發性記憶體中，在X方向(行方向)相鄰的兩記憶單元M結構相同，共用第一摻雜區146或第二摻雜區148。而在Y方向(列方向)相鄰的兩記憶單元M結構相同，共用第一摻雜區146或第二摻雜區148、輔助閘極(字元線)124、抹除閘極128以及控制閘極150a(150b)。因此能提高元件的積集度。

在上述的非揮發性記憶體中，輔助閘極與抹除閘極配置成堆疊結構，因此能提高元件的積集度。

在上述的非揮發性記憶體中，閘介電層122的厚度較薄，在操作記憶單元時，可以使用較小的電壓打開/關閉輔助閘極124下方的通道區，亦即可以降低操作電壓。控制閘極150a(150b)包覆浮置閘極140a(140b)，能夠增加控制閘極150a(150b)與浮置閘極140a(140b)之間所夾的面積，而提高了記憶體元件的的耦合率。由於浮置閘極140a(140b)在抹除閘極128高度間設置有轉角部141，且此轉角部141的角度小於或等於90度，藉由轉角部141使電場集中，可降低抹除電壓有效率的將電子從浮置閘極140a(140b)拉出，提高抹除資料的速度。

本發明之非揮發性記憶體，由於在浮置閘極140a、堆疊結構120與浮置閘極140b之間沒有間隙，因此可以提升記憶單元之積集度。而且，在浮置閘極140a與浮置閘極140b都可以儲存電荷，因此可在單一記憶單元中儲存二位元的資料，而能夠提升儲存容量。

接著，說明本發明的非揮發性記憶體的操作模式，包括程式化、抹除與資料讀取等操作模式。圖2A及圖2B為對記憶單元進行程式化操作之一實例的示意圖。圖2C及圖2D為對記憶單元進行抹除操作之一實例的示意圖。圖2E及圖2F為對記憶單元進行讀取操作之一實例的示意圖。

請參照圖2A，在對選定記憶單元M22的浮置閘極FGa(左側位元)進行程式化操作時，於選定記憶單元M22的輔助閘極(字元線WL1)施加電壓Vwlp，以於輔助閘極下方的基底中形成通道，電壓Vwlp例如是0.6~1.2伏特。非選定記憶單元的輔助閘極(字元線WL0、WL2)施加0伏特之電壓。於選定記憶單元M22的摻雜區(位元線BL1)施加電壓Vblp；摻雜區(位元線BL2)施加電壓Vbli；於控制閘極(控制閘極線CG2)施加電壓Vcgp；於控制閘極(控制閘極線CG3)施加電壓Vcc。選定記憶單元M22的抹除閘極(抹除線EG1)施加電壓Vegp以及非選定記憶單元的抹除閘極(抹除線EG0、EG2)施加0伏特。電壓Vblp例如是3~7伏特；電壓Vbli例如是0.3伏特；電壓Vcgp例如是5~9伏特；電壓Vegp例如是3~7伏特。在此種偏壓下，使電子由汲極(位元線BL2)往源極(位元 線BL1)移動，以源極側熱電子注入的模式，注入選定記憶單元M22的浮置閘極FGa(左側位元)。由於非選定記憶單元的輔助閘極(字元線WL0、WL2)施加0伏特之電壓，無法形成通道區，電子無法注入非選定記憶單元的浮置閘極，因此非選定記憶單元不會被程式化。

請參照圖2B，在對選定記憶單元M22的浮置閘極FGb(右側位元)進行程式化操作時，於選定記憶單元M22的輔助閘極(字元線WL1)施加電壓Vwlp，以於輔助閘極下方的基底中形成通道，電壓Vwlp例如是0.6~1.2伏特。非選定記憶單元的輔助閘極(字元線WL0、WL2)施加0伏特之電壓。於選定記憶單元M22的摻雜區(位元線BL2)施加電壓Vblp；摻雜區(位元線BL1)施加電壓Vbli；於控制閘極(控制閘極線CG3)施加電壓Vcgp；於控制閘極(控制閘極線CG2)施加電壓Vcc。選定記憶單元M22的抹除閘極(抹除線EG1)施加電壓Vegp以及非選定記憶單元的抹除閘極(抹除線EG0、EG2)施加0伏特。電壓Vblp例如是3~7伏特；電壓Vbli例如是0.3伏特；電壓Vcgp例如是5~9伏特；電壓Vegp例如是3~7伏特。在此種偏壓下，使電子由汲極(位元線BL1)往源極(位元線BL2)移動，以源極側熱電子注入的模式，注入選定記憶單元M22的浮置閘極FGb(右側位元)。由於非選定記憶單元的輔助閘極(字元線WL0、WL2)施加0伏特之電壓，無法形成通道區，電子無法注入非選定記憶單元的浮置閘極，因此非選定記憶單元不會被程式化。

請參照圖2C，在對選定記憶單元M22的浮置閘極FGa(左側位元)進行抹除操作時，於選定記憶單元M22的控制閘極(控制閘極線CG2)施加電壓Vcge；於選定記憶單元M22的控制閘極(控制閘極線CG3)施加0伏特之電壓；於選定記憶單元M22的抹除閘極(抹除線EG1)施加電壓Vege；於非選定記憶單元的抹除閘極(抹除線EG0、EG2)施加0伏特之電壓。電壓Vege例如是6~12伏特；電壓Vcge例如是-8~0伏特。利用控制閘極(控制閘極線CG2)與抹除閘極(抹除線EG1)的電壓差，引發FN穿隧效應，將儲存於記憶單元的浮置閘極FGa(左側位元)電子拉出並移除。

請參照圖2D，在對選定記憶單元M22的浮置閘極FGb(右側位元)進行抹除操作時，於選定記憶單元M22的控制閘極(控制閘極線CG3)施加電壓Vcge；於選定記憶單元M22的控制閘極(控制閘極線CG2)施加0伏特之電壓；於選定記憶單元M22的抹除閘極(抹除線EG1)施加電壓Vege；於非選定記憶單元的抹除閘極(抹除線EG0、EG2)施加0伏特之電壓。電壓Vege例如是6~12伏特；電壓Vcge例如是-8~0伏特。利用控制閘極(控制閘極線CG3)與抹除閘極(抹除線EG1)的電壓差，引發FN穿隧效應，將儲存於記憶單元的浮置閘極FGb(右側位元)電子拉出並移除。

請參照圖2E，在進行讀取操作時，於選定記憶單元M22的輔助閘極(字元線WL1)施加電壓Vcc；於選定記憶單元M22的控制閘極(控制閘極線CG2)施加0伏特之電壓，於控制閘極(控制閘極線CG3)施加電壓Vcc；於選定記憶單元M22的抹除閘極(抹 除線EG1)施加0伏特；於選定記憶單元M22的摻雜區(位元線BL2)施加電壓Vcc；摻雜區(位元線BL1)施加0伏特之電壓；於非選定記憶單元的抹除閘極(抹除線EG0、EG2)施加0伏特。其中，電壓Vcc例如是電源電壓。在上述偏壓的情況下，可藉由偵測記憶單元之通道電流大小，來判斷儲存於記憶單元的浮置閘極FGa(左側位元)中的數位資訊。

請參照圖2F，在進行讀取操作時，於選定記憶單元M22的輔助閘極(字元線WL1)施加電壓Vcc；於選定記憶單元M22的控制閘極(控制閘極線CG3)施加0伏特之電壓，於控制閘極(控制閘極線CG2)施加電壓Vcc；於選定記憶單元M22的抹除閘極(抹除線EG1)施加0伏特；於選定記憶單元M22的摻雜區(位元線BL1)施加電壓Vcc；摻雜區(位元線BL2)施加0伏特之電壓；於非選定記憶單元的抹除閘極(抹除線EG0、EG2)施加0伏特。其中，電壓Vcc例如是電源電壓。在上述偏壓的情況下，可藉由偵測記憶單元之通道電流大小，來判斷儲存於記憶單元的浮置閘極FGb(右側位元)中的數位資訊。

在本發明的非揮發性記憶體的操作方法中，在進行程式化操作時，對輔助閘極施加低電壓，即可於輔助閘極下方的基底中形成通道，以源極側熱電子注入的模式，將電子寫入浮置閘極。在進行抹除操作時，利用抹除閘極來抹除資料，使電子經由抹除閘介電層移除，可減少電子經過穿隧介電層的次數，進而提高可靠度。此外，浮置閘極的轉角部設置於抹除閘極高度間，且此轉 角部的角度小於或等於90度，藉由轉角部使電場集中，可有效率的將電子從浮置閘極拉出，提高抹除資料的速度。本發明的記憶單元經程式化後的閾值電壓是介於Vcc與0之間：記憶單元經抹除後的閾值電壓是小於0。

圖3A為依照本發明之另一實施例所繪示的一種非揮發性記憶體的上視圖。圖3B為依照本發明之另一實施例所繪示的一種非揮發性記憶體的剖面示意圖。圖3B所繪示為沿著圖3A中A-A'線的剖面圖。圖3C為依照本發明之實施例所繪示的一種非揮發性記憶體的電路簡圖。在圖3A~圖3C中，構件與圖1A~圖1C相同者，給予相同的標號，並省略其詳細說明。

請參照圖3A、圖3B及圖3C，非揮發性記憶體包括多個記憶單元M11~M33、字元線WL0~WL2、抹除線EG0~EG2、位元線BL0~BL3、控制閘極線CG0~CG3。記憶單元M11~M33排列成行/列陣列。

非揮發性記憶體設置於基底100上。在基底100中例如設置有隔離結構102，以定義出主動區104。隔離結構102例如是淺溝渠隔離結構。

如圖3B所示，記憶單元M包括堆疊結構120、輔助閘介電層130a(130b)、抹除閘介電層132a(132b)、浮置閘極140a(140b)、穿隧介電層142a(142b)、摻雜區146、摻雜區148、控制閘極150a(150b)以及閘間介電層152。

堆疊結構120從基底100起依序由閘介電層122、輔助閘 極124、絕緣層126以及抹除閘極128構成。在抹除閘極128上可選擇性的設置頂蓋層118。

浮置閘極140a及浮置閘極140b例如是設置於堆疊結構120兩側的側壁，且此浮置閘極140a及浮置閘極140b的頂部分別具有轉角部141。此轉角部141鄰近抹除閘極128，且此轉角部141高度落於抹除閘極128高度間。此轉角部141角度小於或等於90度。

穿隧介電層142a例如是設置於浮置閘極140a與基底100之間；穿隧介電層142b例如是設置於浮置閘極140b與基底100之間。此穿隧介電層142a例如是更設置於控制閘極150a與摻雜區146之間；此穿隧介電層142b例如是更設置於控制閘極150b與摻雜區148之間。

摻雜區146例如是設置於浮置閘極140a旁的基底100中。摻雜區148例如是設置於浮置閘極140b旁的基底100中。浮置閘極140a、堆疊結構120與浮置閘極140b連接設置於摻雜區146與摻雜區148之間的基底100上。摻雜區146、摻雜區148例如是含有N型或P型摻質的摻雜區，端視元件的設計而定。

控制閘極150a及控制閘極150b分別是設置於相鄰兩記憶單元的浮置閘極140a及浮置閘極140b上。控制閘極150a及控制閘極150b例如是在Y方向(列方向)延伸。相鄰的兩記憶單元共用所控制閘極150a或控制閘極150b，且控制閘極150a及控制閘極150b分別填滿相鄰兩記憶單元之間的開口。

閘間介電層152例如是設置於控制閘極150a與浮置閘極140a之間以及控制閘極150b與浮置閘極140b之間。

層間絕緣層(未繪示)例如是設置於基底100上，並且覆蓋記憶單元M。多個插塞162例如是設置於層間絕緣層中。多個位元線BL0~BL3例如是設置於層間絕緣層上，位元線BL0~BL3分別藉由插塞162與各記憶單元M的摻雜區146或摻雜區148電性連接。請參照圖3A，用以形成插塞162的開口164會貫穿層間絕緣層、控制閘極150a及控制閘極150b直到暴露出摻雜區146及摻雜區148。在插塞162與控制閘極150a之間及插塞162與控制閘極150b之間會形成有絕緣層166。位元線BL0~BL3的材質例如是鋁、鎢、銅等導體材料。

如圖3C所示，記憶單元M11~M33具有如圖3A及圖3B所示的結構。在下述說明中，圖1B中的記憶單元M，分為左側位元a以及右側位元b。

在X方向(行方向)上，多個記憶單元M藉由摻雜區(摻雜區146或摻雜區148)串接在一起，相鄰的記憶單元M會共用控制閘極。舉例來說，記憶單元M11的結構與記憶單元M12的結構相同，共用一個摻雜區(摻雜區146或摻雜區148)，並共用一個控制閘極(控制閘極150a或控制閘極150b)；記憶單元M12的結構與記憶單元M13的結構相同，共用一個摻雜區(摻雜區146或摻雜區148)，並共用一個控制閘極(控制閘極150a或控制閘極150b)；...；記憶單元M31的結構與記憶單元M32的結構相同，共用一個摻雜 區(摻雜區146或摻雜區148)，並共用一個控制閘極(控制閘極150a或控制閘極150b)；記憶單元M32的結構與記憶單元M33的結構相同，共用一個摻雜區(摻雜區146或摻雜區148)，並共用一個控制閘極(控制閘極150a或控制閘極150b)。

在Y方向(列方向)上，多個記憶單元M藉由摻雜區(摻雜區146或摻雜區148)串接在一起，且共用輔助閘極124、抹除閘極128以及控制閘極150a以及控制閘極150b。控制閘極150a及控制閘極150b填滿記憶單元M(例如：記憶單元M11、記憶單元M21以及記憶單元M31)之間。舉例來說，記憶單元M11的結構與記憶單元M21的結構相同，共用一個摻雜區(摻雜區146或摻雜區148)，記憶單元M21的結構與記憶單元M31的結構相同共用一個摻雜區(摻雜區146或摻雜區148)；...；記憶單元M13的結構與記憶單元M23的結構相同，共用一個摻雜區(摻雜區146或摻雜區148)，記憶單元M23的結構與記憶單元M33的結構相同共用一個摻雜區(摻雜區146或摻雜區148)。

位元線BL0~BL3例如是分別設置於基底上，這些位元線BL0~BL3在行方向上平行排列。兩相鄰位元線之中係配置一記憶單元行，且此記憶單元行所包含之摻雜區係以交錯之方式，分別連接至與其對應之兩相鄰之位元線(摻雜區146或摻雜區148)。舉例來說，記憶單元M11、記憶單元M12、記憶單元M13串接而成記憶胞行，從記憶單元M11開始算起，第1、3個摻雜區電性連接至位元線BL0，第2、4個摻雜區電性連接至位元線BL1。 記憶單元M21、記憶單元M22、記憶單元M23串接而成記憶胞行，第1、3個摻雜區電性連接至位元線BL2，第2、4個摻雜區電性連接至第3條位元線BL1。記憶單元M31、記憶單元M32、記憶單元M33串接而成記憶胞行，第1、3個摻雜區電性連接至位元線BL2，第2、4個摻雜區電性連接至第3條位元線BL3。

而且，在行方向上，舉例來說，串接的記憶單元M11、記憶單元M12共用的摻雜區電性連接至位元線BL1，記憶單元M11與記憶單元M12未共用的摻雜區則分別電性連接至位元線BL0。在列方向上，舉例來說，串接的記憶單元M11、記憶單元M21共用的摻雜區電性連接至位元線BL1，記憶單元M11的另一摻雜區電性連接至位元線BL0，記憶單元M21的另一摻雜區電性連接至位元線BL2。

字元線WL0~WL2例如是分別設置於基底上，這些字元線WL0~WL2在列的方向上平行排列，分別連接同一列之記憶單元的輔助閘極124。舉例來說，字元線WL0連接記憶單元M11~M31的輔助閘極124。字元線WL1連接記憶單元M12~M32的輔助閘極124。字元線WL2連接記憶單元M13~M33的輔助閘極124。

抹除線EG0~EG2例如是分別設置於基底上，這些抹除線EG0~EG2在列的方向上平行排列，分別連接同一列之記憶單元的抹除閘極128。舉例來說，抹除線EG 0連接記憶單元M11~M31的抹除閘極128。抹除線EG1連接記憶單元M12~M32的抹除閘 極128。抹除線EG2連接記憶單元M13~M33的抹除閘極128。

控制閘極線CG0~CG3分別設置於基底上，這些控制閘極線CG0~CG3在列的方向上平行排列，分別連接相鄰兩列之記憶單元的控制閘極150a(150b)。在本實施例中，控制閘極線CG0連接記憶單元M11、M21、M31的左側的控制閘極150a(150b)；控制閘極線CG1連接記憶單元M11、M21、M31的右側的控制閘極150a(150b)以及記憶單元M12、M22、M32的左側的控制閘極150a(150b)；控制閘極線CG2連接記憶單元M12、M22、M32的右側的控制閘極150a(150b)以及記憶單元M13、M23、M33的左側的控制閘極150a(150b)；控制閘極線CG3連接記憶單元M13、M23、M33的右側的控制閘極150a(150b)。

在上述的非揮發性記憶體中，在X方向(行方向)相鄰的兩記憶單元M結構相同，共用摻雜區146或摻雜區148以及控制閘極150a(150b)。而在Y方向(列方向)相鄰的兩記憶單元M結構相同，共用摻雜區146或摻雜區148、輔助閘極(字元線)124、抹除閘極128以及控制閘極150a(150b)。因此能提高元件的積集度。

在上述的非揮發性記憶體中，輔助閘極與抹除閘極配置成堆疊結構，因此能提高元件的積集度。

在上述的非揮發性記憶體中，閘介電層122的厚度較薄，在操作記憶單元時，可以使用較小的電壓打開/關閉輔助閘極124下方的通道區，亦即可以降低操作電壓。控制閘極150a(150b)包覆浮置閘極140a(140b)，能夠增加控制閘極150a(150b)與浮置閘極 140a(140b)之間所夾的面積，而提高了記憶體元件的的耦合率。由於浮置閘極140a(140b)在抹除閘極128高度間設置有轉角部141，且此轉角部141的角度小於或等於90度，藉由轉角部141使電場集中，可降低抹除電壓有效率的將電子從浮置閘極140a(140b)拉出，提高抹除資料的速度。

本發明之非揮發性記憶體，由於在浮置閘極140a、堆疊結構120與浮置閘極140b之間沒有間隙，因此可以提升記憶單元之積集度。而且，在浮置閘極140a與浮置閘極140b都可以儲存電荷，因此可在單一記憶單元中儲存二位元的資料，而能夠提升儲存容量。

接著，說明本發明的非揮發性記憶體的操作模式，包括程式化、抹除與資料讀取等操作模式。圖4A及圖4B為對記憶單元進行程式化操作之一實例的示意圖。圖4C及圖4D為對記憶單元進行抹除操作之一實例的示意圖。圖4E及圖4F為對記憶單元進行讀取操作之一實例的示意圖。

請參照圖4A，在對選定記憶單元M22的浮置閘極FGa(左側位元)進行程式化操作時，於選定記憶單元M22的輔助閘極(字元線WL1)施加電壓Vwlp，以於輔助閘極下方的基底中形成通道，電壓Vwlp例如是0.6~1.2伏特。非選定記憶單元的輔助閘極(字元線WL0、WL2)施加0伏特之電壓。於選定記憶單元M22的摻雜區(位元線BL1)施加電壓Vblp；摻雜區(位元線BL2)施加電壓Vbli；於控制閘極(控制閘極線CG1)施加電壓Vcgp；於控制閘極(控 制閘極線CG2)施加電壓Vcc。選定記憶單元M22的抹除閘極(抹除線EG1)以及非選定記憶單元的抹除閘極(抹除線EG0、EG2)施加電壓Vegp。電壓Vblp例如是3~7伏特；電壓Vbli例如是0.3伏特；電壓Vcgp例如是5~9伏特；電壓Vegp例如是3~7伏特。在此種偏壓下，使電子由汲極(位元線BL2)往源極(位元線BL1)移動，以源極側熱電子注入的模式，注入選定記憶單元M22的浮置閘極FGa(左側位元)。由於非選定記憶單元的輔助閘極(字元線WL0、WL2)施加0伏特之電壓，無法形成通道區，電子無法注入非選定記憶單元的浮置閘極，因此非選定記憶單元不會被程式化。

請參照圖4B，在對選定記憶單元M22的浮置閘極FGb(右側位元)進行程式化操作時，於選定記憶單元M22的輔助閘極(字元線WL1)施加電壓Vwlp，以於輔助閘極下方的基底中形成通道，電壓Vwlp例如是0.6~1.2伏特。非選定記憶單元的輔助閘極(字元線WL0、WL2)施加0伏特之電壓。於選定記憶單元M22的摻雜區(位元線BL2)施加電壓Vblp；摻雜區(位元線BL1)施加電壓Vbli；於控制閘極(控制閘極線CG2)施加電壓Vcgp；於控制閘極(控制閘極線CG1)施加電壓Vcc。選定記憶單元M22的抹除閘極(抹除線EG1)以及非選定記憶單元的抹除閘極(抹除線EG0、EG2)施加電壓Vegp。電壓Vblp例如是3~7伏特；電壓Vbli例如是0.3伏特；電壓Vcgp例如是5~9伏特；電壓Vegp例如是3~7伏特。在此種偏壓下，使電子由汲極(位元線BL1)往源極(位元線BL2)移動，以源極側熱電子注入的模式，注入選定記憶單元M22的浮置 閘極FGb(右側位元)。由於非選定記憶單元的輔助閘極(字元線WL0、WL2)施加0伏特之電壓，無法形成通道區，電子無法注入非選定記憶單元的浮置閘極，因此非選定記憶單元不會被程式化。

請參照圖4C，在對選定記憶單元M22的浮置閘極FGa(左側位元)進行抹除操作時，於選定記憶單元M22的控制閘極(控制閘極線CG1)施加電壓Vcge；於選定記憶單元M22的控制閘極(控制閘極線CG2)施加0伏特之電壓；於選定記憶單元M22的抹除閘極(抹除線EG1)施加電壓Vege；於非選定記憶單元的抹除閘極(抹除線EG0、EG2)施加0伏特之電壓。電壓Vege例如是6~12伏特；電壓Vcge例如是-8~0伏特。利用控制閘極(控制閘極線CG1)與抹除閘極(抹除線EG1)的電壓差，引發FN穿隧效應，將儲存於記憶單元的浮置閘極FGa(左側位元)電子拉出並移除。

請參照圖4D，在對選定記憶單元M22的浮置閘極FGb(右側位元)進行抹除操作時，於選定記憶單元M22的控制閘極(控制閘極線CG2)施加電壓Vcge；於選定記憶單元M22的控制閘極(控制閘極線CG1)施加0伏特之電壓；於選定記憶單元M22的抹除閘極(抹除線EG1)施加電壓Vege；於非選定記憶單元的抹除閘極(抹除線EG0、EG2)施加0伏特之電壓。電壓Vege例如是6~12伏特；電壓Vcge例如是-8~0伏特。利用控制閘極(控制閘極線CG2)與抹除閘極(抹除線EG1)的電壓差，引發FN穿隧效應，將儲存於記憶單元的浮置閘極FGb(右側位元)電子拉出並移除。

請參照圖4E，在進行讀取操作時，於選定記憶單元M22 的輔助閘極(字元線WL1)施加電壓Vcc；於選定記憶單元M22的控制閘極(控制閘極線CG1)施加0伏特之電壓，於控制閘極(控制閘極線CG2)施加電壓Vcc；於選定記憶單元M22的抹除閘極(抹除線EG1)施加0伏特之電壓；於選定記憶單元M22的摻雜區(位元線BL2)施加電壓Vcc；摻雜區(位元線BL1)施加0伏特之電壓；於非選定記憶單元的抹除閘極(抹除線EG0、EG2)施加0伏特之電壓。其中，電壓Vcc例如是電源電壓。在上述偏壓的情況下，可藉由偵測記憶單元之通道電流大小，來判斷儲存於記憶單元的浮置閘極FGa(左側位元)中的數位資訊。

請參照圖4F，在進行讀取操作時，於選定記憶單元M22的輔助閘極(字元線WL1)施加電壓Vcc；於選定記憶單元M22的控制閘極(控制閘極線CG1)施加電壓Vcc，於控制閘極(控制閘極線CG2)施加0伏特之電壓；於選定記憶單元M22的抹除閘極(抹除線EG1)施加0伏特之電壓；於選定記憶單元M22的摻雜區(位元線BL1)施加電壓Vcc；摻雜區(位元線BL2)施加0伏特之電壓；於非選定記憶單元的抹除閘極(抹除線EG0、EG2)施加0伏特之電壓。其中，電壓Vcc例如是電源電壓。在上述偏壓的情況下，可藉由偵測記憶單元之通道電流大小，來判斷儲存於記憶單元的浮置閘極FGb(右側位元)中的數位資訊。

在本發明的非揮發性記憶體的操作方法中，在進行程式化操作時，對輔助閘極施加低電壓，即可於輔助閘極下方的基底中形成通道，以源極側熱電子注入的模式，將電子寫入浮置閘極。 在進行抹除操作時，利用抹除閘極來抹除資料，使電子經由抹除閘介電層移除，可減少電子經過穿隧介電層的次數，進而提高可靠度。此外，浮置閘極的轉角部設置於抹除閘極高度間，且此轉角部的角度小於或等於90度，藉由轉角部使電場集中，可有效率的將電子從浮置閘極拉出，提高抹除資料的速度。本發明的記憶單元經程式化後的閾值電壓是介於Vcc與0之間：記憶單元經抹除後的閾值電壓是小於0。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底

118‧‧‧頂蓋層

120‧‧‧堆疊結構

122‧‧‧閘介電層

124‧‧‧輔助閘極

126‧‧‧絕緣層

128‧‧‧抹除閘極

130a、130b‧‧‧輔助閘介電層

132a、132b‧‧‧抹除閘介電層

140a、140b‧‧‧浮置閘極

141‧‧‧轉角部

142a、142b‧‧‧穿隧介電層

146、148‧‧‧摻雜區

150a、150b‧‧‧控制閘極

152‧‧‧閘間介電層

M‧‧‧記憶單元

Claims (17)

1. 一種非揮發性記憶體，包括：第一記憶單元，設置於基底上，所述第一記憶單元，包括：堆疊結構，包括依序設置於所述基底上的閘介電層、輔助閘極、絕緣層以及抹除閘極；第一浮置閘極與第二浮置閘極，分別設置於所述堆疊結構的兩側的側壁，且所述第一浮置閘極與所述第二浮置閘極的頂部分別具有轉角部，所述轉角部鄰近所述抹除閘極，且所述轉角部高度落於所述抹除閘極高度間；第一穿隧介電層與第二穿隧介電層，分別設置於所述第一浮置閘極與所述基底之間以及所述第二浮置閘極與所述基底之間；第一抹除閘介電層與第二抹除閘介電層，分別設置於所述抹除閘極與所述第一浮置閘極之間以及所述抹除閘極與所述第二浮置閘極之間；第一輔助閘介電層及第二輔助閘介電層，分別設置於所述輔助閘極與所述第一浮置閘極之間以及所述輔助閘極與所述第二浮置閘極之間；第一摻雜區與第二摻雜區，分別設置於所述基底中，其中所述第一浮置閘極、所述堆疊結構與所述第二浮置閘極連接設置於所述第一摻雜區與所述第二摻雜區之間的所述基底上；第一控制閘極以及第二控制閘極，分別設置於所述第一 浮置閘極與所述第二浮置閘極上；以及閘間介電層，設置於所述第一控制閘極與所述第一浮置閘極之間以及所述第二控制閘極與所述第二浮置閘極之間。
2. 如申請專利範圍第1項所述的非揮發性記憶體，更包括：第一位元線與第二位元線，平行設置於所述基底上，其中所述第一摻雜區電性連接至所述第一位元線，所述第二摻雜區電性連接至所述第二位元線。
3. 如申請專利範圍第1項所述的非揮發性記憶體，其中在行方向上更包括第二記憶單元，所述第二記憶單元設置於所述基底上，所述第二記憶單元的結構與所述第一記憶單元的結構相同，共用所述第二摻雜區。
4. 如申請專利範圍第3項所述的非揮發性記憶體，更包括：第一位元線與第二位元線，平行設置於所述基底上，其中所述第一記憶單元與所述第二記憶單元共用的所述第二摻雜區電性連接至所述第一位元線，所述第一記憶單元的所述第一摻雜區與所述第二記憶單元的第三摻雜區分別電性連接至所述第二位元線。
5. 如申請專利範圍第3項所述的非揮發性記憶體，其中所述第一記憶單元與所述第二記憶單元共用所述第一控制閘極或所述第二控制閘極，且所述第一控制閘極或所述第二控制閘極填滿所述第一記憶單元與所述第二記憶單元之間的開口。
6. 如申請專利範圍第1項所述的非揮發性記憶體，其中在列 方向上更包括第三記憶單元，所述第三記憶單元設置於所述基底上，所述第三記憶單元的結構與所述第一記憶單元的結構相同，所述第三記憶單元與所述第一記憶單元由所述第一摻雜區串接在一起，共用所述輔助閘極、所述抹除閘極、所述第一控制閘極及所述第二控制閘極，且所述第一控制閘極及所述第二控制閘極填滿所述第一記憶單元與所述第三記憶單元之間。
7. 如申請專利範圍第6項所述的非揮發性記憶體，更包括：第一位元線、第二位元線與第三位元線，平行設置於所述基底上，其中串接所述第一記憶單元與所述第三記憶單元的所述第一摻雜區電性連接至所述第二位元線，所述第一記憶單元的所述第二摻雜區電性連接至所述第一位元線，所述第三記憶單元的第三摻雜區電性連接至所述第三位元線。
8. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述第一穿隧介電層更設置於所述第一控制閘極與所述第一摻雜區之間；所述第二穿隧介電層更設置於所述第二控制閘極與所述第二摻雜區之間。
9. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述第一輔助閘介電層與所述第二輔助閘介電層的厚度大於或等於所述第一抹除閘介電層與所述第二抹除閘介電層的厚度。
10. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述第一輔助閘介電層與所述第二輔助閘介電層的材質包括氧化矽/氮化矽、氧化矽/氮化矽/氧化矽或氧化矽。
11. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述絕緣層的材質包括氧化矽。
12. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述閘間介電層的材質包括氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常數的材質(k>4)。
13. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述第一穿隧介電層與所述第二穿隧介電層的材質包括氧化矽，所述第一穿隧介電層與所述第二穿隧介電層的厚度介於60埃至200埃之間。
14. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述閘介電層的材質包括氧化矽，所述閘介電層的厚度小於或等於所述第一穿隧介電層與所述第二穿隧介電層的厚度。
15. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述第一抹除閘介電層與所述第二抹除閘介電層的材質包括氧化矽，所述第一抹除閘介電層與所述第二抹除閘介電層的厚度介於100埃至180埃之間。
16. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述轉角部角度小於或等於90度。
17. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述第一記憶單元經程式化後的閾值電壓是介於Vcc與0之間：所述第一記憶單元經抹除後的閾值電壓是小於0。