TWM513458U - 非揮發性記憶體 - Google Patents

Description

非揮發性記憶體

本新型創作是有關於一種半導體元件的結構，且特別是有關於一種非揮發性記憶體。

非揮發性記憶體由於具有可多次進行資料的存入、讀取、抹除等動作，且存入的資料在斷電後也不會消失的優點，已廣泛採用在個人電腦和電子設備。

典型的一種非揮發性記憶體設計成具有堆疊式閘極(Stack-Gate)結構，其中包括依序設置於基底上的穿隧氧化層、浮置閘極(Floating gate)、閘間介電層以及控制閘極(Control Gate)。對此快閃記憶體元件進行程式化或抹除操作時，係分別於源極區、汲極區與控制閘極上施加適當電壓，以使電子注入多晶矽浮置閘極中，或將電子從多晶矽浮置閘極中拉出。

在非揮發性記憶體的操作上，通常浮置閘極與控制閘極之間的閘極耦合率(Gate-Coupling Ratio，GCR)越大，其操作所需之工作電壓將越低，而快閃記憶體的操作速度與效率就會大大的提升。其中增加閘極耦合率的方法，包括了增加浮置閘極與控制閘極間之重疊面積(Overlap Area)、降低浮置閘極與控制閘極間之 介電層的厚度、以及增加浮置閘極與控制閘極之間的閘間介電層的介電常數(Dielectric Constant；k)等。

然而，隨著積體電路正以更高的集積度朝向小型化的元件發展，所以必須縮小非揮發性記憶體之記憶胞尺寸以增進其集積度。其中，縮小記憶胞之尺寸可藉由減小記憶胞的閘極長度與位元線的間隔等方法來達成。但是，閘極長度變小會縮短了穿隧氧化層下方的通道長度(Channel Length)，容易造成汲極與源極間發生不正常的電性貫通(Punch Through)，如此將嚴重影響此記憶胞的電性表現。而且，在程式化及或抹除記憶胞時，電子重複穿越過穿隧氧化層，將耗損穿隧氧化層，導致記憶體元件可靠度降低。

本新型創作提供一種非揮發性記憶體，可以低操作電壓操作，進而增加半導體元件的可靠度。

本新型創作提供一種非揮發性記憶體，可以提高元件的積集度。

本新型創作提出一種非揮發性記憶體，具有第一記憶胞，設置於基底上。此第一記憶胞具有堆疊閘極結構、浮置閘極、穿隧介電層、抹除閘介電層、輔助閘介電層、源極區、汲極區、控制閘極以及閘間介電層，其中堆疊閘極結構具有依序設置於基底上的閘介電層、輔助閘極、絕緣層以及抹除閘極。浮置閘極設置於堆疊閘極結構的第一側的側壁，且浮置閘極的頂部具有轉角 部，且抹除閘極包覆轉角部。穿隧介電層設置於浮置閘極與基底之間。抹除閘介電層設置於抹除閘極與浮置閘極之間。輔助閘介電層設置於輔助閘極與浮置閘極之間。源極區與汲極區分別設置於堆疊閘極結構與浮置閘極兩側的基底中，其中源極區鄰接浮置閘極，汲極區鄰接堆疊閘極結構的第二側，第一側與第二側相對。控制閘極設置於源極區與浮置閘極上。閘間介電層設置於控制閘極與浮置閘極之間以及所述控制閘極與所述抹除閘極之間。

在本新型創作的一實施例中，上述非揮發性記憶體更具有第二記憶胞。第二記憶胞設置於基底上，且第二記憶胞的結構與第一記憶胞的結構相同，第二記憶胞與第一記憶胞成鏡像配置，共用源極區或汲極區。

在本新型創作的一實施例中，上述第一記憶胞與上述的第二記憶胞共用控制閘極，且控制閘極填滿第一記憶胞與第二記憶胞之間的開口。

在本新型創作的一實施例中，上述非揮發性記憶體更具有第三記憶胞。第三記憶胞設置於基底上，且第三記憶胞的結構與第一記憶胞的結構相同，共用源極區、輔助閘極、抹除閘極以及控制閘極，且控制閘極填滿第一記憶胞與第三記憶胞之間。

在本新型創作的一實施例中，上述穿隧介電層更設置於控制閘極與源極區之間。

在本新型創作的一實施例中，上述輔助閘介電層的材質包括氧化矽/氮化矽、氧化矽/氮化矽/氧化矽或氧化矽。

在本新型創作的一實施例中，上述絕緣層的材質包括氧化矽。上述閘間介電層的材質包括氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常數的材質(介電常數k>4)。

在本新型創作的一實施例中，上述穿隧介電層的材質包括氧化矽，穿隧介電層的厚度介於60埃至200埃之間。

在本新型創作的一實施例中，上述閘介電層的材質包括氧化矽，閘介電層的厚度小於或等於穿隧介電層的厚度。上述抹除閘介電層的材質包括氧化矽，抹除閘介電層的厚度介於100埃至180埃之間。

在本新型創作的一實施例中，上述浮置閘極的轉角部角度小於或等於90度。

本新型創作的非揮發性記憶體中，在X方向(行方向)相鄰的兩記憶胞結構相同且例如是成鏡像配置，共用源極區或汲極區，以及共用控制閘極。而在Y方向(列方向)相鄰的兩記憶胞結構相同，共用源極區、輔助閘極(字元線)、抹除閘極以及控制閘極。因此能提高元件的積集度。

本新型創作的非揮發性記憶體中，輔助閘極與抹除閘極平行設置，因此能提高元件的積集度。

本新型創作的非揮發性記憶體中，輔助閘極下方的閘介電層的厚度較薄，在操作記憶胞時，可以使用較小的電壓打開/關閉輔助閘極下方的通道區，亦即可以降低操作電壓。

本新型創作的非揮發性記憶體中，控制閘極包覆浮置閘 極，能夠增加控制閘極與浮置閘極之間所夾的面積，而提高了記憶體元件的耦合率。

本新型創作的非揮發性記憶體中，由於浮置閘極設置有轉角部，抹除閘極包覆此轉角部。轉角部的角度小於或等於90度，藉由轉角部使電場集中，可降低抹除電壓，有效率的將電子從浮置閘極拉出，提高抹除資料的速度。

為讓本新型創作的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧基底

102‧‧‧隔離結構

104‧‧‧主動區

110、112、114、116、MC‧‧‧記 憶胞

120‧‧‧堆疊閘極結構

122‧‧‧閘介電層

124‧‧‧輔助閘極

126‧‧‧絕緣層

128‧‧‧抹除閘極

130‧‧‧輔助閘介電層

132‧‧‧抹除閘介電層

140‧‧‧浮置閘極

141‧‧‧轉角部

142‧‧‧穿隧介電層

146‧‧‧源極區

148‧‧‧汲極區

150‧‧‧控制閘極

152‧‧‧閘間介電層

160‧‧‧層間絕緣層

162‧‧‧插塞

164‧‧‧位元線

圖1A為依照本新型創作之實施例所繪示的一種非揮發性記憶體的上視圖。

圖1B為依照本新型創作之實施例所繪示的一種非揮發性記憶體的剖面示意圖。

圖1A為依照本新型創作之實施例所繪示的一種非揮發性記憶體的上視圖。圖1B為依照本新型創作之實施例所繪示的一種非揮發性記憶體的剖面示意圖。圖1B所繪示為沿著圖1A中A-A'線的剖面圖。

請參照圖1A及圖1B，非揮發性記憶體包括多個記憶胞MC。這些記憶胞MC排列成行/列陣列。

非揮發性記憶體設置於基底100上。在基底100中例如設置有規則排列的多個隔離結構102，以定義出具有格狀的主動區104。隔離結構102例如是淺溝渠隔離結構。

各記憶胞MC包括堆疊閘極結構120、輔助閘介電層130、抹除閘介電層132、浮置閘極140、穿隧介電層142、源極區146、汲極區148、控制閘極150以及閘間介電層152。此外，基底100上更具有層間絕緣層160、插塞162與位元線164。

堆疊閘極結構120從基底100起依序由閘介電層122、輔助閘極(字元線)124、絕緣層126以及抹除閘極128構成。閘介電層122例如是設置於輔助閘極124與基底100之間。閘介電層122的材質例如是氧化矽。閘介電層122的厚度例如小於或等於穿隧介電層142的厚度。

輔助閘極124例如是設置於閘介電層122與絕緣層126之間。抹除閘極128例如是設置於絕緣層126上。輔助閘極124、抹除閘極128例如是在Y方向延伸。輔助閘極124、抹除閘極128的材質例如是摻雜多晶矽等導體材料。絕緣層126例如是設置於輔助閘極124與抹除閘極128之間。絕緣層126的材質例如是氧化矽。

輔助閘介電層130例如是設置於浮置閘極140與輔助閘極124之間。輔助閘介電層130的材質例如是氧化矽/氮化矽/氧化矽或氮化矽/氧化矽。輔助閘介電層130的厚度例如大於或等於抹除閘介電層132的厚度。抹除閘介電層132例如是設置於 抹除閘極128與浮置閘極140之間。抹除閘介電層132的材質例如是氧化矽。抹除閘介電層132的厚度例如介於100埃至180埃之間。抹除閘介電層132例如是更設置於抹除閘極128與輔助閘極124之間。

浮置閘極140例如是設置於堆疊閘極結構120之第一側的側壁，且此浮置閘極140的頂部具有轉角部141。抹除閘極128包覆浮置閘極140的轉角部141。此轉角部141角度小於或等於90度。浮置閘極140的材質例如是摻雜多晶矽等導體材料。浮置閘極140可由一層或多層導體層構成。

穿隧介電層142例如是設置於浮置閘極140與基底100之間。此穿隧介電層142例如是更設置於控制閘極150與源極區146之間。穿隧介電層142的材質例如是氧化矽。穿隧介電層142的厚度介於60埃至200埃之間。

源極區146例如是設置於浮置閘極140旁的基底100中。汲極區148例如是設置於堆疊閘極結構120第二側的基底100中，其中第一側與第二側相對。源極區146、汲極區148例如是含有N型或P型摻質的摻雜區，端視元件的設計而定。

控制閘極150例如是設置於源極區146與浮置閘極140上。控制閘極150例如是在Y方向(列方向)延伸。控制閘極150的材質例如是摻雜多晶矽等導體材料。閘間介電層152例如是設置於控制閘極150與浮置閘極140之間。閘間介電層152的材質例如是氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常 數的材質(k>4)。

層間絕緣層160例如是設置於基底100上，並且覆蓋第一記憶胞110與第二記憶胞112。層間絕緣層160的材質例如是氧化矽、磷矽玻璃、硼磷矽玻璃或其他適合之介電材料。插塞162例如是設置於層間絕緣層160中，插塞162與汲極區148電性連接。插塞162的材質例如是鋁、鎢等導體材料。位元線164例如是設置於層間絕緣層160上，位元線164藉由插塞162與汲極區148電性連接。位元線164的材質例如是鋁、鎢、銅等導體材料。

在X方向(行方向)上，多個記憶胞MC藉由源極區146或汲極區148串接在一起。舉例來說，記憶胞110的結構與記憶胞112的結構相同，且記憶胞110與記憶胞112成鏡像配置，共用源極區146或汲極區148；記憶胞114的結構與記憶胞116的結構相同，且記憶胞114與記憶胞116成鏡像配置，共用源極區146或汲極區148。同時，記憶胞110與記憶胞112共用控制閘極150，且控制閘極150填滿記憶胞110與記憶胞112之間；記憶胞114與記憶胞116共用控制閘極150，且控制閘極150填滿記憶胞114與記憶胞116之間。

在Y方向(列方向)上，多個記憶胞MC由源極區146、輔助閘極(字元線)124、抹除閘極128以及控制閘極150串接在一起。亦即，在列方向上，多個記憶胞MC共用同一個源極區146、輔助閘極(字元線)124、抹除閘極128以及控制閘極150。舉例來說，記憶胞110的結構與記憶胞114的結構相同，記憶胞112的結構 與記憶胞116的結構相同，控制閘極150填滿記憶胞110與記憶胞114以及記憶胞112的結構與記憶胞116之間。同一列的記憶胞114與第一記憶胞110共用同一源極區146、輔助閘極(字元線)124、抹除閘極128以及控制閘極150。

在上述的非揮發性記憶體中，在X方向(行方向)相鄰的兩記憶胞MC結構相同且例如是成鏡像配置，共用源極區146或汲極區148，以及共用控制閘極150。而在Y方向(列方向)相鄰的兩記憶胞MC結構相同，共用源極區146、輔助閘極(字元線)124(124a)、抹除閘極128以及控制閘極150。因此能提高元件的積集度。

在上述的非揮發性記憶體中，輔助閘極與抹除閘極配置成堆疊閘極結構，因此能提高元件的積集度。

在上述的非揮發性記憶體中，閘介電層122的厚度較薄，在操作記憶胞時，可以使用較小的電壓打開/關閉輔助閘極124下方的通道區，亦即可以降低操作電壓。控制閘極150包覆浮置閘極140，能夠增加控制閘極150與浮置閘極140之間所夾的面積，而提高了記憶體元件的的耦合率。由於浮置閘極140具有轉角部141。抹除閘極128包覆轉角部141，且此轉角部141的角度小於或等於90度，藉由轉角部141使電場集中，可降低抹除電壓有效率的將電子從浮置閘極140拉出，提高抹除資料的速度。

在本新型創作的非揮發性記憶體中，在X方向(行方向)相鄰的兩記憶胞結構相同且例如是成鏡像配置，共用源極區或汲 極區，以及共用控制閘極。而在Y方向(列方向)相鄰的兩記憶胞結構相同，共用源極區、閘介電層、輔助閘極(字元線)、絕緣層、抹除閘極以及控制閘極。因此能提高元件的積集度。

本新型創作的非揮發性記憶體中，所形成的輔助閘極與抹除閘極構成堆疊結構，因此能提高元件的積集度。

在上述的非揮發性記憶體中，所形成的輔助閘極下的閘介電層的厚度較薄，在操作記憶胞時，可以使用較小的電壓打開/關閉輔助閘極下方的通道區，亦即可以降低操作電壓。所形成的控制閘極包覆浮置閘極，能夠增加控制閘極與浮置閘極之間所夾的面積，而提高了記憶體元件的耦合率。由於浮置閘極具有轉角部。抹除閘極包覆轉角部，且此轉角部的角度小於或等於90度，藉由轉角部使電場集中，可降低抹除電壓有效率的將電子從浮置閘極拉出，提高抹除資料的速度。

雖然本新型創作已以實施例揭露如上，然其並非用以限定本新型創作，任何所屬技術領域中具有通常知識者，在不脫離本新型創作的精神和範圍內，當可作些許的更動與潤飾，故本新型創作的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底

120‧‧‧堆疊閘極結構

122‧‧‧閘介電層

124‧‧‧輔助閘極

126‧‧‧絕緣層

128‧‧‧抹除閘極

130‧‧‧輔助閘介電層

132‧‧‧抹除閘介電層

140‧‧‧浮置閘極

141‧‧‧轉角部

142‧‧‧穿隧介電層

146‧‧‧源極區

148‧‧‧汲極區

150‧‧‧控制閘極

152‧‧‧閘間介電層

160‧‧‧層間絕緣層

162‧‧‧插塞

164‧‧‧位元線

MC‧‧‧記憶胞

Claims (14)

1. 一種非揮發性記憶體，包括：第一記憶胞，設置於基底上，所述第一記憶胞，包括：堆疊閘極結構，包括依序設置於所述基底上的閘介電層、輔助閘極、絕緣層以及抹除閘極；浮置閘極，設置於所述堆疊閘極結構的第一側的側壁，且所述浮置閘極的頂部具有轉角部，所述抹除閘極包覆所述轉角部；穿隧介電層，設置於所述浮置閘極與所述基底之間；抹除閘介電層，設置於所述抹除閘極與所述浮置閘極之間；輔助閘介電層，設置於所述輔助閘極與所述浮置閘極之間；源極區與汲極區，分別設置於所述堆疊閘極結構與所述浮置閘極兩側的所述基底中，其中所述源極區鄰接所述浮置閘極，所述汲極區鄰接所述堆疊閘極結構的第二側，所述第一側與所述第二側相對；控制閘極，設置於所述源極區與所述浮置閘極上；以及閘間介電層，設置於所述控制閘極與所述浮置閘極之間以及所述控制閘極與所述抹除閘極之間。
2. 如申請專利範圍第1項所述的非揮發性記憶體，更包括： 第二記憶胞，設置於所述基底上，所述第二記憶胞的結構與所述第一記憶胞的結構相同，且所述第二記憶胞與所述第一記憶胞成鏡像配置，共用所述源極區或所述汲極區。
3. 如申請專利範圍第2項所述的非揮發性記憶體，其中所述第一記憶胞與所述第二記憶胞共用所述控制閘極，且所述控制閘極填滿所述第一記憶胞與所述第二記憶胞之間的開口。
4. 如申請專利範圍第1項所述的非揮發性記憶體，更包括：第三記憶胞，設置於所述基底上，所述第三記憶胞的結構與所述第一記憶胞的結構相同，共用所述源極區、所述輔助閘極、所述抹除閘極以及所述控制閘極，且所述控制閘極填滿所述第一記憶胞與所述第三記憶胞之間。
5. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述穿隧介電層更設置於所述控制閘極與所述源極區之間。
6. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述輔助閘介電層的厚度大於或等於所述抹除閘介電層的厚度。
7. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述輔助閘介電層的材質包括氧化矽/氮化矽、氧化矽/氮化矽/氧化矽或氧化矽。
8. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述絕緣層的材質包括氧化矽。
9. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述閘間介電層的材質包括氧化矽/氮化矽/氧化矽或氮化矽/氧化矽或其他高介電常數的材質(k>4)。
10. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述穿隧介電層的材質包括氧化矽，所述穿隧介電層的厚度介於60埃至200埃之間。
11. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述閘介電層的材質包括氧化矽，所述閘介電層的厚度小於或等於所述穿隧介電層的厚度。
12. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述抹除閘介電層的材質包括氧化矽，所述抹除閘介電層的厚度介於100埃至180埃之間。
13. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述轉角部角度小於或等於90度。
14. 如申請專利範圍第1項所述的非揮發性記憶體，其中所述抹除閘介電層更設置於所述抹除閘極與所述輔助閘極之間。