TW201838151A - 非揮發性記憶體結構及防止其產生程式化干擾的方法 - Google Patents

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Abstract

一種非揮發性記憶體結構，包括基底、至少一個記憶胞、第一摻雜區、第二摻雜區與第三摻雜區。記憶胞設置於基底上，且具有位於基底中的通道區。第一摻雜區、第二摻雜區與第三摻雜區在朝向通道區的排列方向上依序設置在基底中，且第一摻雜區最遠離通道區。第一摻雜區與第三摻雜區為第一導電型，且第二摻雜區為第二導電型。

Description

非揮發性記憶體結構及防止其產生程式化干擾的方法
本發明是有關於一種記憶體結構及其操作方法，且特別是有關於一種非揮發性記憶體結構及防止其產生程式化干擾的方法。
由於非揮發性記憶體具有存入的資料在斷電後也不會消失的優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。然而，在對非揮發性記憶體中的選定記憶胞(selected cell)進行程式化操作時，常會對其附近的非選定記憶胞造成程式化干擾(program disturbance)。
本發明提供一種非揮發性記憶體結構及防止其產生程式化干擾的方法，藉此可有效地防止產生程式化干擾。
本發明提出一種非揮發性記憶體結構，包括基底、至少一個記憶胞、第一摻雜區、第二摻雜區與第三摻雜區。記憶胞設置於基底上，且具有位於基底中的通道區。第一摻雜區、第二摻雜區與第三摻雜區在朝向通道區的排列方向上依序設置在基底中，且第一摻雜區最遠離通道區。第一摻雜區與第三摻雜區為第一導電型，且第二摻雜區為第二導電型。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，記憶胞包括第一介電層、電荷儲存層、第二介電層與導體層。第一介電層設置於基底上。電荷儲存層設置於第一介電層上。第二介電層設置於電荷儲存層上。導體層設置於第二介電層上。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，電荷儲存層的材料例如是摻雜多晶矽或氮化矽。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，記憶胞更可包括兩個第四摻雜區。第四摻雜區設置於導體層兩側的基底中，且通道區位於相鄰兩個第四摻雜區之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，記憶胞的數量例如是多個，且可由記憶胞串接成記憶胞串。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，相鄰兩個記憶胞可共用一第四個摻雜區。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括第五摻雜區與第六摻雜區。第五摻雜區與第六摻雜區分別設置於記憶胞串兩側的基底中。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括源極線接觸窗與位元線接觸窗。源極線接觸窗電性連接至第五摻雜區。位元線接觸窗電性連接至第六摻雜區。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括第一選擇閘極結構與第二選擇閘極結構。第一選擇閘極結構設置於第五摻雜區與記憶胞串的一末端之間。第二選擇閘極結構設置於第六摻雜區與記憶胞串的另一末端之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括第一虛擬記憶胞與第二虛擬記憶胞。第一虛擬記憶胞設置於第一選擇閘極結構與記憶胞串的一末端之間。第二虛擬記憶胞設置於第二選擇閘極結構與記憶胞串的另一末端之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，排列方向例如是朝向基底的表面的方向。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第二摻雜區的兩末端更可延伸至基底的表面，以包圍記憶胞區。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，排列方向例如是平行於通道長度方向。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第一摻雜區例如是位於源極線接觸窗下方。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括隔離用摻雜區。隔離用摻雜區設置於第一摻雜區、第二摻雜區與第三摻雜區下方，且隔離用摻雜區的兩末端更可延伸至基底的表面，以包圍記憶胞區。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第一導電型例如是N型與P型中的一者，且第二導電型例如是N型與P型中的另一者。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，在進行提供電洞至通道區的操作時，施加第一電壓至第一摻雜區，施加第二電壓至第二摻雜區，施加第三電壓至第三摻雜區，其中第一電壓大於第二電壓，且第二電壓大於第三電壓。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第一電壓、第二電壓與第三電壓可為正電壓或負電壓。
本發明提出一種防止非揮發性記憶體結構產生程式化干擾的方法，包括以下步驟。提供非揮發性記憶體結構。非揮發性記憶體結構包括基底、至少一個記憶胞、第一摻雜區、第二摻雜區與第三摻雜區。記憶胞設置於基底上，且具有位於基底中的通道區。第一摻雜區、第二摻雜區與第三摻雜區在朝向通道區的排列方向上依序設置在基底中，且第一摻雜區最遠離通道區。第一摻雜區與第三摻雜區為第一導電型，且第二摻雜區為第二導電型。在對記憶胞進行程式化操作之前，施加第一電壓至第一摻雜區，施加第二電壓至第二摻雜區，施加第三電壓至第三摻雜區，其中第一電壓大於第二電壓，且第二電壓大於第三電壓。
依照本發明的一實施例所述，在上述防止非揮發性記憶體結構產生程式化干擾的方法中，第一電壓、第二電壓與第三電壓可為正電壓或負電壓。
基於上述，在本發明所提出的非揮發性記憶體結構中，第一摻雜區、第二摻雜區與第三摻雜區在朝向通道區的排列方向上依序設置在基底中，且第一摻雜區與第三摻雜區為第一導電型，第二摻雜區為第二導電型。因此，第一摻雜區、第二摻雜區與第三摻雜區可在基底中形成雙極接面電晶體(bipolar junction transistor，BJT)結構，藉此可在進行程式化操作之前提供電洞到記憶胞的通道區，使得電洞與通道區的電子再結合(recombine)，以降低通道區與控制閘極之間的壓差，進而可有效地防止對非選定記憶胞造成程式化干擾。
此外，在本發明所提出的防止非揮發性記憶體結構產生程式化干擾的方法中，在對記憶胞進行程式化操作之前，施加第一電壓至第一摻雜區，施加第二電壓至第二摻雜區，施加第三電壓至第三摻雜區，其中第一電壓大於第二電壓，且第二電壓大於第三電壓，藉此可提供電洞到記憶胞的通道區，使得電洞與通道區的電子再結合，以降低通道區與控制閘極之間的壓差，進而可有效地防止對非選定記憶胞造成程式化干擾。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為本發明一實施例的非揮發性記憶體結構的剖面圖。
請參照圖1，非揮發性記憶體結構100包括基底102、至少一個記憶胞104、摻雜區106、摻雜區108與摻雜區110。在此實施例中，非揮發性記憶體結構100是以反及(NAND)型快閃記憶體為例來進行說明，但本發明並不以此為限。
在此實施例中，記憶胞104的數量是以多個為例來進行說明，但本發明並不以此為限。此外，可由記憶胞104串接成記憶胞串CS。記憶胞104設置於基底102上，且具有位於基底102中的通道區112。基底102例如是半導體基底，如矽基底。記憶胞104包括介電層114、電荷儲存層116、介電層118與導體層120。
介電層114設置於基底102上。介電層114可用以作為穿隧介電層。介電層114的材料例如是氧化矽。介電層114的形成方法例如是熱氧化法或化學氣相沉積法。
電荷儲存層116設置於介電層114上。電荷儲存層116的材料例如是摻雜多晶矽或氮化矽。當電荷儲存層116的材料為摻雜多晶矽時，可作為浮置閘極。當電荷儲存層116的材料為氮化矽時，可作為電荷捕捉層(charge trapping layer)使用。然而，電荷儲存層116的材料並不以此為限，只要能藉由福勒-諾德哈姆穿隧(Fowler-Nordheim tunneling，FN tunneling)的方式來儲存電荷的材料都可作為電荷儲存層116的材料。電荷儲存層116的形成方法例如是化學氣相沉積法。
介電層118設置於電荷儲存層116上。介電層118的材料例如是氧化矽。介電層118的形成方法例如是化學氣相沉積法。
導體層120設置於介電層118上。導體層120可用以作為控制閘極。導體層120的材料例如是摻雜多晶矽等導體材料。導體層120的形成方法例如是化學氣相沉積法。
此外，記憶胞104更可包括兩個摻雜區122。摻雜區122設置於導體層120兩側的基底102中，且通道區112位於相鄰兩個摻雜區122之間。通道區112的通道長度CL通常是指相鄰兩個摻雜區122之間的距離。相鄰兩個記憶胞104可共用一個摻雜區122。摻雜區122可為N型摻雜區或P型摻雜區。在此實施例中，摻雜區122是以N型摻雜區為例進行說明。
摻雜區106、摻雜區108與摻雜區110在朝向通道區112的排列方向D1上依序設置在基底102中，且摻雜區106最遠離通道區112。摻雜區106與摻雜區110為第一導電型，且摻雜區108為第二導電型。第一導電型例如是N型與P型中的一者，且第二導電型例如是N型與P型中的另一者。在此實施例中，第一導電型是以P型為例來進行說明，且第二導電型是以N型為例來進行說明。
排列方向D1例如是朝向基底102的表面的方向，但本發明並不以此為限。如此一來，摻雜區106、摻雜區108與摻雜區110可在基底102中形成垂直式雙極接面電晶體結構(vertical BJT structure)，藉此可在進行程式化操作之前提供電洞到通道區112，使得電洞與通道區112的電子再結合，以降低通道區112與控制閘極(導體層120)之間的壓差，進而可有效地防止對非選定記憶胞104造成程式化干擾。
詳細來說，在進行提供電洞至通道區112的操作時，可施加第一電壓至摻雜區106，可施加第二電壓至摻雜區108，且可施加第三電壓至摻雜區110，其中第一電壓大於第二電壓，且第二電壓大於第三電壓。第一電壓、第二電壓與第三電壓可為正電壓或負電壓。此外，在第一電壓、第二電壓與第三電壓均使用正電壓的情況下，可不需額外設計電路來施加負電壓，因此可有效地降低元件面積與製程複雜度。
摻雜區108的兩末端更可延伸至基底102的表面，以包圍記憶胞區CR，藉此可隔離記憶胞區CR與周邊電路區(未繪示)。
此外，非揮發性記憶體結構100更可選擇性地包括摻雜區124、摻雜區126、介電層128、源極線接觸窗130、位元線接觸窗132、選擇閘極結構134、選擇閘極結構136、虛擬記憶胞138、虛擬記憶胞140與間隙壁層141中的至少一者。
摻雜區124與摻雜區126分別設置於記憶胞串CS兩側的基底102中。摻雜區124與摻雜區126可為N型摻雜區或P型摻雜區。在此實施例中，摻雜區124與摻雜區126是以N型摻雜區為例進行說明。
介電層128覆蓋記憶胞104。介電層128的材料例如是氧化矽。介電層128的形成方法例如是化學氣相沉積法。
源極線接觸窗130電性連接至摻雜區124。位元線接觸窗132電性連接至摻雜區126。源極線接觸窗130與位元線接觸窗132可設置於介電層128中。源極線接觸窗130與位元線接觸窗132的材料例如是鎢、銅或鋁等金屬材料。
選擇閘極結構134設置於摻雜區124與記憶胞串CS的一末端之間。選擇閘極結構134可包括介電層142與選擇閘極144。介電層142設置於基底102上。介電層142的材料例如是氧化矽。介電層142的形成方法例如是熱氧化法或化學氣相沉積法。選擇閘極144設置於介電層142上。選擇閘極144的材料例如是摻雜多晶矽等導體材料。選擇閘極144的形成方法例如是化學氣相沉積法。此外，在選擇閘極結構134兩側的基底102中亦可設置摻雜區122。選擇閘極結構134與虛擬記憶胞138可共用位於其間的摻雜區122。
選擇閘極結構136設置於摻雜區126與記憶胞串CS的另一末端之間。選擇閘極結構136可包括介電層146與選擇閘極148。介電層146設置於基底102上。介電層146的材料例如是氧化矽。介電層146的形成方法例如是熱氧化法或化學氣相沉積法。選擇閘極148設置於介電層146上。選擇閘極148的材料例如是摻雜多晶矽等導體材料。選擇閘極148的形成方法例如是化學氣相沉積法。此外，在選擇閘極結構136兩側的基底102中亦可設置摻雜區122。選擇閘極結構136與虛擬記憶胞140可共用位於其間的摻雜區122。
虛擬記憶胞138設置於選擇閘極結構134與記憶胞串CS的一末端之間。虛擬記憶胞140設置於選擇閘極結構136與記憶胞串CS的另一末端之間。虛擬記憶胞138與虛擬記憶胞140可具有與記憶胞104相同的結構，於此不再重複說明。
間隙壁層141覆蓋記憶胞104、選擇閘極結構134、選擇閘極結構136、虛擬記憶胞138與虛擬記憶胞140。間隙壁層141的材料例如是氧化矽。間隙壁層141的形成方法例如是化學氣相沉積法。
基於上述實施例可知，在非揮發性記憶體結構100中，摻雜區106、摻雜區108與摻雜區110可在基底102中形成垂直式雙極接面電晶體結構，藉此可在進行程式化操作之前提供電洞到記憶胞104的通道區112，使得電洞與通道區112的電子再結合，以降低通道區112與控制閘極之間的壓差，進而可有效地防止對非選定記憶胞104造成程式化干擾。
此外，非揮發性記憶體結構100在經過一定次數的程式化操作之後，臨界電壓(threshold voltage)不會大幅度地產生偏移，因此具有較佳的電性表現。
另外，現有技術在防止程式化干擾時對於選定進行操作的字元線以外的非選定字元線(unselected word line)會施加一個Vpass電壓，而較大的Vpass對於防止產生程式化干擾的效果也越為顯著，但在Vpass電壓過大時，亦會產生嚴重的Vpass電壓干擾。然而，藉由本實施例的非揮發性記憶體結構100，即使在較小的Vpass電壓時，仍具有優異的防止程式化干擾效果。
圖2為本發明另一實施例的非揮發性記憶體結構的剖面圖。
請同時參照圖1與圖2，圖2的非揮發性記憶體結構200與圖1的非揮發性記憶體結構100的差異如下。非揮發性記憶體結構200中的摻雜區106a、摻雜區108a與摻雜區110a的排列方向D2與非揮發性記憶體結構100中的摻雜區106、摻雜區108與摻雜區110的排列方向D1不同。在圖2的實施例中，排列方向D2是以平行於通道長度方向為例來進行說明。
詳細來說，非揮發性記憶體結構200中的摻雜區106a、摻雜區108a與摻雜區110a在朝向通道區112的排列方向D2上依序設置在基底102中，且摻雜區106a最遠離通道區112，其中摻雜區106a與摻雜區110a為第一導電型，且摻雜區108a為第二導電型。摻雜區106a例如是位於源極線接觸窗130下方。第一導電型例如是N型與P型中的一者，且第二導電型例如是N型與P型中的另一者。在此實施例中，第一導電型是以P型為例來進行說明，且第二導電型是以N型為例來進行說明。
如此一來，摻雜區106a、摻雜區108a與摻雜區110a可在基底102中形成橫向雙極接面電晶體結構(lateral BJT structure)，藉此可在進行程式化操作之前提供電洞到鄰近於橫向雙極接面電晶體結構的記憶胞104的通道區112，使得電洞與通道區112的電子再結合，以降低通道區112與控制閘極(導體層120)之間的壓差，進而可有效地防止對非選定記憶胞104造成程式化干擾。
非揮發性記憶體結構200更可包括隔離用摻雜區150。隔離用摻雜區150設置於摻雜區106a、摻雜區108a與摻雜區110a下方，且隔離用摻雜區150的兩末端更可延伸至基底102的表面，以包圍記憶胞區CR。隔離用摻雜區150可隔離記憶胞區CR與周邊電路區(未繪示)。
除此之外，非揮發性記憶體結構200與非揮發性記憶體結構100中相同的構件以相同的符號表示，於此不再重複說明。
基於上述實施例可知，在非揮發性記憶體結構200中，摻雜區106a、摻雜區108a與摻雜區110a可在基底102中形成橫向雙極接面電晶體結構，藉此可在進行程式化操作之前提供電洞到鄰近於橫向雙極接面電晶體結構的記憶胞104的通道區112，使得電洞與通道區112的電子再結合，以降低通道區112與控制閘極之間的壓差，進而可有效地防止對非選定記憶胞104造成程式化干擾。此外，非揮發性記憶體結構200的臨界電壓不會大幅度地產生偏移，因此具有較佳的電性表現。另外，藉由本實施例的非揮發性記憶體結構200，即使在Vpass電壓較小的時候，仍具有優異的防止程式化干擾的效果。
圖3為本發明一實施例的防止非揮發性記憶體結構產生程式化干擾的方法的流程圖。
請參照圖3，進行步驟S100，提供非揮發性記憶體結構。非揮發性記憶體結構可使用圖1的非揮發性記憶體結構100或圖2的非揮發性記憶體結構200。在此實施例中，是以非揮發性記憶體結構100為例來進行說明。
進行步驟S102，在對記憶胞104進行程式化操作之前，施加第一電壓至摻雜區106，施加第二電壓至摻雜區108，施加第三電壓至摻雜區110，其中第一電壓大於第二電壓，且第二電壓大於第三電壓。第一電壓、第二電壓與第三電壓可為正電壓或負電壓。
基於上述實施例可知，藉由將第一電壓、第二電壓與第三電壓分別施加至摻雜區106、摻雜區108與摻雜區110，可提供電洞到記憶胞104的通道區112，使得電洞與通道區112的電子再結合，以降低通道區112與控制閘極之間的壓差，進而可有效地防止對非選定記憶胞104造成程式化干擾。
綜上所述，在上述實施例的非揮發性記憶體結構中，可藉由不同導電型的摻雜區交替設置在基底中，而在基底中形成雙極接面電晶體結構。因此，上述實施例的非揮發性記憶體結構可有效地防止對非選定記憶胞造成程式化干擾，且具有較佳的電性表現。
此外，藉由上述實施例的防止非揮發性記憶體結構產生程式化干擾的方法，可降低通道區與控制閘極之間的壓差，進而可有效地防止對非選定記憶胞造成程式化干擾。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200‧‧‧非揮發性記憶體結構
102‧‧‧基底
104‧‧‧記憶胞
106、106a、108、108a、110、110a、122、124、126、‧‧‧摻雜區
112‧‧‧通道區
114、118、128、142、146‧‧‧介電層
116‧‧‧電荷儲存層
120‧‧‧導體層
130‧‧‧源極線接觸窗
132‧‧‧位元線接觸窗
134、136‧‧‧選擇閘極結構
138、140‧‧‧虛擬記憶胞
141‧‧‧間隙壁層
144、148‧‧‧選擇閘極
150‧‧‧隔離用摻雜區
CL‧‧‧通道長度
CR‧‧‧記憶胞區
CS‧‧‧記憶胞串
D1、D2‧‧‧排列方向
S100、S102‧‧‧步驟
圖1為本發明一實施例的非揮發性記憶體結構的剖面圖。 圖2為本發明另一實施例的非揮發性記憶體結構的剖面圖。 圖3為本發明一實施例的防止非揮發性記憶體結構產生程式化干擾的方法的流程圖。

Claims (20)

  1. 一種非揮發性記憶體結構，包括： 一基底； 至少一記憶胞，設置於該基底上，且具有位於該基底中的一通道區；以及 一第一摻雜區、一第二摻雜區與一第三摻雜區，在朝向該通道區的一排列方向上依序設置在該基底中，且該第一摻雜區最遠離該通道區，其中該第一摻雜區與該第三摻雜區為一第一導電型，且該第二摻雜區為一第二導電型。
  2. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中該至少一記憶胞包括： 一第一介電層，設置於該基底上； 一電荷儲存層，設置於該第一介電層上； 一第二介電層，設置於該電荷儲存層上；以及 一導體層，設置於該第二介電層上。
  3. 如申請專利範圍第2項所述的非揮發性記憶體結構，其中該電荷儲存層的材料包括摻雜多晶矽或氮化矽。
  4. 如申請專利範圍第2項所述的非揮發性記憶體結構，其中該至少一記憶胞更包括兩個第四摻雜區，設置於該導體層兩側的該基底中，且該通道區位於相鄰兩個第四摻雜區之間。
  5. 如申請專利範圍第4項所述的非揮發性記憶體結構，其中該至少一記憶胞的數量為多個，且由該些記憶胞串接成一記憶胞串。
  6. 如申請專利範圍第5項所述的非揮發性記憶體結構，其中相鄰兩個記憶胞共用一個第四摻雜區。
  7. 如申請專利範圍第5項所述的非揮發性記憶體結構，更包括一第五摻雜區與一第六摻雜區，分別設置於該記憶胞串兩側的該基底中。
  8. 如申請專利範圍第7項所述的非揮發性記憶體結構，更包括： 一源極線接觸窗，電性連接至該第五摻雜區；以及 一位元線接觸窗，電性連接至該第六摻雜區。
  9. 如申請專利範圍第7項所述的非揮發性記憶體結構，更包括： 一第一選擇閘極結構，設置於該第五摻雜區與該記憶胞串的一末端之間；以及 一第二選擇閘極結構，設置於該第六摻雜區與該記憶胞串的另一末端之間。
  10. 如申請專利範圍第9項所述的非揮發性記憶體結構，更包括： 一第一虛擬記憶胞，設置於該第一選擇閘極結構與該記憶胞串的一末端之間；以及 一第二虛擬記憶胞，設置於該第二選擇閘極結構與該記憶胞串的另一末端之間。
  11. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中該排列方向為朝向該基底的表面的方向。
  12. 如申請專利範圍第11項所述的非揮發性記憶體結構，其中該第二摻雜區的兩末端更延伸至該基底的表面，以包圍記憶胞區。
  13. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中該排列方向平行於通道長度方向。
  14. 如申請專利範圍第13項所述的非揮發性記憶體結構，其中該第一摻雜區位於源極線接觸窗下方。
  15. 如申請專利範圍第13項所述的非揮發性記憶體結構，更包括一隔離用摻雜區，設置於該第一摻雜區、該第二摻雜區與該第三摻雜區下方，且該隔離用摻雜區的兩末端更延伸至該基底的表面，以包圍記憶胞區。
  16. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中該第一導電型為N型與P型中的一者，且該第二導電型為N型與P型中的另一者。
  17. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中在進行提供電洞至該通道區的操作時，施加一第一電壓至該第一摻雜區，施加一第二電壓至該第二摻雜區，施加一第三電壓至該第三摻雜區，該第一電壓大於該第二電壓，且該第二電壓大於該第三電壓。
  18. 如申請專利範圍第17項所述的非揮發性記憶體結構，其中該第一電壓、該第二電壓與該第三電壓為正電壓或負電壓。
  19. 一種防止非揮發性記憶體結構產生程式化干擾的方法，包括： 提供一非揮發性記憶體結構，包括： 一基底； 至少一記憶胞，設置於該基底上，且具有位於該基底中的一通道區；以及 一第一摻雜區、一第二摻雜區與一第三摻雜區，在朝向該通道區的一排列方向上依序設置在該基底中，且該第一摻雜區最遠離該通道區，其中該第一摻雜區與該第三摻雜區為一第一導電型，且該第二摻雜區為一第二導電型；以及 在對該至少一記憶胞進行程式化操作之前，施加一第一電壓至該第一摻雜區，施加一第二電壓至該第二摻雜區，施加一第三電壓至該第三摻雜區，其中該第一電壓大於該第二電壓，且該第二電壓大於該第三電壓。
  20. 如申請專利範圍第19項所述的防止非揮發性記憶體結構產生程式化干擾的方法，其中該第一電壓、該第二電壓與該第三電壓為正電壓或負電壓。
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