CN108666316A - 非挥发性存储器结构及防止其产生编程干扰的方法 - Google Patents

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Abstract

本发明公开一种非挥发性存储器结构及防止其产生编程干扰的方法，包括基底、至少一个存储单元、第一掺杂区、第二掺杂区与第三掺杂区。存储单元设置于基底上，且具有位于基底中的通道区。第一掺杂区、第二掺杂区与第三掺杂区在朝向通道区的排列方向上依序设置在基底中，且第一掺杂区最远离通道区。第一掺杂区与第三掺杂区为第一导电型，且第二掺杂区为第二导电型。

Description

非挥发性存储器结构及防止其产生编程干扰的方法
技术领域
本发明涉及一种存储器结构及其操作方法，且特别是涉及一种非挥发性存储器结构及防止其产生编程干扰的方法。
背景技术
由于非挥发性存储器具有存入的数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作。然而，在对非挥发性存储器中的选定存储单元(selected cell)进行编程操作时，常会对其附近的非选定存储单元造成编程干扰(program disturbance)。
发明内容
本发明提供一种非挥发性存储器结构及防止其产生编程干扰的方法，由此可有效地防止产生编程干扰。
本发明提出一种非挥发性存储器结构，包括基底、至少一个存储单元、第一掺杂区、第二掺杂区与第三掺杂区。存储单元设置于基底上，且具有位于基底中的通道区。第一掺杂区、第二掺杂区与第三掺杂区在朝向通道区的排列方向上依序设置在基底中，且第一掺杂区最远离通道区。第一掺杂区与第三掺杂区为第一导电型，且第二掺杂区为第二导电型。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，存储单元包括第一介电层、电荷存储层、第二介电层与导体层。第一介电层设置于基底上。电荷存储层设置于第一介电层上。第二介电层设置于电荷存储层上。导体层设置于第二介电层上。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，电荷存储层的材料例如是掺杂多晶硅或氮化硅。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，存储单元还可包括两个第四掺杂区。第四掺杂区设置于导体层两侧的基底中，且通道区位于相邻两个第四掺杂区之间。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，存储单元的数量例如是多个，且可由存储单元串接成存储单元串。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，相邻两个存储单元可共用一第四个掺杂区。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，还可包括第五掺杂区与第六掺杂区。第五掺杂区与第六掺杂区分别设置于存储单元串两侧的基底中。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，还可包括源极线接触窗与位线接触窗。源极线接触窗电连接至第五掺杂区。位线接触窗电连接至第六掺杂区。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，还可包括第一选择栅极结构与第二选择栅极结构。第一选择栅极结构设置于第五掺杂区与存储单元串的一末端之间。第二选择栅极结构设置于第六掺杂区与存储单元串的另一末端之间。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，还可包括第一虚拟存储单元与第二虚拟存储单元。第一虚拟存储单元设置于第一选择栅极结构与存储单元串的一末端之间。第二虚拟存储单元设置于第二选择栅极结构与存储单元串的另一末端之间。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，排列方向例如是朝向基底的表面的方向。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，第二掺杂区的两末端还可延伸至基底的表面，以包围存储单元区。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，排列方向例如是平行于通道长度方向。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，第一掺杂区例如是位于源极线接触窗下方。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，还可包括隔离用掺杂区。隔离用掺杂区设置于第一掺杂区、第二掺杂区与第三掺杂区下方，且隔离用掺杂区的两末端更可延伸至基底的表面，以包围存储单元区。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，第一导电型例如是N型与P型中的一者，且第二导电型例如是N型与P型中的另一者。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，在进行提供空穴至通道区的操作时，施加第一电压至第一掺杂区，施加第二电压至第二掺杂区，施加第三电压至第三掺杂区，其中第一电压大于第二电压，且第二电压大于第三电压。
依照本发明的一实施例所述，在上述非挥发性存储器结构中，第一电压、第二电压与第三电压可为正电压或负电压。
本发明提出一种防止非挥发性存储器结构产生编程干扰的方法，包括以下步骤。提供非挥发性存储器结构。非挥发性存储器结构包括基底、至少一个存储单元、第一掺杂区、第二掺杂区与第三掺杂区。存储单元设置于基底上，且具有位于基底中的通道区。第一掺杂区、第二掺杂区与第三掺杂区在朝向通道区的排列方向上依序设置在基底中，且第一掺杂区最远离通道区。第一掺杂区与第三掺杂区为第一导电型，且第二掺杂区为第二导电型。在对存储单元进行编程操作之前，施加第一电压至第一掺杂区，施加第二电压至第二掺杂区，施加第三电压至第三掺杂区，其中第一电压大于第二电压，且第二电压大于第三电压。
依照本发明的一实施例所述，在上述防止非挥发性存储器结构产生编程干扰的方法中，第一电压、第二电压与第三电压可为正电压或负电压。
基于上述，在本发明所提出的非挥发性存储器结构中，第一掺杂区、第二掺杂区与第三掺杂区在朝向通道区的排列方向上依序设置在基底中，且第一掺杂区与第三掺杂区为第一导电型，第二掺杂区为第二导电型。因此，第一掺杂区、第二掺杂区与第三掺杂区可在基底中形成双极接面晶体管(bipolar junction transistor，BJT)结构，由此可在进行编程操作之前提供空穴到存储单元的通道区，使得空穴与通道区的电子再结合(recombine)，以降低通道区与控制栅极之间的压差，进而可有效地防止对非选定存储单元造成编程干扰。
此外，在本发明所提出的防止非挥发性存储器结构产生编程干扰的方法中，在对存储单元进行编程操作之前，施加第一电压至第一掺杂区，施加第二电压至第二掺杂区，施加第三电压至第三掺杂区，其中第一电压大于第二电压，且第二电压大于第三电压，由此可提供空穴到存储单元的通道区，使得空穴与通道区的电子再结合，以降低通道区与控制栅极之间的压差，进而可有效地防止对非选定存储单元造成编程干扰。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明一实施例的非挥发性存储器结构的剖视图；
图2为本发明另一实施例的非挥发性存储器结构的剖视图；
图3为本发明一实施例的防止非挥发性存储器结构产生编程干扰的方法的流程图。
符号说明
100、200：非挥发性存储器结构
102：基底
104：存储单元
106、106a、108、108a、110、110a、122、124、126、：掺杂区
112：通道区
114、118、128、142、146：介电层
116：电荷存储层
120：导体层
130：源极线接触窗
132：位线接触窗
134、136：选择栅极结构
138、140：虚拟存储单元
141：间隙壁层
144、148：选择栅极
150：隔离用掺杂区
CL：通道长度
CR：存储单元区
CS：存储单元串
D1、D2：排列方向
S100、S102：步骤
具体实施方式
图1为本发明一实施例的非挥发性存储器结构的剖视图。
请参照图1，非挥发性存储器结构100包括基底102、至少一个存储单元104、掺杂区106、掺杂区108与掺杂区110。在此实施例中，非挥发性存储器结构100是以反及(NAND)型闪存存储器为例来进行说明，但本发明并不以此为限。
在此实施例中，存储单元104的数量是以多个为例来进行说明，但本发明并不以此为限。此外，可由存储单元104串接成存储单元串CS。存储单元104设置于基底102上，且具有位于基底102中的通道区112。基底102例如是半导体基底，如硅基底。存储单元104包括介电层114、电荷存储层116、介电层118与导体层120。
介电层114设置于基底102上。介电层114可用以作为隧穿介电层。介电层114的材料例如是氧化硅。介电层114的形成方法例如是热氧化法或化学气相沉积法。
电荷存储层116设置于介电层114上。电荷存储层116的材料例如是掺杂多晶硅或氮化硅。当电荷存储层116的材料为掺杂多晶硅时，可作为浮置栅极。当电荷存储层116的材料为氮化硅时，可作为电荷捕捉层(chargetrapping layer)使用。然而，电荷存储层116的材料并不以此为限，只要能通过福勒-诺德哈姆隧穿(Fowler-Nordheim tunneling，FNtunneling)的方式来存储电荷的材料都可作为电荷存储层116的材料。电荷存储层116的形成方法例如是化学气相沉积法。
介电层118设置于电荷存储层116上。介电层118的材料例如是氧化硅。介电层118的形成方法例如是化学气相沉积法。
导体层120设置于介电层118上。导体层120可用以作为控制栅极。导体层120的材料例如是掺杂多晶硅等导体材料。导体层120的形成方法例如是化学气相沉积法。
此外，存储单元104还可包括两个掺杂区122。掺杂区122设置于导体层120两侧的基底102中，且通道区112位于相邻两个掺杂区122之间。通道区112的通道长度CL通常是指相邻两个掺杂区122之间的距离。相邻两个存储单元104可共用一个掺杂区122。掺杂区122可为N型掺杂区或P型掺杂区。在此实施例中，掺杂区122是以N型掺杂区为例进行说明。
掺杂区106、掺杂区108与掺杂区110在朝向通道区112的排列方向D1上依序设置在基底102中，且掺杂区106最远离通道区112。掺杂区106与掺杂区110为第一导电型，且掺杂区108为第二导电型。第一导电型例如是N型与P型中的一者，且第二导电型例如是N型与P型中的另一者。在此实施例中，第一导电型是以P型为例来进行说明，且第二导电型是以N型为例来进行说明。
排列方向D1例如是朝向基底102的表面的方向，但本发明并不以此为限。如此一来，掺杂区106、掺杂区108与掺杂区110可在基底102中形成垂直式双极接面晶体管结构(vertical BJT structure)，由此可在进行编程操作之前提供空穴到通道区112，使得空穴与通道区112的电子再结合，以降低通道区112与控制栅极(导体层120)之间的压差，进而可有效地防止对非选定存储单元104造成编程干扰。
详细来说，在进行提供空穴至通道区112的操作时，可施加第一电压至掺杂区106，可施加第二电压至掺杂区108，且可施加第三电压至掺杂区110，其中第一电压大于第二电压，且第二电压大于第三电压。第一电压、第二电压与第三电压可为正电压或负电压。此外，在第一电压、第二电压与第三电压均使用正电压的情况下，可不需额外设计电路来施加负电压，因此可有效地降低元件面积与制作工艺复杂度。
掺杂区108的两末端还可延伸至基底102的表面，以包围存储单元区CR，由此可隔离存储单元区CR与周边电路区(未绘示)。
此外，非挥发性存储器结构100还可选择性地包括掺杂区124、掺杂区126、介电层128、源极线接触窗130、位线接触窗132、选择栅极结构134、选择栅极结构136、虚拟存储单元138、虚拟存储单元140与间隙壁层141中的至少一者。
掺杂区124与掺杂区126分别设置于存储单元串CS两侧的基底102中。掺杂区124与掺杂区126可为N型掺杂区或P型掺杂区。在此实施例中，掺杂区124与掺杂区126是以N型掺杂区为例进行说明。
介电层128覆盖存储单元104。介电层128的材料例如是氧化硅。介电层128的形成方法例如是化学气相沉积法。
源极线接触窗130电连接至掺杂区124。位线接触窗132电连接至掺杂区126。源极线接触窗130与位线接触窗132可设置于介电层128中。源极线接触窗130与位线接触窗132的材料例如是钨、铜或铝等金属材料。
选择栅极结构134设置于掺杂区124与存储单元串CS的一末端之间。选择栅极结构134可包括介电层142与选择栅极144。介电层142设置于基底102上。介电层142的材料例如是氧化硅。介电层142的形成方法例如是热氧化法或化学气相沉积法。选择栅极144设置于介电层142上。选择栅极144的材料例如是掺杂多晶硅等导体材料。选择栅极144的形成方法例如是化学气相沉积法。此外，在选择栅极结构134两侧的基底102中也可设置掺杂区122。选择栅极结构134与虚拟存储单元138可共用位于其间的掺杂区122。
选择栅极结构136设置于掺杂区126与存储单元串CS的另一末端之间。选择栅极结构136可包括介电层146与选择栅极148。介电层146设置于基底102上。介电层146的材料例如是氧化硅。介电层146的形成方法例如是热氧化法或化学气相沉积法。选择栅极148设置于介电层146上。选择栅极148的材料例如是掺杂多晶硅等导体材料。选择栅极148的形成方法例如是化学气相沉积法。此外，在选择栅极结构136两侧的基底102中也可设置掺杂区122。选择栅极结构136与虚拟存储单元140可共用位于其间的掺杂区122。
虚拟存储单元138设置于选择栅极结构134与存储单元串CS的一末端之间。虚拟存储单元140设置于选择栅极结构136与存储单元串CS的另一末端之间。虚拟存储单元138与虚拟存储单元140可具有与存储单元104相同的结构，于此不再重复说明。
间隙壁层141覆盖存储单元104、选择栅极结构134、选择栅极结构136、虚拟存储单元138与虚拟存储单元140。间隙壁层141的材料例如是氧化硅。间隙壁层141的形成方法例如是化学气相沉积法。
基于上述实施例可知，在非挥发性存储器结构100中，掺杂区106、掺杂区108与掺杂区110可在基底102中形成垂直式双极接面晶体管结构，由此可在进行编程操作之前提供空穴到存储单元104的通道区112，使得空穴与通道区112的电子再结合，以降低通道区112与控制栅极之间的压差，进而可有效地防止对非选定存储单元104造成编程干扰。
此外，非挥发性存储器结构100在经过一定次数的编程操作之后，临界电压(threshold voltage)不会大幅度地产生偏移，因此具有较佳的电性表现。
另外，现有技术在防止编程干扰时对于选定进行操作的字符线以外的非选定字符线(unselected word line)会施加一个Vpass电压，而较大的Vpass对于防止产生编程干扰的效果也越为显著，但在Vpass电压过大时，也会产生严重的Vpass电压干扰。然而，通过本实施例的非挥发性存储器结构100，即使在较小的Vpass电压时，仍具有优异的防止编程干扰效果。
图2为本发明另一实施例的非挥发性存储器结构的剖视图。
请同时参照图1与图2，图2的非挥发性存储器结构200与图1的非挥发性存储器结构100的差异如下。非挥发性存储器结构200中的掺杂区106a、掺杂区108a与掺杂区110a的排列方向D2与非挥发性存储器结构100中的掺杂区106、掺杂区108与掺杂区110的排列方向D1不同。在图2的实施例中，排列方向D2是以平行于通道长度方向为例来进行说明。
详细来说，非挥发性存储器结构200中的掺杂区106a、掺杂区108a与掺杂区110a在朝向通道区112的排列方向D2上依序设置在基底102中，且掺杂区106a最远离通道区112，其中掺杂区106a与掺杂区110a为第一导电型，且掺杂区108a为第二导电型。掺杂区106a例如是位于源极线接触窗130下方。第一导电型例如是N型与P型中的一者，且第二导电型例如是N型与P型中的另一者。在此实施例中，第一导电型是以P型为例来进行说明，且第二导电型是以N型为例来进行说明。
如此一来，掺杂区106a、掺杂区108a与掺杂区110a可在基底102中形成横向双极接面晶体管结构(lateral BJT structure)，由此可在进行编程操作之前提供空穴到邻近于横向双极接面晶体管结构的存储单元104的通道区112，使得空穴与通道区112的电子再结合，以降低通道区112与控制栅极(导体层120)之间的压差，进而可有效地防止对非选定存储单元104造成编程干扰。
非挥发性存储器结构200还可包括隔离用掺杂区150。隔离用掺杂区150设置于掺杂区106a、掺杂区108a与掺杂区110a下方，且隔离用掺杂区150的两末端还可延伸至基底102的表面，以包围存储单元区CR。隔离用掺杂区150可隔离存储单元区CR与周边电路区(未绘示)。
除此之外，非挥发性存储器结构200与非挥发性存储器结构100中相同的构件以相同的符号表示，于此不再重复说明。
基于上述实施例可知，在非挥发性存储器结构200中，掺杂区106a、掺杂区108a与掺杂区110a可在基底102中形成横向双极接面晶体管结构，由此可在进行编程操作之前提供空穴到邻近于横向双极接面晶体管结构的存储单元104的通道区112，使得空穴与通道区112的电子再结合，以降低通道区112与控制栅极之间的压差，进而可有效地防止对非选定存储单元104造成编程干扰。此外，非挥发性存储器结构200的临界电压不会大幅度地产生偏移，因此具有较佳的电性表现。另外，通过本实施例的非挥发性存储器结构200，即使在Vpass电压较小的时候，仍具有优异的防止编程干扰的效果。
图3为本发明一实施例的防止非挥发性存储器结构产生编程干扰的方法的流程图。
请参照图3，进行步骤S100，提供非挥发性存储器结构。非挥发性存储器结构可使用图1的非挥发性存储器结构100或图2的非挥发性存储器结构200。在此实施例中，是以非挥发性存储器结构100为例来进行说明。
进行步骤S102，在对存储单元104进行编程操作之前，施加第一电压至掺杂区106，施加第二电压至掺杂区108，施加第三电压至掺杂区110，其中第一电压大于第二电压，且第二电压大于第三电压。第一电压、第二电压与第三电压可为正电压或负电压。
基于上述实施例可知，通过将第一电压、第二电压与第三电压分别施加至掺杂区106、掺杂区108与掺杂区110，可提供空穴到存储单元104的通道区112，使得空穴与通道区112的电子再结合，以降低通道区112与控制栅极之间的压差，进而可有效地防止对非选定存储单元104造成编程干扰。
综上所述，在上述实施例的非挥发性存储器结构中，可通过不同导电型的掺杂区交替设置在基底中，而在基底中形成双极接面晶体管结构。因此，上述实施例的非挥发性存储器结构可有效地防止对非选定存储单元造成编程干扰，且具有较佳的电性表现。
此外，通过上述实施例的防止非挥发性存储器结构产生编程干扰的方法，可降低通道区与控制栅极之间的压差，进而可有效地防止对非选定存储单元造成编程干扰。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种非挥发性存储器结构，包括：
基底；
至少一存储单元，设置于该基底上，且具有位于该基底中的一通道区；以及
第一掺杂区、第二掺杂区与第三掺杂区，在朝向该通道区的一排列方向上依序设置在该基底中，且该第一掺杂区最远离该通道区，其中该第一掺杂区与该第三掺杂区为一第一导电型，且该第二掺杂区为一第二导电型。
2.如权利要求1所述的非挥发性存储器结构，其中该至少一存储单元包括：
第一介电层，设置于该基底上；
电荷存储层，设置于该第一介电层上；
第二介电层，设置于该电荷存储层上；以及
导体层，设置于该第二介电层上。
3.如权利要求2所述的非挥发性存储器结构，其中该电荷存储层的材料包括掺杂多晶硅或氮化硅。
4.如权利要求2所述的非挥发性存储器结构，其中该至少一存储单元还包括两个第四掺杂区，设置于该导体层两侧的该基底中，且该通道区位于相邻两个第四掺杂区之间。
5.如权利要求4所述的非挥发性存储器结构，其中该至少一存储单元的数量为多个，且由该些存储单元串接成一存储单元串。
6.如权利要求5所述的非挥发性存储器结构，其中相邻两个存储单元共用一个第四掺杂区。
7.如权利要求5所述的非挥发性存储器结构，还包括第五掺杂区与第六掺杂区，分别设置于该存储单元串两侧的该基底中。
8.如权利要求7所述的非挥发性存储器结构，还包括：
源极线接触窗，电连接至该第五掺杂区；以及
位线接触窗，电连接至该第六掺杂区。
9.如权利要求7所述的非挥发性存储器结构，还包括：
第一选择栅极结构，设置于该第五掺杂区与该存储单元串的一末端之间；以及
第二选择栅极结构，设置于该第六掺杂区与该存储单元串的另一末端之间。
10.如权利要求9所述的非挥发性存储器结构，还包括：
第一虚拟存储单元，设置于该第一选择栅极结构与该存储单元串的一末端之间；以及
第二虚拟存储单元，设置于该第二选择栅极结构与该存储单元串的另一末端之间。
11.如权利要求1所述的非挥发性存储器结构，其中该排列方向为朝向该基底的表面的方向。
12.如权利要求11所述的非挥发性存储器结构，其中该第二掺杂区的两末端更延伸至该基底的表面，以包围存储单元区。
13.如权利要求1所述的非挥发性存储器结构，其中该排列方向平行于通道长度方向。
14.如权利要求13所述的非挥发性存储器结构，其中该第一掺杂区位于源极线接触窗下方。
15.如权利要求13所述的非挥发性存储器结构，还包括隔离用掺杂区，设置于该第一掺杂区、该第二掺杂区与该第三掺杂区下方，且该隔离用掺杂区的两末端还延伸至该基底的表面，以包围存储单元区。
16.如权利要求1所述的非挥发性存储器结构，其中该第一导电型为N型与P型中的一者，且该第二导电型为N型与P型中的另一者。
17.如权利要求1所述的非挥发性存储器结构，其中在进行提供空穴至该通道区的操作时，施加一第一电压至该第一掺杂区，施加一第二电压至该第二掺杂区，施加一第三电压至该第三掺杂区，该第一电压大于该第二电压，且该第二电压大于该第三电压。
18.如权利要求17所述的非挥发性存储器结构，其中该第一电压、该第二电压与该第三电压为正电压或负电压。
19.一种防止非挥发性存储器结构产生编程干扰的方法，包括：
提供一非挥发性存储器结构，包括：
基底；
至少一存储单元，设置于该基底上，且具有位于该基底中的一通道区；以及
第一掺杂区、第二掺杂区与第三掺杂区，在朝向该通道区的一排列方向上依序设置在该基底中，且该第一掺杂区最远离该通道区，其中该第一掺杂区与该第三掺杂区为一第一导电型，且该第二掺杂区为一第二导电型；以及
在对该至少一存储单元进行编程操作之前，施加一第一电压至该第一掺杂区，施加一第二电压至该第二掺杂区，施加一第三电压至该第三掺杂区，其中该第一电压大于该第二电压，且该第二电压大于该第三电压。
20.如权利要求19所述的防止非挥发性存储器结构产生编程干扰的方法，其中该第一电压、该第二电压与该第三电压为正电压或负电压。
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