CN206672935U - 非易失性存储器设备 - Google Patents

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Abstract

本公开涉及一种非易失性存储器设备，该非易失性存储器设备包括至少一个存储器单元(CEL)，该至少一个存储器单元包括：选择晶体管(TRS)，该选择晶体管包括嵌入在半导体衬底区域(SB1，SB2)中的绝缘选择栅极(SG)；半导体源极区域(S)，该半导体源极区域与该嵌入式绝缘选择栅极的下部(31)接触；状态晶体管(TR)，该状态晶体管包括具有嵌入在该衬底区域中在该嵌入式绝缘选择栅极的上部(30)上方的至少一个绝缘部分(10)的浮栅(FG)、半导体漏极区域(D1，D2)、以及与该浮栅绝缘并且部分地位于该浮栅上方的控制栅极(CG)，该源极区域(S)、该漏极区域(D1，D2)和该衬底区域(SB1，SB2)以及该控制栅极(CG)是单独可极化的。

Description

非易失性存储器设备
技术领域
本实用新型的实施例涉及非易失性存储器。
背景技术
目前存在缩小存储器单元尺寸的持续需求。
实用新型内容
因此，根据一个实施例，提出了一种特别紧凑的存储器单元，该存储器单元在硅上具有基本上相当于晶体管的占用面积的总体尺寸。
根据一个方面，提出了一种非易失性存储器设备，其特征在于，所述非易失性存储器设备包括至少一个存储器单元(CEL)，所述至少一个存储器单元包括：选择晶体管(TRS)，所述选择晶体管包括嵌入在半导体衬底区域(SB1，SB2)中的绝缘选择栅极(SG)；半导体源极区域(S)，所述半导体源极区域与所述嵌入式绝缘选择栅极的下部(31)接触；状态晶体管(TR)，所述状态晶体管包括具有嵌入在所述衬底区域中在所述嵌入式绝缘选择栅极的上部(30)上方的至少一个绝缘部分(10)的浮栅(FG)、半导体漏极区域(D1，D2)、以及与所述浮栅绝缘并且部分地位于所述浮栅上方的控制栅极(CG)，所述源极区域(S)、所述漏极区域(D1，D2)和所述衬底区域(SB1，SB2)以及所述控制栅极(CG)是单独可极化的。
因此，在这种存储器单元中，选择晶体管是嵌入式晶体管，并且状态晶体管至少部分地嵌有彼此堆叠的浮栅和控制选择栅极，从而可以减小此存储器单元在硅上的总体表面积。。
这种存储器单元有利地可通过福勒-诺得海姆效应擦除，并且可通过在源极侧注入热载流子(由本领域技术人员已知的英语首字母缩略词为SSI(“源极侧注入(SourceSide Injection)”)的现象)进行编程。
在变体中，浮栅可以完全嵌入在衬底中。
根据又另一个可能的变体，该浮栅可以包括两个绝缘块，这两个绝缘块由该控制栅极的第一部分分开并且被该控制栅极的第二部分覆盖，该第一部分延伸至该嵌入式绝缘选择栅极附近。
作为一般规则，并且尤其是在将存储器单元并入包括存储器单元矩阵的存储器平面内的背景下，该衬底区域可以包括两个单独可极化的衬底区，这两个单独可极化的衬底区位于该嵌入式选择栅极的任一侧和该浮栅的该至少一个嵌入部分的任一侧。
类似地，该漏极区域可以包括两个单独可极化的漏极区，这两个单独可极化的漏极区位于该浮栅的该至少一个嵌入部分的任一侧。
根据一个实施例，该存储器设备包括存储器平面，该存储器平面包括沿平行于第一方向的多条第一线以及平行于第二方向的多条第二线以矩阵形式安排的多个存储器单元。
同一第一线的所有单元的控制栅极于是可以通过第一金属化层被极化。
同一第一线的所有存储器单元的漏极区可以通过第二金属化层(例如位线)被极化，并且同一第一线的两个相邻存储器单元共享公共漏极区。
同一第二线的所有单元的选择栅极可以通过第三金属化层(例如字线)被极化，并且同一第一线的两个相邻存储器单元共享公共衬底区。
同一第二线的所有公共衬底区于是可以通过例如平行于字线的第四金属化层被极化。
最后，通常可以借助于多个接触区使存储器平面的所有存储器单元的源极区同时极化，以便使对源极区的访问阻力最小化。
根据另一个方面，提出了一种用于擦除如上定义的存储器设备的存储器单元的方法，该方法包括在控制栅极与衬底区域之间施加高于擦除阈值的擦除电势差，该嵌入式选择栅极上存在的电压被适配成用于防止绝缘材料被击穿，该绝缘材料被设计成用于使该嵌入式选择栅极与该衬底区域绝缘。这可以通过保持选择栅极的电势浮动、或者通过将第一电压施加至该嵌入式选择栅极来完成，从而防止该击穿被设计成用于使该嵌入式选择栅极与该衬底区域绝缘的绝缘材料。
在这种擦除方法中，例如还可以保持漏极区域的电势浮动并且保持源极区域的电势浮动，或者对其施加零电压。
如果衬底区域包括两个衬底区，并且漏极区域包括两个漏极区，则可以在控制栅极与这两个衬底区中的至少一个衬底区之间施加高于擦除阈值的擦除电势差，同时保持选择栅极的电势浮动，或者同时将该第一电压施加至该嵌入式选择栅极，该第一电压被适配成用于防止绝缘材料被击穿，该绝缘材料被设计成用于将该嵌入式选择栅极与该衬底区域绝缘。
还可以保持这两个漏极区的电势浮动，同时保持源极区域的电势浮动，或者同时对其施加零电压。
存在操作擦除这种存储器设备的存储器单元的另一个可能的变体。根据这种另外的变体，可以将第二电压施加至控制栅极，并且可以将第三电压施加至选择栅极，从而在控制栅极与选择栅极之间产生高于擦除阈值的擦除电势差。
电势和该衬底区域的可以保持浮动，或者替代性地，衬底区域可以利用零电压被极化。
在此再次地，施加至选择栅极的第三电压被适配成用于防止绝缘材料被击穿，该绝缘材料被设计成用于将该嵌入式选择栅极与衬底区域绝缘。
换言之，根据这种另外的变体，擦除电势差被施加在控制栅极与选择栅极之间，而在前述擦除变体中，擦除电势差被施加在控制栅极与衬底区域之间。
在此再次地，根据这个另外的变体，漏极区域的电势可以保持浮动，并且或者源极区域的电势保持浮动或者零电压被施加到源极区域。
根据另一个方面，提出了一种用于对如上定义的存储器设备的存储器单元进行编程的方法，该方法包括：在控制栅极与衬底区域之间施加高于编程阈值(该编程阈值通常低于擦除阈值)的编程电势差；以及将第四电压施加至该嵌入式选择栅极，该第四电压被适配成用于使选择晶体管导通。
有利地，还将编程电压施加至漏极区域，并且将零电压施加至源极区域。如果漏极区域包括两个漏极区，则可以将编程电压施加至这两个漏极区之一或其两者。
根据又另一个方面，提出了一种用于对如上定义的存储器设备的存储器单元进行读取的方法，该方法包括：将读取控制电压施加至控制栅极；将第五电压施加至选择栅极以使该选择晶体管导通；以及将读取电压施加至漏极区域，该源极区域和该衬底区域连接至零电压(例如地)。
在擦除该设备的存储器平面的背景下，如果使用在控制栅极与衬底区域之间施加擦除电势差的擦除变体，则可以擦除属于存储器设备的同一第一线的两个相邻存储器单元(通过在该第一线的所有存储器单元的控制栅极与这两个相邻存储器单元的所共用衬底区之间施加该擦除电势差)。
相反地，如果使用在控制栅极与选择栅极之间施加擦除电势差的擦除变体，则可以通过将第二电压施加至控制栅极并且将第三电压施加至存储器单元的选择栅极来一次擦除存储器设备的一个存储器单元，从而仅在此存储单元的控制栅极与选择栅极之间产生擦除电势差。
还可以通过应用如上定义的编程方法、通过在这个存储器单元的控制栅极与衬底区域之间施加编程电势差同时使此存储器单元的选择晶体管导通来对如上定义的存储器设备的存储器平面的存储器单元进行编程。
还可以通过应用如上定义的读取方法、通过将读取控制电压施加至此存储器单元的控制栅极同时仅使这个存储器单元的选择晶体管导通来对如上定义的存储器设备的存储器平面的存储器单元进行读取。
附图说明
本实用新型的其他优点和特征将通过精读不以任何方式受限的实施例和应用的详细说明以及附图而变得明显，在附图中：
-图1至图22以示意性的方式涉及本实用新型的不同方面。
具体实施方式
在图1中，参考号CEL表示非易失性存储器单元，该非易失性存储器单元包括选择晶体管TRS和状态晶体管TR。
在此，选择晶体管是嵌入式竖直晶体管，该嵌入式竖直晶体管包括嵌入在衬底区域中的绝缘选择栅极SG。
状态晶体管TR包括浮栅FG，该浮栅在这个实施例中具有嵌入在衬底区域中的部分10和突出在衬底区域上方的部分11。
状态晶体管TR还包括控制栅极CG，该控制栅极通过绝缘材料OX1与浮栅FG绝缘并且更具体地在这种情况下与这个浮栅的突出上部11绝缘，该绝缘材料例如是诸如二氧化硅的栅氧化层，尽管这个示例不以任何方式受到限制。
存储器单元CEL在衬底区域中还包括漏极区域和源极区域S。
嵌入式选择栅极SG通过绝缘材料OX3与衬底区域和源极区域S电绝缘，该绝缘材料可以属于栅氧化层类型(例如二氧化硅)。
因此，源极区域S与选择栅极SG的绝缘下部31相接触。
浮栅FG的嵌入部分10通过绝缘材料OX2与选择栅极SG的上部30电绝缘，该绝缘材料在此再次地属于栅氧化层类型(例如二氧化硅)。
最后，浮栅的嵌入部分10通过绝缘材料OX4与衬底区域和漏极区域电绝缘，该绝缘材料在此再次地属于栅氧化层类型(例如二氧化硅)。
绝缘材料OX2的厚度至少等于、并且优选地大于其他绝缘材料OX1、OX3和OX4的厚度，从而在对单元进行编程的过程中在选择栅极与浮动栅极之间产生良好的电场。
尽管衬底区域与漏极区域可以完全地包围嵌入式选择栅极和浮动栅极的嵌入部分，这两个区域尤其出于集成到包括多个存储器单元矩阵的存储器平面中的目的通常包括被放置在嵌入式选择栅极SG的任一侧和浮栅的嵌入部分10的任一侧的两个衬底区SB1和SB2以及两个漏极区D1和D2。
最后，晶体管TR以常规方式包括在浮栅的突出部分11的各侧上并在控制栅极CG的各侧上的绝缘间隔物ESP。
在此展示的示例中，这两个漏极区D1和D2与浮栅的绝缘嵌入部分相接触。然而，这两个漏极区还可以远离浮栅的这个嵌入部分。
此外，如以下详述的，控制栅极CG、漏极区D1和D2中的每一者、衬底区SB1和SB2中的每一者、选择栅极SG和源极区域S借助于导电线(如金属化层)单独可极化。
换言之，它们可以至少关于其中一些通过可能不同或完全相同的电压以单独的方式被极化。
在此背景下，如本领域中常规的，提供了硅化区(为简洁起见，未在此附图中示出)以确保通过将这些硅化区连接至这些金属化层的导电触点来进行接触。
举例来讲，衬底区SB1和SB2可以具有p型导电性，而源极区域和漏极区D1和D2可以具有n型导电性。
此外，不同绝缘材料的厚度取决于所使用的技术，并且例如可以具有例如一百埃的量级。
然而，如以下详述的，绝缘材料OX3的厚度在某些情况下有利地是基于将施加至选择栅极SG的电压来选择的，以便防止此绝缘材料OX3被击穿。
应注意的是，选择晶体管TRS具有源极区域S但是没有这样的漏极区域，而状态晶体管TR具有漏极区域D1和D2但没有这样的源极区域。
然而，遵循本技术领域中的惯例，将接受本领域技术人员之间普遍的不恰当使用，并且将仍使用术语“晶体管”来表示选择晶体管TRS和状态晶体管TR，不管在一种情况下不存在漏极区域并且在另一种情况下不存在源极区域。
现在将参照图2至图5来描述用于对诸如图1中展示的存储器单元进行擦除、编程和读取的不同方法。
如以下详述的，此存储器单元可以通过福勒-诺得海姆效应来擦除；也就是说，擦除包括通过隧道效应来提取包含在晶体管的浮栅中的电荷，同时存储器单元可以通过在源极侧上注入载流子(已知为SSI，对应于“源极侧注入”)而被编程。
现在将更具体地参照图2来描述图1的存储器单元CEL的第一擦除模式。
在这种情况下，在控制栅极CG与这些衬底区之一(例如衬底区SB2)之间施加高于擦除阈值的擦除电势差。举例来讲，擦除阈值例如为约14伏特。
在这种情况下，擦除电势差被设置为20伏特，其高于擦除阈值。
这个擦除电势差例如是通过将-10伏特的电压施加至控制栅极CG并将+10伏特的电压施加至衬底区SB2而产生的。另一个衬底区SB1例如可以接地。第一零电压、或可能的几伏特的第一电压可以被施加至选择栅极SG；替代性地，这个选择栅极的电势可以保持浮动。
在任何情况下，这个选择栅极上存在的电压必须被适配成用于防止绝缘材料OX3被击穿。在此描述的示例中，厚度为90埃的材料OX3可以承受选择栅极SG与衬底区SB2之间约10伏特的电势差。
这两个漏极区D1和D2可以保持浮动。
至于源极区域，其例如可以被施加零电压(例如通过接地)，或者可以保持浮动。
现在将更具体地参照图3来描述存储器单元CEL的第二擦除模式。
在这个变体中，在控制栅极CG与选择栅极SG之间施加擦除电势差。更具体地，将第二电压(例如-10伏特的电压)被施加至控制栅极CG，并且第三电压(例如+10伏特的第三电压)被施加至选择栅极。
另一方面，这两个衬底区SB1和SB2的电势(也就是说衬底区域的电势)保持浮动。在变体中，这两个衬底区SB1和SB2可以连接至地(0伏特)。
显然，再一次地，考虑到选择栅极SG与衬底区SB1和SB2之间的电势差，被施加至选择栅极SG的第三电压被选择成防止绝缘材料OX3被击穿。
漏极区域D1和D2的电势可以保持浮动。源极区域的电势也可以保持浮动，或者零电压可以被施加至该源极区域。
如以下详述的，这种擦除模式可以用于单独擦除存储器平面的一个单元，而参照图2描述的擦除模式致使同时擦除具有公共衬底区的两个相邻存储器单元。
现在将更具体地参照图4来描述存储器单元CEL的编程模式。
为了执行此编程，施加编程电势差，这个电势差高于编程阈值，该编程阈值通常低于擦除阈值。出于指导，编程阈值为约7伏特。考虑到所计划的施加，编程阈值是电压，高于该电压则在可接受时段内执行编程。
在此描述的示例中，+10伏特的电压被施加至控制栅极CG，而零电压被施加至两个衬底区SB1和SB2。因此，+10伏特的编程电势差远高于编程阈值。
此外，第四电压(在这种情况下为1.5伏特)被施加至嵌入式选择栅极，这个电压被适配成用于使选择晶体管导通。
至于漏极区D1和D2，编程电压(例如在3伏特至5伏特之间、或者例如约4伏特)被施加至这些区中的一者或两者，从而产生足够的漏极电流，同时零电压被施加至源极区域S。
在这种情况下，借助于SSI(源极侧注入)现象来执行编程。
更确切地，由于浮栅与选择栅极被氧化物OX2间隔开并且由于这两个栅极的电势差，沿沟道产生了电势差。浮栅的电势充分高于选择栅极的电势。
因此，在将这两个栅极分开的沟道区中产生了竖直电场。
当选择晶体管导通时来自源极的电子被这个电场加速、获得动能、并且高可能性地具有比隧道氧化层的势垒更高的能量、并且一旦它们处于状态晶体管的沟道中则高可能性地被吸引朝向浮栅(由于在沟道与浮栅之间的水平电势差)。
为了确保电子以足够的数量在沟道中流动，有利地是建立相对高的漏极电势(在这种情况下，在3伏特至5伏特之间)。
现在将更具体地参照图5来描述存储器单元CEL的读取模式。
为了对单元CEL进行读取，读取控制电压(例如+5伏特)被施加至控制栅极CG，同时第五电压(例如+3伏特)被施加至选择栅极SG，从而使选择晶体管导通。
读取电压(例如+1伏特)还被施加至这两个漏极区D1和D2之一，源极区域S和这两个衬底区SB1和SB2连接至零电压(例如地)。
现在将更具体地参照图6来描述非易失性存储器设备的示例性实施例，该非易失存储器设备包括如上所述的那些存储器单元CEL的存储器平面PM。
存储器平面PM包括沿平行于第一方向DR1的多条第一线以及平行于第二方向DR2的多条第二线以矩阵形式安排的多个存储器单元CELi,j。
于是可以通过第一金属化层CGLj将同一第一线的具有下标j的所有单元的控制栅极CGi-1,j、CGi,j、CGi+1,j极化。
可以通过第二金属化层BLj(或位线)将所有单元CELi-1,j、CELi,j、CELi+1,j的漏极区Di-2,i-1、Di-1,i、Di,i+1、Di+1,i+2极化。
此外，同一第一线的具有下标j的两个相邻存储器单元CELi,j和CELi+1,j共享公共漏极区Di,i+1。
同一第二线的具有下标i的所有单元CELi,j、CELi,j+1、……的选择栅极SGi,j、SGi,j+1、……可以通过第三金属化层WLi(或字线)被极化。
此外，同一第一线的具有下标j的两个相邻存储器单元CELi,j和CELi+1,j共享公共漏极区SBi,i+1，并且同一第二线的具有下标i的所有这些公共衬底区可以通过第四金属化层SBLi,i+1被极化。
最后，可以优选地借助于多个触点同时极化存储器平面的所有存储器单元的源极区域S，以便使对源极平面的访问阻力最小化。
现在将更具体地参照图7至图10来描述在图6中展示的存储器平面PM中使用的擦除方法、编程方法和读取方法。
在图7中，-10伏特的电压被施加至线，并且零电压被施加至具有除j之外的下标的其他线CGL。
此外，因为这些公共衬底区是单独可极化的，借助于相应的金属化层SBLi,i+1、SBLi-1,i和SBLi+1,i+2将+10伏特的电压施加至公共衬底区SBi,i+1并且将零电压施加至其他公共衬底区SBi-1,i、SBi+1,i+2。还将零电压施加至存储器平面的所有存储器单元的所有选择栅极，并且对于源极区同样这样做，同时漏极区Di-2,i-1、Di-1,i、Di,i+1、Di+1,i+2……保持浮动。
因此，在存储器单元CELi,j的控制栅极CGi,j与公共衬底区SBi,i+1之间、并且在相邻存储器单元CELi+1,j的控制栅极CGi+1,j与同一公共衬底区SBi,i+1之间施加高于擦除阈值的擦除电势差。
因此，第一线的具有下标j的两个相邻单元CELi,j和CELi+1,j被同时擦除。
在图8中示出的擦除模式中，将-10伏特的电压施加至与栅极CGLj耦合的控制栅极，并且将零电压施加至与具有除j之外的下标的金属化层CGL相连的控制栅极，同时将零电压施加至除存储器单元CELi,j的选择栅极SGi,j(经由字线WLi对该选择栅极施加+10的电压)之外的所有存储器单元的所有选择栅极。
在此再次地，这些源极被引至零电势，并且这些漏极区保持浮动。
因此，因为零电压被施加至与除金属化层CGLj之外的金属化层CGL相连的控制栅极，所以+20伏特的擦除电势差被单独地施加在单元CELi,j的控制栅极CGi,j与选择栅极SGi,j之间，从而可以单独擦除此存储器单元。
图9示出了存储器平面PM的存储器单元CELi,j的编程模式。
在这个程序中，将+10伏特的电压施加至与线CGLj相连的控制栅极，并且将零电压施加至与具有除j之外的下标的线CGL相连的其他控制栅极。
零电压被施加至所有衬底区并且还被施加至源极区。
还将1.5伏特的电压施加至与字线WLi相连的所有存储器单元的选择栅极，同时将例如4伏特的电压施加至与位线BLj相连的漏极区。
因此，只有存储器单元CELi,j的选择晶体管导通同时还在其控制栅极与这些衬底区之间具有+10伏特的电势差，从而确保其被编程。
同样的道理适用于图10中示出的读取模式，使用不同的电压值，即
在与线CGLj相连的控制栅极上使用+5伏特，
在与其他线CGL相连的控制栅极上使用0伏特，
在与位线BLj相连的漏极区上使用1伏特，
在这些衬底区上使用0伏特，
在这些源极区上使用0伏特，并且
在与字线WLi相连的单元的选择栅极上使用3伏特。
因此仅对单元CELi,j进行读取。
现在将更具体地参照图11至图20，从而高度示意性地描述用于制造如上所述的存储器设备的方法的一些步骤，这些附图展示了在选择栅极、衬底区和源极区域上进行接触的方式。
在图11至图20各图中，左手侧示出部分截面图，第二方向DR2垂直于此左手部分的平面，同时附图的右手部分示出沿附图的左手部分的线AA截取的截面图，第二方向DR2这次平行于此右手部分的平面。
在图11中，参考号11表示衬底，以常规且已知的方式使用硬掩膜HM在该衬底中形成沟槽TCH。
在刻蚀这个沟槽TCH之后，区域110示意性地示出了未来的源极区域，而位于沟槽TCH的任一侧上的区111将形成未来的衬底区。
如以下详述的，沟槽TCH被设计成用于接收多个存储器单元的嵌入式选择栅极连同多个存储器单元的浮栅的嵌入部分。
然后，如在图12中示出的，在例如形成一层二氧化硅13(其将形成使选择晶体管与衬底区域绝缘的未来氧化物OX3)之后，以常规方式使第一多晶硅层12沉积，尤其是填充沟槽TCH。
然后，如在图13中示出的，使用另一个硬掩膜HM来用于对多晶硅12进行局部刻蚀，从而产生残留多晶硅区域120。
如以下详述的，这个多晶硅区域120将形成未来的嵌入式选择栅极。
为了简化附图，未展示在区域120上方覆盖区111的氧化物部分13。在任何情况下，未展示的这些氧化物部分13将在下个步骤中被另一个二氧化硅层覆盖。
这是因为，如在图14中示出的，二氧化硅14以常规且已知的方式在图13的结构上生长。这种在高度掺杂的多晶硅上的生长将确保未来的氧化物OX2被生产具有更大的厚度。
如在图15中示出的，第二多晶硅层15随后沉积在氧化物层14上。
然后，如在图16中示出的，使用另一个硬掩膜HM对多晶硅层15进行局部刻蚀，从而限定将多晶硅块150分开的两个沟槽TCH1和TCH2。
然后，绝缘材料层17(例如，本领域技术人员已知的首字母缩略词为ONO的二氧化硅、氮化硅和二氧化硅堆叠)被沉积在图16的结构上。
然后，在图18中，沉积第三多晶硅层18以覆盖绝缘材料17。
然后，如在图19中示出的，使用另一个硬掩膜HM执行进一步的刻蚀，从而界定浮栅和控制栅极。
在该图的右手侧上，参考号1510和1520代表两个相邻单元的两个浮栅，而参考号80代表这两个相邻单元的控制栅极。
在该图的左手侧上，可以看出多晶硅的刻蚀部分151的确具有形成浮栅的嵌入部分的嵌入部分以及在衬底区111上方突出的部分。
应注意的是，为简洁起见，这些附图没有示出用于尤其使两个相邻单元的两个控制栅极绝缘的绝缘区。
材料14对应于图1的绝缘材料OX2，而材料17尤其对应于图1的氧化物OX1，并且材料13对应于图1的氧化物OX3。
如在图20中示出的，可以使用在图19的右手部分的右边示出的阶梯部1200的上表面1201来提供针对此线的单元的选择栅极的接触区，此接触区与字线WL相连。
此外，如在图20中示出的，用于接触源极区域110的接触区CS是通过使用阱1100来提供的，该阱通过绝缘区域RIS侧向地与阶梯部1200绝缘。
类似地，使用其他多晶硅阱(出于简化原因在图20上未示出)以与针对源极区域描述的类似方式接触这些衬底区111。
本实用新型不局限于以上描述的实施例和应用，而包括其所有变体。
因此，如在图21中展示的，可以提供存储器单元CEL，该存储器单元具有完全嵌入在衬底中在嵌入式选择栅极SG1上方的浮栅FG1。
因此，此存储器单元的控制栅极CG1仅需衬底上方的单个多晶硅层。
如在图22中示出的，还可以提供存储器单元CEL，该存储器单元的浮栅包括由控制栅极CG2的第一部分201分开的两个绝缘块FG20和FG21，此第一部分201延伸至嵌入式绝缘选择栅极SG2附近。
绝缘材料(例如栅氧化层)OX5使这两个块FG20和FG21与控制栅极CG2的第一部分201电绝缘。
控制栅极CG2还具有第二部分200，该第二部分与浮栅的这两个块FG20和FG21绝缘并且覆盖这两个块。
此单元有利地确保了每个单元存储两位。
还可以具有图21和图22的实施例的组合，换言之，具有由两个块构成的浮栅，这两个块完全嵌入在衬底中并且由控制栅极的第一部分201分开，然后通过在衬底上方的单层多晶硅形成控制栅极的第二部分200。

Claims (7)

1.一种非易失性存储器设备，其特征在于，所述非易失性存储器设备包括至少一个存储器单元(CEL)，所述至少一个存储器单元包括：选择晶体管(TRS)，所述选择晶体管包括嵌入在半导体衬底区域(SB1，SB2)中的绝缘选择栅极(SG)；半导体源极区域(S)，所述半导体源极区域与所述嵌入式绝缘选择栅极的下部(31)接触；状态晶体管(TR)，所述状态晶体管包括具有嵌入在所述衬底区域中在所述嵌入式绝缘选择栅极的上部(30)上方的至少一个绝缘部分(10)的浮栅(FG)、半导体漏极区域(D1，D2)、以及与所述浮栅绝缘并且部分地位于所述浮栅上方的控制栅极(CG)，所述源极区域(S)、所述漏极区域(D1，D2)和所述衬底区域(SB1，SB2)以及所述控制栅极(CG)是单独可极化的。
2.根据权利要求1所述的设备，其特征在于，所述存储器单元(CEL)可通过福勒-诺得海姆效应擦除并且可通过源极侧载流子注入进行编程。
3.根据权利要求1所述的设备，其特征在于，所述浮栅(FG1)完全嵌入在所述衬底中。
4.根据权利要求1所述的设备，其特征在于，所述浮栅包括两个绝缘块(FG21，FG22)，所述两个绝缘块由所述控制栅极(CG2)的第一部分(201)分开并且被所述控制栅极的第二部分(200)覆盖，所述第一部分延伸至所述嵌入式绝缘选择栅极附近。
5.根据权利要求1所述的设备，其特征在于，所述衬底区域包括两个单独可极化的衬底区(SB1，SB2)，所述两个单独可极化的衬底区位于所述嵌入式选择栅极的任一侧和所述浮栅的所述至少一个嵌入部分的任一侧。
6.根据权利要求1所述的设备，其特征在于，所述漏极区域包括两个单独可极化的漏极区(D1，D2)，所述两个单独可极化的漏极区位于所述浮栅的所述至少一个嵌入部分的任一侧。
7.根据权利要求5或6所述的设备，其特征在于，包括存储器平面(PM)，所述存储器平面包括沿平行于第一方向(DR1)的多条第一线以及平行于第二方向(DR2)的多条第二线以矩阵形式安排的多个存储器单元(CELi,j)，同一第一线的所有单元的控制栅极(CGi,j)可通过第一金属化层(CGLj)被极化，同一第一线的所有单元的漏极区可通过第二金属化层(BLj)被极化，并且同一第一线的两个相邻存储器单元(CELi,j，CELi+1,j)共享公共漏极区，同一第二线的所有单元的选择栅极(SGi,j)可通过第三金属化层(WLi)被极化，同一第一线的两个相邻存储器共享公共衬底区，并且同一第二线的所有公共衬底区可通过第四金属化层(SBLi,i+1)被极化，并且所述存储器平面的所有存储器单元的源极区域可同时被极化。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107689378A (zh) * 2016-08-05 2018-02-13 意法半导体(鲁塞)公司 紧凑型非易失性存储器设备

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110010606B (zh) * 2018-01-05 2023-04-07 硅存储技术公司 衬底沟槽中具有浮栅的双位非易失性存储器单元
FR3085530B1 (fr) 2018-08-31 2020-10-02 St Microelectronics Rousset Circuit integre comportant au moins une cellule memoire avec un dispositif anti-fusible.
US10903360B1 (en) * 2020-01-13 2021-01-26 International Business Machines Corporation Vertically integrated memory cells with complementary pass transistor selectors

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780892A (en) * 1995-03-21 1998-07-14 Winbond Electronics Corporation Flash E2 PROM cell structure with poly floating and control gates
US6930348B2 (en) * 2003-06-24 2005-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dual bit split gate flash memory
JP4405405B2 (ja) * 2004-04-15 2010-01-27 株式会社東芝 不揮発性半導体記憶装置
US7126188B2 (en) * 2004-05-27 2006-10-24 Skymedi Corporation Vertical split gate memory cell and manufacturing method thereof
CN103003934B (zh) * 2010-07-16 2015-07-01 株式会社半导体能源研究所 半导体器件
US8940604B2 (en) * 2012-03-05 2015-01-27 Stmicroelectronics (Rousset) Sas Nonvolatile memory comprising mini wells at a floating potential
FR3012673B1 (fr) 2013-10-31 2017-04-14 St Microelectronics Rousset Memoire programmable par injection de porteurs chauds et procede de programmation d'une telle memoire
FR3021806B1 (fr) * 2014-05-28 2017-09-01 St Microelectronics Sa Procede de programmation d'une cellule memoire non volatile comprenant une grille de transistor de selection partagee
US9286982B2 (en) * 2014-08-08 2016-03-15 Silicon Storage Technology, Inc. Flash memory system with EEPROM functionality
FR3030883B1 (fr) * 2014-12-17 2017-12-22 Stmicroelectronics Rousset Cellule memoire a grille de selection verticale formee dans un substrat de type fdsoi
FR3054920B1 (fr) * 2016-08-05 2018-10-26 Stmicroelectronics (Rousset) Sas Dispositif compact de memoire non volatile

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107689378A (zh) * 2016-08-05 2018-02-13 意法半导体(鲁塞)公司 紧凑型非易失性存储器设备
US10930351B2 (en) 2016-08-05 2021-02-23 Stmicroelectronics (Rousset) Sas Compact non-volatile memory device

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