CN104541368A - 具有耗尽型浮置栅极沟道的分裂栅存储器单元及其制造方法 - Google Patents
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Abstract
一种存储器装置，具有：第一导电类型的半导体材料衬底；在所述衬底中第二导电类型的第一和第二间隔开的区域，在所述衬底中在所述第一和第二间隔开的区域之间具有沟道区；在所述衬底上方且与所述衬底绝缘的导电浮置栅极，其中所述浮置栅极至少部分地布置在所述第一区域和所述沟道区的第一部分上方；与所述浮置栅极横向相邻且与所述浮置栅极绝缘的导电第二栅极，其中所述第二栅极至少部分地布置在所述沟道区的第二部分上方且与所述沟道区的第二部分绝缘；并且其中，所述沟道区第一部分的至少一部分为第二导电类型。
Description
技术领域
本发明涉及分裂栅非易失性闪存单元及其制造方法，并且尤其涉及在浮置栅极下方衬底中具有修改导电类型的存储器单元。
背景技术
具有选择栅极、浮置栅极、控制栅极和擦除栅极的分裂栅非易失性闪存单元是本领域中已知的。参见例如美国专利号6,747,310、7,868,375和7,927,994以及公开申请2011/0127599，这些专利和申请均以引用的方式全文并入本文以用于所有目的。这种分裂栅存储器单元包括衬底中的沟道区，该沟道区在源极和漏极之间延伸。沟道区具有位于浮置栅极下的第一部分（在下文中称作FG沟道，其导电性受浮置栅极控制）以及位于选择栅极下的第二部分（在下文中称作“WL沟道”（字线），其导电性受选择栅极控制）。
为了针对读取、编程和擦除提高性能并降低操作电压，可优化各种绝缘以及其他厚度。然而，存在对不能仅通过单元几何结构优化来实现的进一步单元优化的需要。
发明内容
出色的单元优化已经在存储器装置中实现，该存储器装置具有：第一导电类型的半导体材料衬底；所述衬底中的第二导电类型的第一和第二间隔开的区域，在所述衬底中在所述第一和第二间隔开的区域之间具有沟道区；位于所述衬底上方且与所述衬底绝缘的导电浮置栅极，其中所述浮置栅极至少部分地布置在所述第一区域和所述沟道区的第一部分上方；与所述浮置栅极横向相邻且与所述浮置栅极绝缘的导电第二栅极，其中所述第二栅极至少部分地布置在所述沟道区的第二部分上方且与所述第二部分绝缘，并且其中所述沟道区第一部分的至少一部分为第二导电类型。
一种形成存储器装置的方法，包括：提供第一导电类型的半导体材料衬底；在所述衬底中形成第二导电类型的第一和第二间隔开的区域，在所述衬底中在所述第一和第二间隔开的区域之间具有沟道区，其中所述沟道区具有第一和第二部分；在所述沟道区第一部分中形成具有所述第二导电类型的区域；形成位于所述衬底上方且与所述衬底绝缘的导电浮置栅极，其中所述浮置栅极至少部分地布置在所述第一区域和所述沟道区的所述第一部分上方；以及形成与所述浮置栅极横向相邻且与所述浮置栅极绝缘的导电第二栅极，其中所述第二栅极至少部分地布置在所述沟道区的第二部分上方且与所述沟道区的第二部分绝缘。
通过对说明书、权利要求和附图的查看，本发明的其他目的和特征将变得显而易见。
附图说明
图1为四栅存储器单元的侧剖视图，其中FG沟道具有与衬底导电类型不同的区域。
图2A至图2M为根据本发明的侧剖视图，图示了用于制造非易失性存储器单元的过程中的步骤。
图3为三栅存储器单元的侧剖视图，其中FG沟道具有与衬底导电类型不同的区域。
图4为双栅存储器单元的侧剖视图，其中FG沟道具有与衬底导电类型不同的区域。
具体实施方式
本发明通过使FG沟道导电类型与衬底导电类型相反（这形成耗尽型FG晶体管）来提升性能和耐久性，包括降低操作电压。
图1图示了通过本发明技术形成的非易失性存储器单元10的剖视图。尽管图2的存储器单元10是能够受益于本发明的技术的类型的示例，但是它仅是一个示例并且不应当被视为具有限制性。存储器单元10被制作于P导电类型的基本上单晶的衬底12（诸如单晶硅）中。在衬底12内是第二导电类型的区域14。如果第一导电类型为P，则第二导电类型为N。区域14与第二导电类型的另一区域16间隔开。在区域14和16之间是沟道区18，沟道区18包括WL沟道18a和FG沟道18b，并且提供区域14和区域16之间的电荷传导。FG沟道18b具有掺杂区19，掺杂区19具有与衬底导电类型相反的导电类型。因此，对于P导电类型衬底，FG沟道18b中的区域19为N导电类型。作为非限制性示例，衬底12为P导电类型，区域14和16为N+导电类型，并且FG沟道18b中的区域19为N-导电类型。
选择栅极20位于衬底12上方并且与衬底12间隔开且与其绝缘，选择栅极20也被称作字线20。选择栅极20位于沟道区18的第一部分（即，WL沟道部分18a）上方。沟道区18的WL沟道部分18a紧密邻接区域14。因此，选择栅极20与区域14重叠很小或不重叠。浮置栅极22也位于衬底12上方并且与衬底12间隔开且与其绝缘。浮置栅极22位于沟道区18的第二部分（即，FG沟道部分18b）和区域16的一部分上方。沟道区18的FG沟道部分18b与沟道区18的WL沟道部分18a不同。因此，浮置栅极22与选择栅极20横向间隔开并且与选择栅极20绝缘且相邻。擦除栅极24位于区域16上方且与区域16间隔开，并且与衬底12绝缘。擦除栅极24与浮置栅极22横向绝缘且与其间隔开。选择栅极20在浮置栅极22的一侧，并且擦除栅极24在浮置栅极22的另一侧。最后，控制栅极26位于浮置栅极22上方并且与浮置栅极22绝缘且与其间隔开。控制栅极26位于擦除栅极24和选择栅极20之间且与擦除栅极24和选择栅极20绝缘。
FG沟道18b中的区域19具有与限定沟道区18的衬底12的导电类型相反的导电类型，区域19的形成提供若干优势，包括降低操作电压、更宽的操作窗口以及更高的编程擦除耐久性。
利用多晶到多晶（poly-to-poly）福勒-诺得海姆（Fowler-Nordheim）电子隧穿进行擦除，并且利用源-侧热电子注入进行编程的分裂栅存储器单元的循环耐久性受到电荷转移介电层中的电子俘获过程的限制。单元操作窗口可被描述为擦除和编程状态中的单元阈值电压（对应地，V te和V tp）之差，其中单元阈值电压相对于控制栅极26而测得。在浮置栅极22和擦除栅极24之间的隧道氧化物30中以及在浮置栅极22下的浮置栅极氧化物32中进行的循环引起电荷俘获导致操作窗口缩小。已经证明操作窗口的减小从“擦除侧”发生，即，在循环期间V te增加，而V tp未示出显著的变化。单元擦除性能可以按照擦除期间施加于单元的EG电压来表征，EG电压需要实现一定水平的FG电势或单元读取电流，其被认为是状态“1”。后文将该电压称作V 擦除。在循环期间V 擦除增加，并且最后可超过用于擦除存储器阵列的EG电压（V e）。这种状况表示“擦除失败”。存储器单元耐久性能力取决于V e-V 擦除的差。一种改善存储器单元和存储器阵列耐久性的方法是降低单元的V擦除。
本发明基于V 擦除和浮置栅极阈值电压FG V t之间的关系利用V 擦除降低的方法。浮置栅极电压FG V t对V 擦除的作用表达为
(1)
其中CR EG为EG-FG电容耦合系数。V 擦除随FG V t的降低而减小。在CR EG的典型值0.2时，浮置栅极电压FG V t一伏的降低导致V 擦除的约1.25V的变化。
V te以1/CR CG因子遵循浮置栅极电压FG V t，其中CR CG是CG-FG电容耦合系数：
(2)
因此随着FG V t降低，V te被更多地减小。
在编程期间当FG沟道导电时，即当下述条件适用时，所述单元中的编程效率很高，并且当下述条件不再适用时，所述单元中的编程效率几乎停止：
(3)
其中Q是FG中的电荷；C是FG的电容；CR i V i 是编程期间所有单元节点上电容耦合系数和电压的乘积；V SL是编程期间的源极(16)电压。
假定栅极电压在编程期间恒定，FG V t的任何变化直接转化为编程后FG电子电荷的变化：
(4)
V tp（其为编程后单元的控制栅极电压CG V t）的定义为：
(5)
其中V WL和CR WL分别是单元V tp测量期间的WL电压和WL-FG电容耦合系数。由等式(4)–(5)得到
(6)
这意味着V tp不取决于FG V t：如果FG V t降低，单元就会被编程得更深以便V tp保持恒定。
上述分析示出，降低FG V t加宽擦除侧的单元操作窗口（V 擦除降低，V te被更多地减小），并且不影响单元编程性能（V tp保持不变）。
图2A-2M图示了用于制造四栅非易失性存储器单元10的过程中的步骤的剖视图。从图2A开始，在该图中示出了通过如下方式的P型单晶硅衬底12中N-区域19的形成：首先在衬底12上沉积光刻胶材料（未示出），随后执行掩模步骤以穿过光刻胶材料暴露衬底12的所选部分。使用光刻胶作为掩模，衬底12的暴露部分经受导致N-区域19的高电压离子（N-型）注入。在去除光刻胶后，在衬底12上形成二氧化硅层40。对于90n nm（或120nm）过程，二氧化硅层40可为大约80-110埃。之后，第一多晶硅（或非晶硅）层42被沉积或形成在二氧化硅层40上。第一多晶硅层42可为大约300-800埃。随后在垂直于选择栅极20的方向上对第一多晶硅层42进行图案化。
参照图2B，诸如二氧化硅（或者甚至复合层，诸如ONO）之类的另一绝缘层44被沉积或形成在第一多晶硅层42上。取决于材料是二氧化硅还是ONO，该层44可为大约100-200埃。然后第二多晶硅层46被沉积或形成在层44上。第二多晶硅层46可为大约500-4000埃厚。绝缘体的另一层48被沉积或形成在第二多晶硅层46上并且在随后的干法蚀刻期间用作硬掩模。在优选实施例中，层48是复合层，包括氮化硅48a、二氧化硅48b和氮化硅48c，其中各个尺寸可以是层48a的200-600埃、层48b的200-600埃、以及层48c的500-3000埃。
参照图2C，光刻胶材料（未示出）被沉积在图2B中所示的结构上，并且形成掩模步骤以使光刻胶材料的所选部分暴露。对光刻胶进行显影，并且通过将该光刻胶用作掩模来蚀刻该结构。复合层48、第二多晶硅层46、绝缘层44然后被各向异性蚀刻，直到第一多晶硅层42被暴露。在图2C中示出了所得结构。尽管仅示出了两个“堆叠”S1和S2，但是应当清楚的是，存在彼此分离的多个这种“堆叠”。在上述光刻过程（用于产生图2C结构，其规定从层46形成控制栅极）中所使用的掩模可与用于形成区域19的光刻过程所使用的掩模相同。
参照图2D，二氧化硅49被沉积或形成在该结构上。这之后是氮化硅层50的沉积。二氧化硅49和氮化硅50被各向异性蚀刻，以留下围绕堆叠S1和S2中的每个堆叠的间隔物51（它是二氧化硅49和氮化硅50的组合）。在图2D中示出了所得结构。
参照图2E，光刻胶掩模被形成在堆叠S1和S2之间的区域上方以及其他交替的成对堆叠上。为了该讨论的目的，堆叠S1和S2之间的该区域将被称作“内区域”，并且不被光刻胶覆盖的区域将被称作“外区域”。外区域中的暴露的第一多晶硅42被各向异性蚀刻。氧化物层40类似地被各向异性蚀刻。在图2E中示出了所得结构。
参照图2F，从图2E中所示的结构去除光刻胶材料。然后沉积或形成氧化物层52。然后氧化物层52经受各向异性蚀刻，从而留下与堆叠S1和S2相邻的间隔物52。在图2F中示出了所得结构。
参照图2G，然后光刻胶材料被沉积并且被遮蔽，从而在堆叠S1和S2之间的内区域中留下开口。再次，类似于图2E中示出的图，光刻胶在其他交替成对的堆叠之间。堆叠S1和S2之间的内区域中的多晶硅42（以及其他交替成对的堆叠）被各向异性蚀刻。多晶硅42下的二氧化硅层40也可被各向异性地蚀刻。所得结构经受高电压离子注入，形成区域16。在图2G中示出了所得结构。
参照图2H，通过例如湿法蚀刻或干法各向同性蚀刻来去除内区域中与堆叠S1和S2相邻的氧化物间隔物52。参照图2I，去除堆叠S1和S2的外区域中的光刻胶材料。二氧化硅54被沉积或形成在每个地方。在图2I中示出了所得结构。
参照图2J，该结构再次被光刻胶材料覆盖，并且执行掩摸步骤以使堆叠S1和S2的外区域暴露并留下覆盖堆叠S1和S2之间的内区域的光刻胶材料。执行氧化物各向异性蚀刻，以减小堆叠S1和S2的外区域中的间隔物54的厚度，并且从外区域中的暴露的硅衬底12完全去除二氧化硅。在图2J中示出了所得结构。
参照图2K，二氧化硅薄层56被形成在该结构上。该氧化物层56是选择栅极和衬底12之间的栅极氧化物。参照图2L，多晶硅被沉积在每个地方。然后多晶硅经受各向异性蚀刻，从而在堆叠S1和S2的外区域中形成间隔物，这形成共享一公共区域16的彼此相邻的两个存储器单元10的选择栅极20。此外，堆叠S1和S2的内区域内的间隔物被合并在一起，从而形成由两个相邻存储器单元10所共享的单个擦除栅极24。
参照图2M，绝缘体层62被沉积在该结构上，并且被各向异性蚀刻以形成紧挨选择栅极20的间隔物62。绝缘体62可以是包括二氧化硅和氮化硅的复合层。之后，执行离子注入步骤，以形成区域14。另一侧上的这些存储器单元中的每个存储器单元共享一公共区域14。绝缘体和金属化层随后被沉积并被图案化以形成位线70和位线接触点72。编程、读取和擦除操作以及特别是要施加的电压可以与在USP 6,747,310中阐述的那些相同，USP 6,747,310的公开内容已以引用的方式全文并入文本。在图2M中图示了所得结构。
区域19在FG沟道内的形成可在其他分裂栅存储器单元配置中实施。例如，美国专利7,315,056公开了具有三个栅极（浮置栅极、控制栅极和编程/擦除栅极）的分裂栅存储器单元，并且以引用的方式全文并入本文以用于所有目的。图3图示了经修改以在FG沟道中包括区域19的三栅存储器单元。具体来说，这个存储器单元配置包括浮置栅极80、与浮置栅极80横向相邻并向上延伸且到浮置栅极80上方的控制栅极82、以及位于浮置栅极80的另一侧上并向上延伸且到浮置栅极80上方的编程/擦除栅极84。借助这种单元设计，通过向FG沟道区添加区域19，由于控制栅极和浮置栅极之间的更高耦合，浮置栅极电压FG V t对V 擦除的作用甚至更强。浮置栅极电压FG V t对编程操作的作用是类似的。编程在特定值的表面电势处有效地停止，因此所述单元将在更低的浮置栅极电压FG V t下编程得更深：
(7)
通过添加区域19，还能降低源极16和浮置栅极之间的重叠，从而更好地缩小至更小的单元尺寸。
美国专利5,029,130公开了具有两个栅极（浮置栅极和控制栅极）的分裂栅存储器单元，并且以引用的方式全文并入本文以用于所有目的。图4图示了经修改以在FG沟道中包括区域19的双栅存储器单元。具体来说，这个存储器单元配置包括浮置栅极90以及与浮置栅极90横向相邻并向上延伸且到浮置栅极90上方的控制栅极92。区域19的添加降低了操作电压并增大了单元操作窗口。
应当理解，本发明不限于上述的和本文中图示的（一个或多个）实施例，而是涵盖落在所附权利要求的范围内的任何和所有变型。例如，本文中对本发明的提及不旨在限制任何权利要求或权利要求术语的范围，而是相反地仅对可以被权利要求中的一项或多项所覆盖的一个或多个特征进行提及。上文描述的材料、过程和数值示例仅仅是示例性的，并且不应被认为限制权利要求。例如，代替执行用于在衬底12中形成区域19的选择性N型注入，整个衬底12可经受N型注入，随后在浮置栅极形成后，以在浮置栅极下保持N型注入的方式经受选择性P型注入，以产生具有N型区域19的P型衬底。此外，衬底可为具有P型区域19的N型衬底。另外，根据权利要求和说明书中显而易见的是，并非所有方法步骤都需要以所图示或所声称的精确顺序来执行，而是以允许本发明的存储器单元的适当形成的任意顺序来执行。最后，单个材料层可以被形成为这种或类似材料的多个层，并且反之亦然。
应当注意到，如本文所使用的，术语“在…上方”和“在…上”均包含地包括“直接在…上”（之间没有布置中间材料、元件或空间）和“间接在…上”（之间布置中间材料、元件或空间）。类似地，术语“相邻”包括“直接相邻”（之间没有布置中间材料、元件或空间）和“间接相邻”（之间布置有中间材料、元件或空间），“被安装到”包括“被直接安装到”（之间没有布置中间材料、元件或空间）和“被间接安装到”（之间布置有中间材料、元件或空间），以及“被电耦合”包括“被直接电耦合到”（之间没有将元件电连接在一起的中间材料或元件）和“被间接电耦合到”（之间有将元件电连接在一起的中间材料或元件）。例如，“在衬底上方”形成元件包括在之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在之间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。
Claims (20)
1.一种存储器装置，包括：
第一导电类型的半导体材料衬底；
在所述衬底中第二导电类型的第一和第二间隔开的区域，在所述衬底中在所述第一和第二间隔开的区域之间具有沟道区；
在所述衬底上方且与所述衬底绝缘的导电浮置栅极，其中所述浮置栅极至少部分地布置在所述第一区域和所述沟道区的第一部分上方；
与所述浮置栅极横向相邻且与所述浮置栅极绝缘的导电第二栅极，其中所述第二栅极至少部分地布置在所述沟道区的第二部分上方且与所述第二部分绝缘；
其中，所述沟道区第一部分的至少一部分为第二导电类型。
2.根据权利要求1所述的存储器装置，其中所述第二栅极具有与所述浮置栅极横向相邻且与所述浮置栅极绝缘的第一部分以及向上延伸且到所述浮置栅极上方且与所述浮置栅极绝缘的第二部分。
3.根据权利要求1所述的存储器装置，还包括：
横向位于所述浮置栅极的一侧且与所述浮置栅极绝缘的导电编程/擦除栅极，其中所述编程/擦除栅极至少部分地布置在所述第一区域上方且与所述第一区域绝缘；以及
所述第二栅极横向位于所述浮置栅极的所述一侧的相对侧且与所述浮置栅极绝缘。
4.根据权利要求1所述的存储器装置，还包括：
位于所述浮置栅极上方且与所述浮置栅极绝缘的导电控制栅极；
横向位于所述浮置栅极的一侧且与所述浮置栅极绝缘的导电擦除栅极，其中所述擦除栅极至少部分地布置在所述第一区域上方且与所述第一区域绝缘；以及
所述第二栅极横向位于所述浮置栅极的所述一侧的相对侧且与所述浮置栅极绝缘。
5.根据权利要求1所述的存储器装置，其中所述沟道区第二部分为第一导电类型。
6.根据权利要求1所述的存储器装置，其中所述第一导电类型为P导电类型，并且所述第二导电类型为N导电类型。
7.根据权利要求6所述的存储器装置，其中所述第一和第二区域为N+导电类型，并且所述沟道区第一部分为N-导电类型。
8.一种形成存储器装置的方法，包括：
提供第一导电类型的半导体材料衬底；
在所述衬底中形成第二导电类型的第一和第二间隔开的区域，在所述衬底中在所述第一和第二间隔开的区域之间具有沟道区，其中所述沟道区具有第一和第二部分；
在所述沟道区第一部分中形成具有所述第二导电类型的区域；
形成在所述衬底上方且与所述衬底绝缘的导电浮置栅极，其中所述浮置栅极至少部分地布置在所述第一区域和所述沟道区的第一部分上方；
形成与所述浮置栅极横向相邻且与所述浮置栅极绝缘的导电第二栅极，其中所述第二栅极至少部分地布置在所述沟道区的第二部分上方且与所述沟道区的第二部分绝缘。
9.根据权利要求8所述的方法，其中所述第二栅极具有与所述浮置栅极横向相邻且与所述浮置栅极绝缘的第一部分以及向上延伸且到所述浮置栅极上方且与所述浮置栅极绝缘的第二部分。
10.根据权利要求8所述的方法，还包括：
形成横向位于所述浮置栅极的一侧且与所述浮置栅极绝缘的导电编程/擦除栅极，其中所述编程/擦除栅极至少部分地布置在所述第一区域上方且与所述第一区域绝缘；以及
所述第二栅极横向位于所述浮置栅极的所述一侧的相对侧且与所述浮置栅极绝缘。
11.根据权利要求8所述的方法，还包括：
形成位于所述浮置栅极上方且与所述浮置栅极绝缘的导电控制栅极；
形成横向位于所述浮置栅极的一侧且与所述浮置栅极绝缘的导电擦除栅极，其中所述擦除栅极至少部分地布置在所述第一区域上方且与所述第一区域绝缘；以及
所述第二栅极横向位于所述浮置栅极的所述一侧的相对侧且与所述浮置栅极绝缘。
12.根据权利要求8所述的方法，其中所述沟道区第二部分为第一导电类型。
13.根据权利要求8所述的方法，其中所述导电控制栅极的形成以及所述沟道区第一部分中的所述区域的形成使用相同的光刻掩模来执行。
14.根据权利要求8所述的方法，其中所述沟道区第一部分中具有第二导电类型的所述区域的形成包括：
向所述沟道区第一部分中的所述区域注入第二导电类型的掺杂剂。
15.根据权利要求8所述的方法，其中所述第一导电类型是P导电类型，以及所述第二导电类型是N导电类型。
16.根据权利要15所述的方法，其中所述沟道区第一部分中具有第二导电类型的所述区域的形成包括：
向所述沟道区第一部分中的所述区域注入N导电类型的掺杂剂。
17.根据权利要15所述的方法，其中所述沟道区第一部分中具有第二导电类型的所述区域的形成包括：
向所述衬底中注入N导电类型的掺杂剂；以及
以排除所述沟道区第一部分中的所述区域的方式向所述衬底中注入P导电类型的掺杂剂。
18.根据权利要15所述的方法，其中所述第一和第二区域为N+导电类型，以及所述沟道区第一部分为N-导电类型。
19.根据权利要18所述的方法，其中所述沟道区第一部分中具有第二导电类型的所述区域的形成包括：
向所述沟道区第一部分中的所述区域注入N-导电类型的掺杂剂。
20.根据权利要18所述的方法，其中所述沟道区第一部分中具有第二导电类型的所述区域的形成包括：
向所述衬底中注入N-导电类型的掺杂剂；以及
以排除所述沟道区第一部分中的所述区域的方式向所述衬底中注入P导电类型的掺杂剂。
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