JP3891874B2 - 不揮発性メモリ素子 - Google Patents
不揮発性メモリ素子 Download PDFInfo
- Publication number
- JP3891874B2 JP3891874B2 JP2002104598A JP2002104598A JP3891874B2 JP 3891874 B2 JP3891874 B2 JP 3891874B2 JP 2002104598 A JP2002104598 A JP 2002104598A JP 2002104598 A JP2002104598 A JP 2002104598A JP 3891874 B2 JP3891874 B2 JP 3891874B2
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- region
- gate
- sidewall
- electron injection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000002347 injection Methods 0.000 claims description 56
- 239000007924 injection Substances 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 30
- 239000012535 impurity Substances 0.000 claims description 29
- 239000002784 hot electron Substances 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 29
- 230000014759 maintenance of location Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 230000005641 tunneling Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明の不揮発性メモリ素子はサイドウォール型フローティングゲートをもつ不揮発性メモリ素子に関するものである。
【０００２】
【従来の技術】
半導体を用いたメモリ素子のうち、記憶保持動作を必要としないメモリデバイスである不揮発性メモリ素子は、フローティングゲート型トランジスタのメモリセル構造を持ったものが代表的であり、その中には、特許第８６２４３４号公報に記載されるような構造の不揮発性メモリ素子も提案されている。
【０００３】
ここでは、図１０に示すような、従来の一般的な構成のフローティングゲート型トランジスタのメモリセル構造を持つ不揮発性メモリ素子を用いて説明する。
図１０は従来のフローティングゲート型トランジスタのメモリセル構造図であり、図２（ａ）は従来のフローティングゲート型トランジスタにおける室温リテンションの説明図である。また、図４（ａ）は従来のフローティングゲート型トランジスタにおける過書込み時のトランジスタの状態を示す図である。
【０００４】
図１０において２０１はＰ型半導体基板、２０２はＰ型半導体基板２０１上に形成されたソース領域、２０３はＰ型半導体基板２０１上に形成されたドレイン領域、２０４はトンネル酸化膜を介してＰ型半導体基板２０１上に形成されたフローティングゲート、２０５は酸化膜、窒化膜、酸化膜の積層構造をもつ絶縁膜（以下ＯＮＯ膜と称す）を介してフローティングゲート２０４上に形成されたコントロールゲート、２０６はフローティングゲート２０４とコントロールゲート２０５の横に配置された絶縁膜サイドウォールである。フローティングゲート型トランジスタのメモリセルはＭＯＳ構造のゲート酸化膜中にフローティングゲート電極を持った構造であり、高電界により絶縁膜に電子を通過させ、フローティングゲート中の電子数を変えることによってメモリセルトランジスタの閾値電圧を制御して書き換えを行なうものである。
【０００５】
データの書き込みには、主に次に述べる２通りの方法が使われている。一つは、ドレイン領域近傍の高電界で加速されて高エネルギーを持った電子（チャネルホットエレクトロン）が酸化膜の障壁高さ以上のエネルギーを持って酸化膜に注入され、浮遊ゲート電極に注入される方法であり、もう一つは、酸化膜中を高電界にし、実効的な酸化膜の厚さを薄くすることによって、ファウラー・ノルドハイムトンネル現象（以下ＦＮＴと称す）を用いて、基板のチャネル領域又はドレイン領域とフローティングゲートとの間で電子の注入を行なう方法である。また、データの消去に関してはＦＮＴが用いられている。
【０００６】
しかしながら、フローティングゲート型不揮発性メモリデバイスにおいては、書き込み又は消去動作時にフローティングゲートと基板領域又はドレイン領域・ソース領域の間にある酸化膜に電子を通過させるが、本来絶縁膜である酸化膜に無理やり電子を通過させるため、フローティングゲートと基板領域又はドレイン領域・ソース領域の間にある酸化膜は書き換え回数とともに劣化する。書き換え回数の増加ともに酸化膜内に中性トラップが増加し、中性トラップを介したトンネルが起こるため、実効的な酸化膜厚が薄くなる。そのために、図２（ａ）に示すように、室温でフローティングゲート２０４中にある電子が抜け、フローティングゲート２０４下に反転層が形成され、チャネル領域全体の閾値電圧が低下してしまうため、読み出し時のバイアス条件でチャネルがオンしてしまい、データの反転が起こってしまうという室温リテンションなどの信頼性上の問題が発生している。
上記のような信頼性上の問題から酸化膜を極端に薄くすることができず、その限界は８ｎｍと言われている。そのため、フローティングゲート型不揮発性メモリセルは微細化することが困難という問題があった。
【０００７】
また、図４（ａ）のように、フローティングゲート２０４から電子が過剰に引き抜かれ過書き込み状態になると、フローティングゲート２０４下の閾値電圧が低くなり、常時オン状態のメモリセルトランジスタとなってしまう。この場合、上記常時オン状態のメモリセルトランジスタと同一ビット線上にあるメモリセルを読み出すときに、上記常時オン状態のメモリセルトランジスタのリーク電流によりきちんとデータを読み出せないという問題が生じる。
【０００８】
【発明が解決しようとする課題】
本発明の不揮発性メモリ素子は、上記従来の問題点を解決するもので、動作の信頼性と効率の向上を目的とする。また、容易な微細化，高密度化と共に、歩留まりの向上を目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載の不揮発性メモリ素子は、半導体基板と、前記半導体基板内に設けられたソース領域およびドレイン領域と、前記半導体基板上に設けられた第１の絶縁膜と、前記ソース領域と前記ドレイン領域に挟まれた前記半導体基板上部に前記第１の絶縁膜を介して設けられた第１のコントロールゲートと、前記第１のコントロールゲートの横部に設けられた第２の絶縁膜と、前記ソース領域および前記ドレイン領域上に設けられたトンネル絶縁膜と、前記第２の絶縁膜を介した前記第１のコントロールゲートの横部でトンネル絶縁膜を介した前記ソース領域の上部に配置されたフローティンゲートとなる導電性の第１のサイドウォールと、第２の絶縁膜を介した前記第１のコントロールゲートの横部でトンネル絶縁膜を介した前記ドレイン領域の上部に配置されたフローティンゲートとなる導電性の第２のサイドウォールと、前記第１のコントロールゲートおよび前記第１のサイドウォールおよび前記第２のサイドウォール上に第３の絶縁膜を介して設けられた第２のコントロールゲートと、前記第１のサイドウォール下の前記ソース領域に隣接して設けた前記ソース領域と同型の不純物が注入され不純物濃度の低いＬＤＤ領域と、前記第２のサイドウォール下の前記ドレイン領域に隣接して設けた前記ドレイン領域と同型の不純物が注入され前記ＬＤＤ領域よりも不純物濃度の高いＥｘｔｅｎｓｉｏｎ領域と、前記半導体基板内の前記Ｅｘｔｅｎｓｉｏｎ領域に隣接して設けた前記半導体基板と同型の不純物が注入され前記半導体基板の不純物濃度よりも不純物濃度が高いＰｏｃｋｅｔ領域とを有することを特徴とする。
【００１０】
請求項２記載の不揮発性メモリ素子は、請求項１記載の不揮発性メモリ素子において、前記第１のサイドウォールのフローティングゲートへの電子注入はソースサイドアバランシェホットエレクトロン注入を用いて行い、前記第２のサイドウォールのフローティングゲートへの電子注入はチャネルホットエレクトロン注入を用いて行うことを特徴とする。
【００１１】
請求項３記載の不揮発性メモリ素子は、請求項１記載の不揮発性メモリ素子において、前記第１のサイドウォールのフローティングゲートへのみ電子注入を行い、ソースサイドアバランシェホットエレクトロン注入を用いてその電子注入を行うことを特徴とする。
【００１２】
請求項４記載の不揮発性メモリ素子は、請求項１または請求項２または請求項３のいずれかに記載の不揮発性メモリ素子において、いずれのフローティングゲートをアクセスするかの動作モード情報を格納するレジスタと、前記レジスタの情報とアドレス情報によりアクセスするフローティングゲートを選択するスイッチとを有し、外部から動作モードを設定することによりアクセスするフローティングゲートを選択することができることを特徴とする。
【００１３】
請求項５記載の不揮発性メモリ素子は、請求項１または請求項２または請求項３または請求項４のいずれかに記載の不揮発性メモリ素子において、前記ＬＤＤ領域の不純物濃度を１Ｅ１７ｃｍ−３ ，前記Ｅｘｔｅｎｓｉｏｎ領域の不純物濃度を１Ｅ１９ｃｍ−３ ，前記Ｐｏｃｋｅｔ領域の不純物濃度を１Ｅ１８ｃｍ−３ とすることを特徴とする。
【００１６】
以上の構成により、動作の信頼性と効率が向上することができる。また、容易な微細化，高密度化と共に、歩留まりを向上することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態１について、図面を参照しながら説明する。
図１は本発明の実施の形態１における不揮発性メモリ素子のメモリセル構造図であり、図２（ｂ）は本発明の実施の形態１に係るフローティングゲート型トランジスタにおける室温リテンションの説明図である。また、図３（ａ）は従来のメモリセル構造におけるメモリセルの大きさを示す図であり、図３（ｂ）は実施の形態１におけるメモリセル構造のメモリセルの大きさを示す図である。さらに、図４（ｂ）は本発明の実施の形態１に係るフローティングゲート型トランジスタにおける過書込み時のトランジスタの状態を示す図である。
【００１８】
図１において、１０１はＰ型シリコンからなる半導体基板、１０２は半導体基板１０１の表面に選択的に形成されたＮ型の拡散層であるソース領域、１０３は半導体基板１０１の表面に選択的に形成されたＮ型の拡散層であるドレイン領域、１０４はゲート酸化膜を介して半導体基板１０１上に形成された第１のコントロールゲート、１０５ａはＯＮＯ膜を介して第１のコントロールゲート１０４の横でトンネル酸化膜を介してソース領域１０２の上に配置されたフローティングゲート、１０５ｂはＯＮＯ膜を介して第１のコントロールゲート１０４の横でトンネル酸化膜を介してドレイン領域１０３の上に配置されたフローティングゲートであり、フローティングゲート１０５ａと同じデータを蓄積する。１０６はＯＮＯ膜を介して第１のコントロールゲート１０４およびフローティングゲート１０５ａおよびフローティングゲート１０５ｂ上に設けられた第２のコントロールゲートである。ここで、第１のコントロールゲート１０４および第２のコントロールゲート１０６はＮ型のポリシリコンから構成される。また、フローティングゲート１０５ａ、１０５ｂは導電性のサイドウォールであり、Ｎ型のポリシリコンから構成される。
【００１９】
以上のように構成された実施の形態１における不揮発性メモリ素子の動作について説明する。
実施の形態１においては、フローティングゲート１０５ａと１０５ｂに同じデータを蓄積している。
【００２０】
蓄積したデータを消去する場合は、例えば、第１のコントロールゲート１０４および第２のコントロールゲート１０６に１０Ｖ、半導体基板１０１およびソース領域１０２およびドレイン領域１０３に-１０Ｖを印加し、チャネルからフローティングゲート１０５ａ，１０５ｂへ電子をＦＮトンネリングにより注入する。これによりフローティングゲート１０５ａ，１０５ｂの同時消去が可能である。
【００２１】
データを書き込む場合は、例えば、第１のコントロールゲート１０４および第２のコントロールゲート１０６に-１０Ｖ、半導体基板１０１に０Ｖ、ソース領域１０２およびドレイン領域１０３に６Ｖを印加し、フローティングゲート１０５ａからソース領域１０２へ、フローティングゲート１０５ｂからドレイン領域１０３へ電子をＦＮトンネルによって引き抜く。これによりフローティングゲート１０５ａ，１０５ｂの同時書き込みが可能である。
【００２２】
以上のような書き込み/消去によりフローティングゲート１０５ａと１０５ｂに同じデータを蓄積すると、フローティングゲート１０５ａと１０５ｂが消去状態にある場合、つまり閾値電圧が高い状態にある場合、図２（ｂ）に示すように室温リテンションなどによりフローティングゲート１０５ｂの電子が抜けても、領域１１１は空乏化していない、もしくは空乏層が短く、反転層を形成していないため、メモリセルの閾値電圧はフローティングゲート１０５ａ下の領域１の閾値電圧で決まることになり、室温リテンションが起こってもデータが反転しない。つまり、１０５ａ，１０５ｂ下のトンネル酸化膜両方で室温リテンション問題が生じない限り、データが反転することはない。
【００２３】
以上のように実施の形態１によれば、フローティングゲートを２つ設け、サイドウォールのフローティングゲート１０５ａ，１０５ｂを用いたことにより、室温リテンションに強く、信頼性の高いメモリ素子を実現することができる。
【００２４】
図３は従来のメモリセル構造と実施の形態１を用いたメモリセル構造のメモリセルの大きさを比較したものである。書き込み/消去の効率を上げるためには、フローティングゲートとソースおよびドレインのオーバーラップが必要である。図３（ｂ）のような構造をとることにより、図３（ａ）のような従来構造に対してフローティングゲートとソースおよびドレインのオーバーラップ量ΔＬを同じにすれば、フローティングゲート１０５ａ，１０５ｂのサイドウォールの幅Ｌｓの２倍だけメモリセルの幅を小さくすることができる。
【００２５】
以上のように実施の形態１によれば、サイドウォールのフローティングゲート１０５ａ，１０５ｂを用いることにより、微細化に適したメモリ素子を実現することができる。
【００２６】
図４は従来のメモリセル構造と実施の形態１を用いたメモリセル構造に対し、過書き込みが生じた場合のチャネルの形成のされ方および空乏層の状態を示したものである。図４においてはフローティングゲートから電子が引き抜かれた状態を書き込み状態としているため、フローティングゲートから電子が過剰に引き抜かれた状態を過書き込みと呼ぶが、フローティングゲートに電子が注入された場合を書き込み状態とする場合は、過消去となる。実施の形態１におけるメモリセル構造においては、フローティングゲート１０５ａから電子が過剰に引き抜かれ過書き込みの状態になっても、フローティングゲート１０５ａ下の領域にのみチャネルが形成され、第１のコントロールゲート１０４下の領域は通常動作時はオフの状態になっており、反転層は形成されないため、リーク電流が発生せず、正しくデータの読み出しができるようになる。
【００２７】
以上のように実施の形態１によれば、サイドウォールのフローティングゲート１０５ａ，１０５ｂを用いることにより、過書き込み（過消去）による反転層の形成が抑制され、リーク電流が発生せず、正しくデータの読み出しができるようになる。
【００２８】
次に本発明の実施の形態２について図を用いて説明する。
図５は本発明の実施の形態２における不揮発性メモリ素子のメモリセル構造図であり、図６は本発明の実施の形態２における不揮発性メモリ素子のバイアス条件を示す図である。また、図７（ａ）は本発明の実施の形態２における不揮発性メモリ素子の電子注入を説明する図、図７（ｂ）は本発明の実施の形態２における不揮発性メモリ素子のドレイン側フロ−ティングゲートに電子注入されていない時の等価抵抗と入力電圧の関係を示す図、図７（ｃ）は本発明の実施の形態２における不揮発性メモリ素子のドレイン側フロ−ティングゲートに電子注入されている時の等価抵抗と入力電圧の関係を示す図、図７（ｄ）は本発明の実施の形態２における不揮発性メモリ素子のソース側フロ−ティングゲートに電子注入されていない時の等価抵抗と入力電圧の関係を示す図、図７（ｅ）は本発明の実施の形態２における不揮発性メモリ素子のソース側フロ−ティングゲートに電子注入されている時の等価抵抗と入力電圧の関係を示す図である。
【００２９】
実施の形態２における不揮発性メモリ素子のメモリセル構造は、図５に示すように、実施の形態１のメモリセル構造において、フローティングゲート１０５ａ下のソース領域内にＬＤＤ領域１０７を、フローティングゲート１０５ｂ下のドレイン領域内にＥｘｔｅｎｓｉｏｎ領域１０８を、Ｅｘｔｅｎｓｉｏｎ領域１０８の下にＰｏｃｋｅｔ領域１０９を設けたことを特徴とする。ＬＤＤ領域１０７はソース領域１０２と同型の不純物で、ソース領域１０２よりも不純物濃度が低くなっている。ここでは、ＬＤＤ領域の不純物濃度を１Ｅ１７ｃｍ−３ 程度とする。Ｅｘｔｅｎｓｉｏｎ領域１０８はドレイン領域１０３と同型の不純物で、ＬＤＤ領域１０７よりも不純物濃度が高くなっている。ここでは、Ｅｘｔｅｎｓｉｏｎ領域１０８の不純物濃度を１Ｅ１９ｃｍ−３ 程度とする。Ｐｏｃｋｅｔ領域１０９は半導体基板１０１と同型の不純物で、半導体基板１０１よりも不純物濃度が高くなっている。ここでは、Ｐｏｃｋｅｔ領域１０９の不純物濃度を１Ｅ１８ｃｍ−３ 程度とする。
【００３０】
以上のように構成された実施の形態２の不揮発性メモリ素子の動作について説明する。実施の形態２においては、フローティングゲート１０５ａと１０５ｂに異なるデータを蓄積する。
【００３１】
図６は、実施の形態２においてフローティングゲート１０５ａ，１０５ｂへの電子注入およびフローティングゲート１０５ａ，１０５ｂからの電子放出を行なうときのバイアス条件を示したものであり、フローティングゲート１０５ａへの電子注入は、第１のコントロールゲート１０４を１０Ｖ、第２のコントロールゲート１０６を０Ｖ、ソース領域１０２を０Ｖ、ドレイン領域１０３を５Ｖとすることによって行なう。
【００３２】
図７（ａ）はフローティングゲート１０５ａ，１０５ｂへの電子注入を説明するための図であり、ＲＬＤＤはＬＤＤ領域１０７の等価抵抗、Ｒｃｈは第１のコントロールゲート１０４の下にある半導体基板１０１表面のチャネル部の等価抵抗、ＲＥ xはＥｘｔｅｎｓｉｏｎ領域１０８の等価抵抗を示し、ソース領域１０２、ドレイン領域１０３間の等価抵抗はＲＬＤＤ＋Ｒｃｈ＋ＲＥ xと表される。
【００３３】
図７（ｂ）は、フローティングゲート１０５ｂに電子注入がされていないときの等価抵抗ＲＬＤＤ、Ｒｃｈ、ＲＥ xの第１のコントロールゲート１０４入力電圧ＶＣＧ１依存性を示し、第１のコントロールゲート１０４が０ＶのときにはＲｃｈ＞ＲＬＤＤ＞ＲＥ xとなる。ＲＬＤＤ＞ＲＥ xとなるのはＬＤＤ領域１０７よりもＥｘｔｅｎｓｉｏｎ領域１０８の不純物濃度が高いからである。第１のコントロールゲート１０４の電圧を上げていくと、Ｒｃｈは第１のコントロールゲート１０４の電圧の影響を直接受けるが、ＲＬＤＤ、ＲＥ xはフローティングゲート１０５との容量結合を介してコントロールゲート１０４の電圧の影響を受けることとなるため、Ｒｃｈほどコントロールゲート１０４の電圧の影響を受けなく、ある電圧を境にＲｃｈ＜ＲＬＤＤとなる。第１のコントロールゲート１０４の電圧を１０Ｖとし、Ｒｃｈ＜＜ＲＬＤＤとなるようにすると、ドレイン領域１０３の電圧はほとんどＬＤＤ領域１０７にかかるようになり、ＬＤＤ領域１０７でソースサイドアバランシェホットエレクトロンが発生する。このホットエレクトロンがフローティングゲート１０５ａへ注入され、フローティングゲート１０５ａへの電子注入が行なわれる。
【００３４】
図７（ｃ）は、フローティングゲート１０５ｂに電子注入がされている場合の等価抵抗ＲＬＤＤ、Ｒｃｈ、ＲＥ xの第１のコントロールゲート１０４入力電圧ＶＣＧ１依存性を示し、ＲＬＤＤ、Ｒｃｈは図７の（ｂ）と同じであるが、フローティングゲート１０５ｂに電子注入がされているため、ＲＥ xは図７（ｂ）の場合に比べて増加する。しかし、第１のコントロールゲート１０４入力電圧ＶＣＧ１が１０Ｖの場合は、Ｒｃｈ，ＲＥ x＜＜ＲＬＤＤとなるため、図７（ｂ）とほとんど同じ状態になり、ソースサイドアバランシェホットエレクトロンが発生し、フローティングゲート１０５ａへの電子注入が行なわれる。よって、図６に示すようなバイアス条件を用いることにより、フローティングゲート１０５ｂの状態によらず、ほぼ同じ速度でフローティングゲート１０５ａへの電子注入を行なうことができる。
【００３５】
フローティングゲート１０５ｂへの電子注入は、第１のコントロールゲート１０４入力電圧ＶＣＧ１を５Ｖ、第２のコントロールゲート１０６入力電圧ＶＣＧ２を１０Ｖ、ソース領域１０２を０Ｖ、ドレイン領域１０３を５Ｖとすることによって行なう。
【００３６】
図７（ｄ）は、フローティングゲート１０５ａに電子注入がされていないときの等価抵抗ＲＬＤＤ、Ｒｃｈ、ＲＥ xの第１のコントロールゲート１０４入力電圧ＶＣＧ１依存性を示し、第２のコントロールゲート１０６に１０Ｖ印加されているため、フローティングゲート１０５への容量結合を介して、ＲＬＤＤ、ＲＥ xは図７（ｂ）の場合よりも全体的に低くなっている。
【００３７】
第１のコントロールゲート１０４が０ＶのときにはＲｃｈ＞ＲＬＤＤ＞ＲＥ xとなる。第１のコントロールゲート１０４の電圧を上げていくと、フローティングゲート１０５ａへの電子注入のときに説明したように、ＲｃｈはＲＬＤＤ、ＲＥ xに比べ第１のコントロールゲート１０４の影響を受けやすくなるが、第１のコントロールゲート１０４を５ＶとすることによりＲｃｈ＞＞ＲＬＤＤ＞ＲＥ xとなり、ドレイン領域１０３の電圧は第１のコントロールゲート１０４下のチャネル領域にかかるようになる。このような状況では、チャネル中でホットになったエレクトロンがドレイン近傍で散乱され、フローティングゲート１０５ｂへの電子注入が行なわれる。なお、第２のコントロールゲート１０６に１０Ｖ印加したのは、ＲＬＤＤ，ＲＥ xを低くすることにより相対的にＲｃｈの抵抗を高くし、よりチャネル部にドレイン電圧がかかるようにし、チャネルホットエレクトロンを生じやすくするのが１つの理由である。
【００３８】
図７（ｅ）は、フローティングゲート１０５ａに電子注入がされている場合の等価抵抗ＲＬＤＤ、Ｒｃｈ、ＲＥ xの第１のコントロールゲート１０４入力電圧ＶＣＧ１依存性が示してある。ＲＥ x、Ｒｃｈは図７の（ｄ）と同じであるが、フローティングゲート１０５ａに電子注入がされているため、ＲＬＤＤは図７の（ｄ）の場合に比べて増加する。しかし、第１のコントロールゲート１０４の電圧が５Ｖの場合は、ＲＬＤＤ，ＲＥ x＜＜Ｒｃｈとなるため、図７の（ｄ）とほとんど同じ状態になり、チャネルホットエレクトロンが発生し、フローティングゲート１０５ｂへの電子注入が行なわれる。よって、図６に示すようなバイアス条件を用いることにより、フローティングゲート１０５ａの状態によらず、ほぼ同じ速度でフローティングゲート１０５ｂへの電子注入を行なうことができる。
【００３９】
フローティングゲート１０５ａからの電子放出は、第１のコントロールゲート１０４を−１０Ｖ、第２のコントロールゲート１０６を−１０Ｖ、ソース領域１０２を５Ｖ、ドレイン領域１０３を０Ｖとすることによって行なう。このようにして、フローティングゲート１０５ａとソース領域１０２間にあるトンネル酸化膜を高電界にし、ＦＮトンネリングにより電子をフローティングゲート１０５ａから引き抜く。フローティングゲート１０５ｂからの電子放出に関しても同様にＦＮトンネリングを用いる。
【００４０】
消去は、フローティングゲート１０５ａ，１０５ｂ別々に行なってもよいし、ソース領域１０２、ドレイン領域１０３に５Ｖを同時に印加することによって、同時に行なうことも可能である。
【００４１】
以上のような書き込み／消去方式により、フローティングゲート１０５ａ，１０５ｂに違ったデータを蓄積することができる。
以上のように実施の形態２によれば、サイドウォールのフローティングゲート１０５ａ，１０５ｂに対し、ソース側の電子注入にはソースサイドアバランシェホットエレクトロン注入を、ドレイン側の電子注入にはチャネルホットエレクトロン注入を用いることにより、２ビット／セルを実現でき、上記不揮発性メモリ素子を用いた高密度小面積の不揮発性メモリセルアレイを実現することができる。
【００４２】
次に本発明の実施の形態３について図を用いて説明する。
図８は本発明の実施の形態２におけるソース側フローティングゲート、および、ドレイン側フローティングゲートに対する電子注入／電子放出の特徴を示す図である。
【００４３】
実施の形態３においては、実施の形態２の不揮発性メモリの動作について、フローティングゲート１０５ｂにはデータを蓄積しなく、フローティングゲート１０５ａにのみデータを蓄積することを特徴とする。
【００４４】
フローティングゲート１０５ａに対する電子注入／電子放出の方法に関しては、実施の形態２と同じく、ソースサイドアバランシェホットエレクトロン注入／ＦＮトンネリング電子放出を用いる。図８に示す、実施の形態２におけるフローティングゲート１０５ａ、１０５ｂに対する電子注入／電子放出の特徴からもわかるように、フローティングゲート１０５ｂへの電子注入の方式チャネルホットエレクトロン注入よりも、フローティングゲート１０５ａへの電子注入の方式ソースサイドアバランシェホットエレクトロン注入の方が消費電流、注入速度、読み出し速度の点から優れている。よって実施の形態３により、実施の形態２に比べ、消費電流、注入速度、読み出し速度の点から優れたメモリセルを実現することができる。実施の形態３では実施の形態２に比べ、１ビット当たりの面積は２倍になるが、実施の形態１の所で述べたように、従来のメモリセル構造に対してはより小さなメモリセルを実現することができる。
【００４５】
以上のように実施の形態３によれば、フローティングゲート１０５ａにのみデータを蓄積し、フローティングゲート１０５ａへの電子注入にソースサイドアバランシェホットエレクトロン注入を用いることにより、消費電流、注入速度、読み出し速度に優れ、微細化が容易な不揮発性メモリ素子を実現することができる。
【００４６】
次に、本発明の実施の形態４について図を用いて説明する。
図９は本発明の実施の形態４における動作モード切り替えの説明図である。
実施の形態４においては、実施の形態２と実施の形態３のメモリセルの動作を、不揮発性メモリアレイ内部のある領域に書き込んだ動作モード情報を読み出すことによって、切り替えることを特徴とする。
【００４７】
まず、メモリの起動時に動作モード情報の書かれた領域の情報を読み出し、動作モード情報を動作モード格納用レジスタに転送する。フローティングゲート１０５ａ、フローティングゲート１０５ｂに対する電子注入／電子放出の動作に関しては、実施の形態２および実施の形態３と同じように行なう。
【００４８】
図９にはフローティングゲート１０５ａのビットの読み出し、フローティングゲート１０５ｂのビットの読み出しに対する読み出し方法を示す。フローティングゲート１０５ａ、または、フローティングゲート１０５ｂのデータ読み出しの選択は、動作モード格納レジスタに格納された動作モード情報とアドレス信号から、いずれかのフローティングゲートのデータを読み出すセンスアンプを選択するスイッチ１１０によって行われる。
【００４９】
上記の構成により、１つの不揮発性メモリセルアレイで実施の形態２の大容量低速版のメモリセルアレイと実施の形態３の小容量高速版のメモリセルアレイを実現できる。また、ユーザー側の制御、および、ソフトによる制御により動作モードを切り替えることにより様々なアプリケーションに対応することができる。
【００５０】
以上のように実施の形態４によれば、不揮発性メモリアレイ内部のある領域に動作モード情報を書き込んでメモリセル動作時に書き込んだ動作モード情報を読み出し、大容量低速版のメモリセルアレイと小容量高速版のメモリセルアレイを切り替えることにより、１つのメモリセルアレイで２つの用途のメモリセルアレイを実現できる。また、ユーザー側の制御、および、ソフトによる制御により動作モードを切り替えることにより様々なアプリケーションに対応することができる。
【００５１】
次に、本発明の実施の形態５について図７を用いて説明する。
実施の形態５においては、実施の形態２のメモリセルにおいて、第２のコントロールゲート１０６を設けずに、フローティングゲート１０５ｂへの電子注入の後にフローティングゲート１０５ａへの電子注入を行なうことを特徴とする。
【００５２】
実施の形態２においてはフローティングゲート１０５ｂへの電子注入時に、フローティングゲート１０５ａの電子注入の有無の影響を小さくする目的および、ＲＬＤＤ，ＲＥ xを低くすることにより相対的にＲｃｈの抵抗を高くし、チャネルホットエレクトロンを生じやすくする目的で、第２のコントロールゲート１０６に１０Ｖを印加していた。
【００５３】
実施の形態５においては、フローティングゲート１０５ｂへの電子注入をフローティングゲート１０５ａへの電子注入の前に行なうことにより、フローティングゲート１０５ａの電子注入の有無の影響をなくすことができる。また、基板濃度を低くするなどして、第２のコントロールゲート１０６の効果を低くすれば、第２のコントロールゲート１０６を設けなくても相対的にＲｃｈの抵抗を高くすることができ、第２のコントロールゲート１０６がある場合と同じ速度でフローティングゲート１０５ｂへの電子注入が可能である。基板濃度を低くした場合、Ｒｃｈが全体的に増加するため、フローティングゲート１０５ａへの電子注入の効率が悪くなるが、フローティングゲート１０５ａへの電子注入時の第１のコントロールゲート１０４の電圧を上げることにより同じ効率で電子注入を行なうことができる。
【００５４】
第２のコントロールゲート１０６をなくすことにより、フローティングゲート１０５ａ，フローティングゲート１０５ｂとの容量結合が減少するため、フローティングゲート１０５からの電子放出およびデータ読み出し時においても速度減少が懸念されるが、第１のコントロールゲート１０４の電圧を上げることにより解決することができる。
【００５５】
第２のコントロールゲート１０６をなくすことにより、実施の形態２の場合に比べ、メモリセル形成のプロセス工程が簡略化され、歩留まり向上が期待できる。
【００５６】
以上のように実施の形態５によれば、実施の形態２において第２のコントロールゲート１０６を設けずに、フローティングゲート１０５ｂへの電子注入の後にフローティングゲート１０５ａへの電子注入を行なうことにより、不揮発性メモリセルのプロセス工程が簡略化され、歩留まり向上が実現できる。
【００５７】
【発明の効果】
本発明はサイドウォールのフローティングゲートをソース側およびドレイン側に設けることにより、室温リテンションに強く信頼性の高いメモリ素子を実現することができると共に、容易に微細化が可能な不揮発性メモリ素子を実現するものである。また、過書き込み（過消去）による反転層の形成が抑制され、リーク電流が発生せず、正しくデータの読み出しができる。
【００５８】
さらに、サイドウォールのフローティングゲートに対し、ソース側の電子注入にはソースサイドアバランシェホットエレクトロン注入を、ドレイン側の電子注入にはチャネルホットエレクトロン注入を用いることにより、２ビット／セルを実現でき、上記不揮発性メモリ素子を用いた高密度小面積の不揮発性メモリセルアレイを実現することができる。
【００５９】
あるいは、ソース側のフローティングゲートにのみデータを蓄積し、ソース側のフローティングゲートへの電子注入にソースサイドアバランシェホットエレクトロン注入を用いることにより、消費電流、注入速度、読み出し速度に優れ、微細化が容易な不揮発性メモリ素子を実現することができる。
【００６０】
加えて、不揮発性メモリアレイ内部のある領域に動作モード情報を書き込んでメモリセル動作時に書き込んだ動作モード情報を読み出し、大容量低速版のメモリセルアレイと小容量高速版のメモリセルアレイを切り替えることにより、１つのメモリセルアレイで２つの用途のメモリセルアレイを実現できる。また、ユーザー側の制御、および、ソフトによる制御により動作モードを切り替えることにより様々なアプリケーションに対応することができる。
【００６１】
さらに、第２のコントロールゲートを設けずに、ドレイン側のフローティングゲートへの電子注入の後にソース側のフローティングゲートへの電子注入を行なうことにより、不揮発性メモリセルのプロセス工程が簡略化され、歩留まり向上が実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における不揮発性メモリ素子のメモリセル構造図
【図２】（ａ）従来のフローティングゲート型トランジスタにおける室温リテンションの説明図
（ｂ）本発明の実施の形態１に係るフローティングゲート型トランジスタにおける室温リテンションの説明図
【図３】（ａ）従来のメモリセル構造におけるメモリセルの大きさを示す図
（ｂ）実施の形態１におけるメモリセル構造のメモリセルの大きさを示す図
【図４】（ａ）従来のフローティングゲート型トランジスタにおける過書込み時のトランジスタの状態を示す図
（ｂ）は本発明の実施の形態１に係るフローティングゲート型トランジスタにおける過書込み時のトランジスタの状態を示す図
【図５】本発明の実施の形態２における不揮発性メモリ素子のメモリセル構造図
【図６】本発明の実施の形態２における不揮発性メモリ素子のバイアス条件を示す図
【図７】（ａ）本発明の実施の形態２における不揮発性メモリ素子の電子注入を説明する図
（ｂ）本発明の実施の形態２における不揮発性メモリ素子のドレイン側フローティングゲートに電子注入されていない時の等価抵抗と入力電圧の関係を示す図
（ｃ）本発明の実施の形態２における不揮発性メモリ素子のドレイン側フローティングゲートに電子注入されている時の等価抵抗と入力電圧の関係を示す図（ｄ）本発明の実施の形態２における不揮発性メモリ素子のソース側フローティングゲートに電子注入されていない時の等価抵抗と入力電圧の関係を示す図（ｅ）本発明の実施の形態２における不揮発性メモリ素子のソース側フローティングゲートに電子注入されている時の等価抵抗と入力電圧の関係を示す図
【図８】本発明の実施の形態２におけるソース側フローティングゲート、および、ドレイン側フローティングゲートに対する電子注入／電子放出の特徴を示す図
【図９】本発明の実施の形態４における動作モード切り替えの説明図
【図１０】従来のフローティングゲート型トランジスタのメモリセル構造図
【符号の説明】
１０１ 半導体基板
１０２ ソース領域
１０３ ドレイン領域
１０４ 第１のコントロールゲート
１０５ａ フローティングゲート
１０５ｂ フローティングゲート
１０６ 第２のコントロールゲート
１０７ ＬＤＤ領域
１０８ Ｅｘｔｅｎｓｉｏｎ領域
１０９ Ｐｏｃｋｅｔ領域
１１０ スイッチ
１１１ 領域
２０１ Ｐ型半導体基板
２０２ ソース領域
２０３ ドレイン領域
２０４ フローティングゲート
２０５ コントロールゲート
２０６ 絶縁膜サイドウォール
ＲＬＤＤ 等価抵抗
Ｒｃｈ 等価抵抗
ＲＥ x 等価抵抗
ＶＣＧ１ 入力電圧
ＶＣＧ２ 入力電圧
【発明の属する技術分野】
本発明の不揮発性メモリ素子はサイドウォール型フローティングゲートをもつ不揮発性メモリ素子に関するものである。
【０００２】
【従来の技術】
半導体を用いたメモリ素子のうち、記憶保持動作を必要としないメモリデバイスである不揮発性メモリ素子は、フローティングゲート型トランジスタのメモリセル構造を持ったものが代表的であり、その中には、特許第８６２４３４号公報に記載されるような構造の不揮発性メモリ素子も提案されている。
【０００３】
ここでは、図１０に示すような、従来の一般的な構成のフローティングゲート型トランジスタのメモリセル構造を持つ不揮発性メモリ素子を用いて説明する。
図１０は従来のフローティングゲート型トランジスタのメモリセル構造図であり、図２（ａ）は従来のフローティングゲート型トランジスタにおける室温リテンションの説明図である。また、図４（ａ）は従来のフローティングゲート型トランジスタにおける過書込み時のトランジスタの状態を示す図である。
【０００４】
図１０において２０１はＰ型半導体基板、２０２はＰ型半導体基板２０１上に形成されたソース領域、２０３はＰ型半導体基板２０１上に形成されたドレイン領域、２０４はトンネル酸化膜を介してＰ型半導体基板２０１上に形成されたフローティングゲート、２０５は酸化膜、窒化膜、酸化膜の積層構造をもつ絶縁膜（以下ＯＮＯ膜と称す）を介してフローティングゲート２０４上に形成されたコントロールゲート、２０６はフローティングゲート２０４とコントロールゲート２０５の横に配置された絶縁膜サイドウォールである。フローティングゲート型トランジスタのメモリセルはＭＯＳ構造のゲート酸化膜中にフローティングゲート電極を持った構造であり、高電界により絶縁膜に電子を通過させ、フローティングゲート中の電子数を変えることによってメモリセルトランジスタの閾値電圧を制御して書き換えを行なうものである。
【０００５】
データの書き込みには、主に次に述べる２通りの方法が使われている。一つは、ドレイン領域近傍の高電界で加速されて高エネルギーを持った電子（チャネルホットエレクトロン）が酸化膜の障壁高さ以上のエネルギーを持って酸化膜に注入され、浮遊ゲート電極に注入される方法であり、もう一つは、酸化膜中を高電界にし、実効的な酸化膜の厚さを薄くすることによって、ファウラー・ノルドハイムトンネル現象（以下ＦＮＴと称す）を用いて、基板のチャネル領域又はドレイン領域とフローティングゲートとの間で電子の注入を行なう方法である。また、データの消去に関してはＦＮＴが用いられている。
【０００６】
しかしながら、フローティングゲート型不揮発性メモリデバイスにおいては、書き込み又は消去動作時にフローティングゲートと基板領域又はドレイン領域・ソース領域の間にある酸化膜に電子を通過させるが、本来絶縁膜である酸化膜に無理やり電子を通過させるため、フローティングゲートと基板領域又はドレイン領域・ソース領域の間にある酸化膜は書き換え回数とともに劣化する。書き換え回数の増加ともに酸化膜内に中性トラップが増加し、中性トラップを介したトンネルが起こるため、実効的な酸化膜厚が薄くなる。そのために、図２（ａ）に示すように、室温でフローティングゲート２０４中にある電子が抜け、フローティングゲート２０４下に反転層が形成され、チャネル領域全体の閾値電圧が低下してしまうため、読み出し時のバイアス条件でチャネルがオンしてしまい、データの反転が起こってしまうという室温リテンションなどの信頼性上の問題が発生している。
上記のような信頼性上の問題から酸化膜を極端に薄くすることができず、その限界は８ｎｍと言われている。そのため、フローティングゲート型不揮発性メモリセルは微細化することが困難という問題があった。
【０００７】
また、図４（ａ）のように、フローティングゲート２０４から電子が過剰に引き抜かれ過書き込み状態になると、フローティングゲート２０４下の閾値電圧が低くなり、常時オン状態のメモリセルトランジスタとなってしまう。この場合、上記常時オン状態のメモリセルトランジスタと同一ビット線上にあるメモリセルを読み出すときに、上記常時オン状態のメモリセルトランジスタのリーク電流によりきちんとデータを読み出せないという問題が生じる。
【０００８】
【発明が解決しようとする課題】
本発明の不揮発性メモリ素子は、上記従来の問題点を解決するもので、動作の信頼性と効率の向上を目的とする。また、容易な微細化，高密度化と共に、歩留まりの向上を目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載の不揮発性メモリ素子は、半導体基板と、前記半導体基板内に設けられたソース領域およびドレイン領域と、前記半導体基板上に設けられた第１の絶縁膜と、前記ソース領域と前記ドレイン領域に挟まれた前記半導体基板上部に前記第１の絶縁膜を介して設けられた第１のコントロールゲートと、前記第１のコントロールゲートの横部に設けられた第２の絶縁膜と、前記ソース領域および前記ドレイン領域上に設けられたトンネル絶縁膜と、前記第２の絶縁膜を介した前記第１のコントロールゲートの横部でトンネル絶縁膜を介した前記ソース領域の上部に配置されたフローティンゲートとなる導電性の第１のサイドウォールと、第２の絶縁膜を介した前記第１のコントロールゲートの横部でトンネル絶縁膜を介した前記ドレイン領域の上部に配置されたフローティンゲートとなる導電性の第２のサイドウォールと、前記第１のコントロールゲートおよび前記第１のサイドウォールおよび前記第２のサイドウォール上に第３の絶縁膜を介して設けられた第２のコントロールゲートと、前記第１のサイドウォール下の前記ソース領域に隣接して設けた前記ソース領域と同型の不純物が注入され不純物濃度の低いＬＤＤ領域と、前記第２のサイドウォール下の前記ドレイン領域に隣接して設けた前記ドレイン領域と同型の不純物が注入され前記ＬＤＤ領域よりも不純物濃度の高いＥｘｔｅｎｓｉｏｎ領域と、前記半導体基板内の前記Ｅｘｔｅｎｓｉｏｎ領域に隣接して設けた前記半導体基板と同型の不純物が注入され前記半導体基板の不純物濃度よりも不純物濃度が高いＰｏｃｋｅｔ領域とを有することを特徴とする。
【００１０】
請求項２記載の不揮発性メモリ素子は、請求項１記載の不揮発性メモリ素子において、前記第１のサイドウォールのフローティングゲートへの電子注入はソースサイドアバランシェホットエレクトロン注入を用いて行い、前記第２のサイドウォールのフローティングゲートへの電子注入はチャネルホットエレクトロン注入を用いて行うことを特徴とする。
【００１１】
請求項３記載の不揮発性メモリ素子は、請求項１記載の不揮発性メモリ素子において、前記第１のサイドウォールのフローティングゲートへのみ電子注入を行い、ソースサイドアバランシェホットエレクトロン注入を用いてその電子注入を行うことを特徴とする。
【００１２】
請求項４記載の不揮発性メモリ素子は、請求項１または請求項２または請求項３のいずれかに記載の不揮発性メモリ素子において、いずれのフローティングゲートをアクセスするかの動作モード情報を格納するレジスタと、前記レジスタの情報とアドレス情報によりアクセスするフローティングゲートを選択するスイッチとを有し、外部から動作モードを設定することによりアクセスするフローティングゲートを選択することができることを特徴とする。
【００１３】
請求項５記載の不揮発性メモリ素子は、請求項１または請求項２または請求項３または請求項４のいずれかに記載の不揮発性メモリ素子において、前記ＬＤＤ領域の不純物濃度を１Ｅ１７ｃｍ−３ ，前記Ｅｘｔｅｎｓｉｏｎ領域の不純物濃度を１Ｅ１９ｃｍ−３ ，前記Ｐｏｃｋｅｔ領域の不純物濃度を１Ｅ１８ｃｍ−３ とすることを特徴とする。
【００１６】
以上の構成により、動作の信頼性と効率が向上することができる。また、容易な微細化，高密度化と共に、歩留まりを向上することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態１について、図面を参照しながら説明する。
図１は本発明の実施の形態１における不揮発性メモリ素子のメモリセル構造図であり、図２（ｂ）は本発明の実施の形態１に係るフローティングゲート型トランジスタにおける室温リテンションの説明図である。また、図３（ａ）は従来のメモリセル構造におけるメモリセルの大きさを示す図であり、図３（ｂ）は実施の形態１におけるメモリセル構造のメモリセルの大きさを示す図である。さらに、図４（ｂ）は本発明の実施の形態１に係るフローティングゲート型トランジスタにおける過書込み時のトランジスタの状態を示す図である。
【００１８】
図１において、１０１はＰ型シリコンからなる半導体基板、１０２は半導体基板１０１の表面に選択的に形成されたＮ型の拡散層であるソース領域、１０３は半導体基板１０１の表面に選択的に形成されたＮ型の拡散層であるドレイン領域、１０４はゲート酸化膜を介して半導体基板１０１上に形成された第１のコントロールゲート、１０５ａはＯＮＯ膜を介して第１のコントロールゲート１０４の横でトンネル酸化膜を介してソース領域１０２の上に配置されたフローティングゲート、１０５ｂはＯＮＯ膜を介して第１のコントロールゲート１０４の横でトンネル酸化膜を介してドレイン領域１０３の上に配置されたフローティングゲートであり、フローティングゲート１０５ａと同じデータを蓄積する。１０６はＯＮＯ膜を介して第１のコントロールゲート１０４およびフローティングゲート１０５ａおよびフローティングゲート１０５ｂ上に設けられた第２のコントロールゲートである。ここで、第１のコントロールゲート１０４および第２のコントロールゲート１０６はＮ型のポリシリコンから構成される。また、フローティングゲート１０５ａ、１０５ｂは導電性のサイドウォールであり、Ｎ型のポリシリコンから構成される。
【００１９】
以上のように構成された実施の形態１における不揮発性メモリ素子の動作について説明する。
実施の形態１においては、フローティングゲート１０５ａと１０５ｂに同じデータを蓄積している。
【００２０】
蓄積したデータを消去する場合は、例えば、第１のコントロールゲート１０４および第２のコントロールゲート１０６に１０Ｖ、半導体基板１０１およびソース領域１０２およびドレイン領域１０３に-１０Ｖを印加し、チャネルからフローティングゲート１０５ａ，１０５ｂへ電子をＦＮトンネリングにより注入する。これによりフローティングゲート１０５ａ，１０５ｂの同時消去が可能である。
【００２１】
データを書き込む場合は、例えば、第１のコントロールゲート１０４および第２のコントロールゲート１０６に-１０Ｖ、半導体基板１０１に０Ｖ、ソース領域１０２およびドレイン領域１０３に６Ｖを印加し、フローティングゲート１０５ａからソース領域１０２へ、フローティングゲート１０５ｂからドレイン領域１０３へ電子をＦＮトンネルによって引き抜く。これによりフローティングゲート１０５ａ，１０５ｂの同時書き込みが可能である。
【００２２】
以上のような書き込み/消去によりフローティングゲート１０５ａと１０５ｂに同じデータを蓄積すると、フローティングゲート１０５ａと１０５ｂが消去状態にある場合、つまり閾値電圧が高い状態にある場合、図２（ｂ）に示すように室温リテンションなどによりフローティングゲート１０５ｂの電子が抜けても、領域１１１は空乏化していない、もしくは空乏層が短く、反転層を形成していないため、メモリセルの閾値電圧はフローティングゲート１０５ａ下の領域１の閾値電圧で決まることになり、室温リテンションが起こってもデータが反転しない。つまり、１０５ａ，１０５ｂ下のトンネル酸化膜両方で室温リテンション問題が生じない限り、データが反転することはない。
【００２３】
以上のように実施の形態１によれば、フローティングゲートを２つ設け、サイドウォールのフローティングゲート１０５ａ，１０５ｂを用いたことにより、室温リテンションに強く、信頼性の高いメモリ素子を実現することができる。
【００２４】
図３は従来のメモリセル構造と実施の形態１を用いたメモリセル構造のメモリセルの大きさを比較したものである。書き込み/消去の効率を上げるためには、フローティングゲートとソースおよびドレインのオーバーラップが必要である。図３（ｂ）のような構造をとることにより、図３（ａ）のような従来構造に対してフローティングゲートとソースおよびドレインのオーバーラップ量ΔＬを同じにすれば、フローティングゲート１０５ａ，１０５ｂのサイドウォールの幅Ｌｓの２倍だけメモリセルの幅を小さくすることができる。
【００２５】
以上のように実施の形態１によれば、サイドウォールのフローティングゲート１０５ａ，１０５ｂを用いることにより、微細化に適したメモリ素子を実現することができる。
【００２６】
図４は従来のメモリセル構造と実施の形態１を用いたメモリセル構造に対し、過書き込みが生じた場合のチャネルの形成のされ方および空乏層の状態を示したものである。図４においてはフローティングゲートから電子が引き抜かれた状態を書き込み状態としているため、フローティングゲートから電子が過剰に引き抜かれた状態を過書き込みと呼ぶが、フローティングゲートに電子が注入された場合を書き込み状態とする場合は、過消去となる。実施の形態１におけるメモリセル構造においては、フローティングゲート１０５ａから電子が過剰に引き抜かれ過書き込みの状態になっても、フローティングゲート１０５ａ下の領域にのみチャネルが形成され、第１のコントロールゲート１０４下の領域は通常動作時はオフの状態になっており、反転層は形成されないため、リーク電流が発生せず、正しくデータの読み出しができるようになる。
【００２７】
以上のように実施の形態１によれば、サイドウォールのフローティングゲート１０５ａ，１０５ｂを用いることにより、過書き込み（過消去）による反転層の形成が抑制され、リーク電流が発生せず、正しくデータの読み出しができるようになる。
【００２８】
次に本発明の実施の形態２について図を用いて説明する。
図５は本発明の実施の形態２における不揮発性メモリ素子のメモリセル構造図であり、図６は本発明の実施の形態２における不揮発性メモリ素子のバイアス条件を示す図である。また、図７（ａ）は本発明の実施の形態２における不揮発性メモリ素子の電子注入を説明する図、図７（ｂ）は本発明の実施の形態２における不揮発性メモリ素子のドレイン側フロ−ティングゲートに電子注入されていない時の等価抵抗と入力電圧の関係を示す図、図７（ｃ）は本発明の実施の形態２における不揮発性メモリ素子のドレイン側フロ−ティングゲートに電子注入されている時の等価抵抗と入力電圧の関係を示す図、図７（ｄ）は本発明の実施の形態２における不揮発性メモリ素子のソース側フロ−ティングゲートに電子注入されていない時の等価抵抗と入力電圧の関係を示す図、図７（ｅ）は本発明の実施の形態２における不揮発性メモリ素子のソース側フロ−ティングゲートに電子注入されている時の等価抵抗と入力電圧の関係を示す図である。
【００２９】
実施の形態２における不揮発性メモリ素子のメモリセル構造は、図５に示すように、実施の形態１のメモリセル構造において、フローティングゲート１０５ａ下のソース領域内にＬＤＤ領域１０７を、フローティングゲート１０５ｂ下のドレイン領域内にＥｘｔｅｎｓｉｏｎ領域１０８を、Ｅｘｔｅｎｓｉｏｎ領域１０８の下にＰｏｃｋｅｔ領域１０９を設けたことを特徴とする。ＬＤＤ領域１０７はソース領域１０２と同型の不純物で、ソース領域１０２よりも不純物濃度が低くなっている。ここでは、ＬＤＤ領域の不純物濃度を１Ｅ１７ｃｍ−３ 程度とする。Ｅｘｔｅｎｓｉｏｎ領域１０８はドレイン領域１０３と同型の不純物で、ＬＤＤ領域１０７よりも不純物濃度が高くなっている。ここでは、Ｅｘｔｅｎｓｉｏｎ領域１０８の不純物濃度を１Ｅ１９ｃｍ−３ 程度とする。Ｐｏｃｋｅｔ領域１０９は半導体基板１０１と同型の不純物で、半導体基板１０１よりも不純物濃度が高くなっている。ここでは、Ｐｏｃｋｅｔ領域１０９の不純物濃度を１Ｅ１８ｃｍ−３ 程度とする。
【００３０】
以上のように構成された実施の形態２の不揮発性メモリ素子の動作について説明する。実施の形態２においては、フローティングゲート１０５ａと１０５ｂに異なるデータを蓄積する。
【００３１】
図６は、実施の形態２においてフローティングゲート１０５ａ，１０５ｂへの電子注入およびフローティングゲート１０５ａ，１０５ｂからの電子放出を行なうときのバイアス条件を示したものであり、フローティングゲート１０５ａへの電子注入は、第１のコントロールゲート１０４を１０Ｖ、第２のコントロールゲート１０６を０Ｖ、ソース領域１０２を０Ｖ、ドレイン領域１０３を５Ｖとすることによって行なう。
【００３２】
図７（ａ）はフローティングゲート１０５ａ，１０５ｂへの電子注入を説明するための図であり、ＲＬＤＤはＬＤＤ領域１０７の等価抵抗、Ｒｃｈは第１のコントロールゲート１０４の下にある半導体基板１０１表面のチャネル部の等価抵抗、ＲＥ xはＥｘｔｅｎｓｉｏｎ領域１０８の等価抵抗を示し、ソース領域１０２、ドレイン領域１０３間の等価抵抗はＲＬＤＤ＋Ｒｃｈ＋ＲＥ xと表される。
【００３３】
図７（ｂ）は、フローティングゲート１０５ｂに電子注入がされていないときの等価抵抗ＲＬＤＤ、Ｒｃｈ、ＲＥ xの第１のコントロールゲート１０４入力電圧ＶＣＧ１依存性を示し、第１のコントロールゲート１０４が０ＶのときにはＲｃｈ＞ＲＬＤＤ＞ＲＥ xとなる。ＲＬＤＤ＞ＲＥ xとなるのはＬＤＤ領域１０７よりもＥｘｔｅｎｓｉｏｎ領域１０８の不純物濃度が高いからである。第１のコントロールゲート１０４の電圧を上げていくと、Ｒｃｈは第１のコントロールゲート１０４の電圧の影響を直接受けるが、ＲＬＤＤ、ＲＥ xはフローティングゲート１０５との容量結合を介してコントロールゲート１０４の電圧の影響を受けることとなるため、Ｒｃｈほどコントロールゲート１０４の電圧の影響を受けなく、ある電圧を境にＲｃｈ＜ＲＬＤＤとなる。第１のコントロールゲート１０４の電圧を１０Ｖとし、Ｒｃｈ＜＜ＲＬＤＤとなるようにすると、ドレイン領域１０３の電圧はほとんどＬＤＤ領域１０７にかかるようになり、ＬＤＤ領域１０７でソースサイドアバランシェホットエレクトロンが発生する。このホットエレクトロンがフローティングゲート１０５ａへ注入され、フローティングゲート１０５ａへの電子注入が行なわれる。
【００３４】
図７（ｃ）は、フローティングゲート１０５ｂに電子注入がされている場合の等価抵抗ＲＬＤＤ、Ｒｃｈ、ＲＥ xの第１のコントロールゲート１０４入力電圧ＶＣＧ１依存性を示し、ＲＬＤＤ、Ｒｃｈは図７の（ｂ）と同じであるが、フローティングゲート１０５ｂに電子注入がされているため、ＲＥ xは図７（ｂ）の場合に比べて増加する。しかし、第１のコントロールゲート１０４入力電圧ＶＣＧ１が１０Ｖの場合は、Ｒｃｈ，ＲＥ x＜＜ＲＬＤＤとなるため、図７（ｂ）とほとんど同じ状態になり、ソースサイドアバランシェホットエレクトロンが発生し、フローティングゲート１０５ａへの電子注入が行なわれる。よって、図６に示すようなバイアス条件を用いることにより、フローティングゲート１０５ｂの状態によらず、ほぼ同じ速度でフローティングゲート１０５ａへの電子注入を行なうことができる。
【００３５】
フローティングゲート１０５ｂへの電子注入は、第１のコントロールゲート１０４入力電圧ＶＣＧ１を５Ｖ、第２のコントロールゲート１０６入力電圧ＶＣＧ２を１０Ｖ、ソース領域１０２を０Ｖ、ドレイン領域１０３を５Ｖとすることによって行なう。
【００３６】
図７（ｄ）は、フローティングゲート１０５ａに電子注入がされていないときの等価抵抗ＲＬＤＤ、Ｒｃｈ、ＲＥ xの第１のコントロールゲート１０４入力電圧ＶＣＧ１依存性を示し、第２のコントロールゲート１０６に１０Ｖ印加されているため、フローティングゲート１０５への容量結合を介して、ＲＬＤＤ、ＲＥ xは図７（ｂ）の場合よりも全体的に低くなっている。
【００３７】
第１のコントロールゲート１０４が０ＶのときにはＲｃｈ＞ＲＬＤＤ＞ＲＥ xとなる。第１のコントロールゲート１０４の電圧を上げていくと、フローティングゲート１０５ａへの電子注入のときに説明したように、ＲｃｈはＲＬＤＤ、ＲＥ xに比べ第１のコントロールゲート１０４の影響を受けやすくなるが、第１のコントロールゲート１０４を５ＶとすることによりＲｃｈ＞＞ＲＬＤＤ＞ＲＥ xとなり、ドレイン領域１０３の電圧は第１のコントロールゲート１０４下のチャネル領域にかかるようになる。このような状況では、チャネル中でホットになったエレクトロンがドレイン近傍で散乱され、フローティングゲート１０５ｂへの電子注入が行なわれる。なお、第２のコントロールゲート１０６に１０Ｖ印加したのは、ＲＬＤＤ，ＲＥ xを低くすることにより相対的にＲｃｈの抵抗を高くし、よりチャネル部にドレイン電圧がかかるようにし、チャネルホットエレクトロンを生じやすくするのが１つの理由である。
【００３８】
図７（ｅ）は、フローティングゲート１０５ａに電子注入がされている場合の等価抵抗ＲＬＤＤ、Ｒｃｈ、ＲＥ xの第１のコントロールゲート１０４入力電圧ＶＣＧ１依存性が示してある。ＲＥ x、Ｒｃｈは図７の（ｄ）と同じであるが、フローティングゲート１０５ａに電子注入がされているため、ＲＬＤＤは図７の（ｄ）の場合に比べて増加する。しかし、第１のコントロールゲート１０４の電圧が５Ｖの場合は、ＲＬＤＤ，ＲＥ x＜＜Ｒｃｈとなるため、図７の（ｄ）とほとんど同じ状態になり、チャネルホットエレクトロンが発生し、フローティングゲート１０５ｂへの電子注入が行なわれる。よって、図６に示すようなバイアス条件を用いることにより、フローティングゲート１０５ａの状態によらず、ほぼ同じ速度でフローティングゲート１０５ｂへの電子注入を行なうことができる。
【００３９】
フローティングゲート１０５ａからの電子放出は、第１のコントロールゲート１０４を−１０Ｖ、第２のコントロールゲート１０６を−１０Ｖ、ソース領域１０２を５Ｖ、ドレイン領域１０３を０Ｖとすることによって行なう。このようにして、フローティングゲート１０５ａとソース領域１０２間にあるトンネル酸化膜を高電界にし、ＦＮトンネリングにより電子をフローティングゲート１０５ａから引き抜く。フローティングゲート１０５ｂからの電子放出に関しても同様にＦＮトンネリングを用いる。
【００４０】
消去は、フローティングゲート１０５ａ，１０５ｂ別々に行なってもよいし、ソース領域１０２、ドレイン領域１０３に５Ｖを同時に印加することによって、同時に行なうことも可能である。
【００４１】
以上のような書き込み／消去方式により、フローティングゲート１０５ａ，１０５ｂに違ったデータを蓄積することができる。
以上のように実施の形態２によれば、サイドウォールのフローティングゲート１０５ａ，１０５ｂに対し、ソース側の電子注入にはソースサイドアバランシェホットエレクトロン注入を、ドレイン側の電子注入にはチャネルホットエレクトロン注入を用いることにより、２ビット／セルを実現でき、上記不揮発性メモリ素子を用いた高密度小面積の不揮発性メモリセルアレイを実現することができる。
【００４２】
次に本発明の実施の形態３について図を用いて説明する。
図８は本発明の実施の形態２におけるソース側フローティングゲート、および、ドレイン側フローティングゲートに対する電子注入／電子放出の特徴を示す図である。
【００４３】
実施の形態３においては、実施の形態２の不揮発性メモリの動作について、フローティングゲート１０５ｂにはデータを蓄積しなく、フローティングゲート１０５ａにのみデータを蓄積することを特徴とする。
【００４４】
フローティングゲート１０５ａに対する電子注入／電子放出の方法に関しては、実施の形態２と同じく、ソースサイドアバランシェホットエレクトロン注入／ＦＮトンネリング電子放出を用いる。図８に示す、実施の形態２におけるフローティングゲート１０５ａ、１０５ｂに対する電子注入／電子放出の特徴からもわかるように、フローティングゲート１０５ｂへの電子注入の方式チャネルホットエレクトロン注入よりも、フローティングゲート１０５ａへの電子注入の方式ソースサイドアバランシェホットエレクトロン注入の方が消費電流、注入速度、読み出し速度の点から優れている。よって実施の形態３により、実施の形態２に比べ、消費電流、注入速度、読み出し速度の点から優れたメモリセルを実現することができる。実施の形態３では実施の形態２に比べ、１ビット当たりの面積は２倍になるが、実施の形態１の所で述べたように、従来のメモリセル構造に対してはより小さなメモリセルを実現することができる。
【００４５】
以上のように実施の形態３によれば、フローティングゲート１０５ａにのみデータを蓄積し、フローティングゲート１０５ａへの電子注入にソースサイドアバランシェホットエレクトロン注入を用いることにより、消費電流、注入速度、読み出し速度に優れ、微細化が容易な不揮発性メモリ素子を実現することができる。
【００４６】
次に、本発明の実施の形態４について図を用いて説明する。
図９は本発明の実施の形態４における動作モード切り替えの説明図である。
実施の形態４においては、実施の形態２と実施の形態３のメモリセルの動作を、不揮発性メモリアレイ内部のある領域に書き込んだ動作モード情報を読み出すことによって、切り替えることを特徴とする。
【００４７】
まず、メモリの起動時に動作モード情報の書かれた領域の情報を読み出し、動作モード情報を動作モード格納用レジスタに転送する。フローティングゲート１０５ａ、フローティングゲート１０５ｂに対する電子注入／電子放出の動作に関しては、実施の形態２および実施の形態３と同じように行なう。
【００４８】
図９にはフローティングゲート１０５ａのビットの読み出し、フローティングゲート１０５ｂのビットの読み出しに対する読み出し方法を示す。フローティングゲート１０５ａ、または、フローティングゲート１０５ｂのデータ読み出しの選択は、動作モード格納レジスタに格納された動作モード情報とアドレス信号から、いずれかのフローティングゲートのデータを読み出すセンスアンプを選択するスイッチ１１０によって行われる。
【００４９】
上記の構成により、１つの不揮発性メモリセルアレイで実施の形態２の大容量低速版のメモリセルアレイと実施の形態３の小容量高速版のメモリセルアレイを実現できる。また、ユーザー側の制御、および、ソフトによる制御により動作モードを切り替えることにより様々なアプリケーションに対応することができる。
【００５０】
以上のように実施の形態４によれば、不揮発性メモリアレイ内部のある領域に動作モード情報を書き込んでメモリセル動作時に書き込んだ動作モード情報を読み出し、大容量低速版のメモリセルアレイと小容量高速版のメモリセルアレイを切り替えることにより、１つのメモリセルアレイで２つの用途のメモリセルアレイを実現できる。また、ユーザー側の制御、および、ソフトによる制御により動作モードを切り替えることにより様々なアプリケーションに対応することができる。
【００５１】
次に、本発明の実施の形態５について図７を用いて説明する。
実施の形態５においては、実施の形態２のメモリセルにおいて、第２のコントロールゲート１０６を設けずに、フローティングゲート１０５ｂへの電子注入の後にフローティングゲート１０５ａへの電子注入を行なうことを特徴とする。
【００５２】
実施の形態２においてはフローティングゲート１０５ｂへの電子注入時に、フローティングゲート１０５ａの電子注入の有無の影響を小さくする目的および、ＲＬＤＤ，ＲＥ xを低くすることにより相対的にＲｃｈの抵抗を高くし、チャネルホットエレクトロンを生じやすくする目的で、第２のコントロールゲート１０６に１０Ｖを印加していた。
【００５３】
実施の形態５においては、フローティングゲート１０５ｂへの電子注入をフローティングゲート１０５ａへの電子注入の前に行なうことにより、フローティングゲート１０５ａの電子注入の有無の影響をなくすことができる。また、基板濃度を低くするなどして、第２のコントロールゲート１０６の効果を低くすれば、第２のコントロールゲート１０６を設けなくても相対的にＲｃｈの抵抗を高くすることができ、第２のコントロールゲート１０６がある場合と同じ速度でフローティングゲート１０５ｂへの電子注入が可能である。基板濃度を低くした場合、Ｒｃｈが全体的に増加するため、フローティングゲート１０５ａへの電子注入の効率が悪くなるが、フローティングゲート１０５ａへの電子注入時の第１のコントロールゲート１０４の電圧を上げることにより同じ効率で電子注入を行なうことができる。
【００５４】
第２のコントロールゲート１０６をなくすことにより、フローティングゲート１０５ａ，フローティングゲート１０５ｂとの容量結合が減少するため、フローティングゲート１０５からの電子放出およびデータ読み出し時においても速度減少が懸念されるが、第１のコントロールゲート１０４の電圧を上げることにより解決することができる。
【００５５】
第２のコントロールゲート１０６をなくすことにより、実施の形態２の場合に比べ、メモリセル形成のプロセス工程が簡略化され、歩留まり向上が期待できる。
【００５６】
以上のように実施の形態５によれば、実施の形態２において第２のコントロールゲート１０６を設けずに、フローティングゲート１０５ｂへの電子注入の後にフローティングゲート１０５ａへの電子注入を行なうことにより、不揮発性メモリセルのプロセス工程が簡略化され、歩留まり向上が実現できる。
【００５７】
【発明の効果】
本発明はサイドウォールのフローティングゲートをソース側およびドレイン側に設けることにより、室温リテンションに強く信頼性の高いメモリ素子を実現することができると共に、容易に微細化が可能な不揮発性メモリ素子を実現するものである。また、過書き込み（過消去）による反転層の形成が抑制され、リーク電流が発生せず、正しくデータの読み出しができる。
【００５８】
さらに、サイドウォールのフローティングゲートに対し、ソース側の電子注入にはソースサイドアバランシェホットエレクトロン注入を、ドレイン側の電子注入にはチャネルホットエレクトロン注入を用いることにより、２ビット／セルを実現でき、上記不揮発性メモリ素子を用いた高密度小面積の不揮発性メモリセルアレイを実現することができる。
【００５９】
あるいは、ソース側のフローティングゲートにのみデータを蓄積し、ソース側のフローティングゲートへの電子注入にソースサイドアバランシェホットエレクトロン注入を用いることにより、消費電流、注入速度、読み出し速度に優れ、微細化が容易な不揮発性メモリ素子を実現することができる。
【００６０】
加えて、不揮発性メモリアレイ内部のある領域に動作モード情報を書き込んでメモリセル動作時に書き込んだ動作モード情報を読み出し、大容量低速版のメモリセルアレイと小容量高速版のメモリセルアレイを切り替えることにより、１つのメモリセルアレイで２つの用途のメモリセルアレイを実現できる。また、ユーザー側の制御、および、ソフトによる制御により動作モードを切り替えることにより様々なアプリケーションに対応することができる。
【００６１】
さらに、第２のコントロールゲートを設けずに、ドレイン側のフローティングゲートへの電子注入の後にソース側のフローティングゲートへの電子注入を行なうことにより、不揮発性メモリセルのプロセス工程が簡略化され、歩留まり向上が実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における不揮発性メモリ素子のメモリセル構造図
【図２】（ａ）従来のフローティングゲート型トランジスタにおける室温リテンションの説明図
（ｂ）本発明の実施の形態１に係るフローティングゲート型トランジスタにおける室温リテンションの説明図
【図３】（ａ）従来のメモリセル構造におけるメモリセルの大きさを示す図
（ｂ）実施の形態１におけるメモリセル構造のメモリセルの大きさを示す図
【図４】（ａ）従来のフローティングゲート型トランジスタにおける過書込み時のトランジスタの状態を示す図
（ｂ）は本発明の実施の形態１に係るフローティングゲート型トランジスタにおける過書込み時のトランジスタの状態を示す図
【図５】本発明の実施の形態２における不揮発性メモリ素子のメモリセル構造図
【図６】本発明の実施の形態２における不揮発性メモリ素子のバイアス条件を示す図
【図７】（ａ）本発明の実施の形態２における不揮発性メモリ素子の電子注入を説明する図
（ｂ）本発明の実施の形態２における不揮発性メモリ素子のドレイン側フローティングゲートに電子注入されていない時の等価抵抗と入力電圧の関係を示す図
（ｃ）本発明の実施の形態２における不揮発性メモリ素子のドレイン側フローティングゲートに電子注入されている時の等価抵抗と入力電圧の関係を示す図（ｄ）本発明の実施の形態２における不揮発性メモリ素子のソース側フローティングゲートに電子注入されていない時の等価抵抗と入力電圧の関係を示す図（ｅ）本発明の実施の形態２における不揮発性メモリ素子のソース側フローティングゲートに電子注入されている時の等価抵抗と入力電圧の関係を示す図
【図８】本発明の実施の形態２におけるソース側フローティングゲート、および、ドレイン側フローティングゲートに対する電子注入／電子放出の特徴を示す図
【図９】本発明の実施の形態４における動作モード切り替えの説明図
【図１０】従来のフローティングゲート型トランジスタのメモリセル構造図
【符号の説明】
１０１ 半導体基板
１０２ ソース領域
１０３ ドレイン領域
１０４ 第１のコントロールゲート
１０５ａ フローティングゲート
１０５ｂ フローティングゲート
１０６ 第２のコントロールゲート
１０７ ＬＤＤ領域
１０８ Ｅｘｔｅｎｓｉｏｎ領域
１０９ Ｐｏｃｋｅｔ領域
１１０ スイッチ
１１１ 領域
２０１ Ｐ型半導体基板
２０２ ソース領域
２０３ ドレイン領域
２０４ フローティングゲート
２０５ コントロールゲート
２０６ 絶縁膜サイドウォール
ＲＬＤＤ 等価抵抗
Ｒｃｈ 等価抵抗
ＲＥ x 等価抵抗
ＶＣＧ１ 入力電圧
ＶＣＧ２ 入力電圧
Claims (5)
- 半導体基板と、
前記半導体基板内に設けられたソース領域およびドレイン領域と、
前記半導体基板上に設けられた第１の絶縁膜と、
前記ソース領域と前記ドレイン領域に挟まれた前記半導体基板上部に前記第１の絶縁膜を介して設けられた第１のコントロールゲートと、
前記第１のコントロールゲートの横部に設けられた第２の絶縁膜と、
前記ソース領域および前記ドレイン領域上に設けられたトンネル絶縁膜と、
前記第２の絶縁膜を介した前記第１のコントロールゲートの横部でトンネル絶縁膜を介した前記ソース領域の上部に配置されたフローティンゲートとなる導電性の第１のサイドウォールと、
第２の絶縁膜を介した前記第１のコントロールゲートの横部でトンネル絶縁膜を介した前記ドレイン領域の上部に配置されたフローティンゲートとなる導電性の第２のサイドウォールと、
前記第１のコントロールゲートおよび前記第１のサイドウォールおよび前記第２のサイドウォール上に第３の絶縁膜を介して設けられた第２のコントロールゲートと、
前記第１のサイドウォール下の前記ソース領域に隣接して設けた前記ソース領域と同型の不純物が注入され不純物濃度の低いＬＤＤ領域と、
前記第２のサイドウォール下の前記ドレイン領域に隣接して設けた前記ドレイン領域と同型の不純物が注入され前記ＬＤＤ領域よりも不純物濃度の高いＥｘｔｅｎｓｉｏｎ領域と、
前記半導体基板内の前記Ｅｘｔｅｎｓｉｏｎ領域に隣接して設けた前記半導体基板と同型の不純物が注入され前記半導体基板の不純物濃度よりも不純物濃度が高いＰｏｃｋｅｔ領域と
を有することを特徴とする不揮発性メモリ素子。 - 前記第１のサイドウォールのフローティングゲートへの電子注入はソースサイドアバランシェホットエレクトロン注入を用いて行い、前記第２のサイドウォールのフローティングゲートへの電子注入はチャネルホットエレクトロン注入を用いて行うことを特徴とする請求項１記載の不揮発性メモリ素子。
- 前記第１のサイドウォールのフローティングゲートへのみ電子注入を行い、ソースサイドアバランシェホットエレクトロン注入を用いてその電子注入を行うことを特徴とする請求項１記載の不揮発性メモリ素子。
- いずれのフローティングゲートをアクセスするかの動作モード情報を格納するレジスタと、
前記レジスタの情報とアドレス情報によりアクセスするフローティングゲートを選択するスイッチと
を有し、外部から動作モードを設定することによりアクセスするフローティングゲートを選択することができることを特徴とする請求項１または請求項２または請求項３のいずれかに記載の不揮発性メモリ素子。 - 前記ＬＤＤ領域の不純物濃度を１Ｅ１７ｃｍ−３ ，前記Ｅｘｔｅｎｓｉｏｎ領域の不純物濃度を１Ｅ１９ｃｍ−３ ，前記Ｐｏｃｋｅｔ領域の不純物濃度を１Ｅ１８ｃｍ−３ とすることを特徴とする請求項１または請求項２または請求項３または請求項４のいずれかに記載の不揮発性メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104598A JP3891874B2 (ja) | 2002-04-08 | 2002-04-08 | 不揮発性メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104598A JP3891874B2 (ja) | 2002-04-08 | 2002-04-08 | 不揮発性メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003303903A JP2003303903A (ja) | 2003-10-24 |
| JP3891874B2 true JP3891874B2 (ja) | 2007-03-14 |
Family
ID=29389744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002104598A Expired - Fee Related JP3891874B2 (ja) | 2002-04-08 | 2002-04-08 | 不揮発性メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3891874B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9466732B2 (en) * | 2012-08-23 | 2016-10-11 | Silicon Storage Technology, Inc. | Split-gate memory cell with depletion-mode floating gate channel, and method of making same |
-
2002
- 2002-04-08 JP JP2002104598A patent/JP3891874B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003303903A (ja) | 2003-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3951443B2 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| US7577027B2 (en) | Multi-state memory cell with asymmetric charge trapping | |
| US6720614B2 (en) | Operation method for programming and erasing a data in a P-channel sonos memory cell | |
| JP4923321B2 (ja) | 不揮発性半導体記憶装置の動作方法 | |
| JP4040534B2 (ja) | 半導体記憶装置 | |
| JP4810712B2 (ja) | 不揮発性半導体記憶装置及びその読み出し方法 | |
| US6580135B2 (en) | Silicon nitride read only memory structure and method of programming and erasure | |
| US20070109861A1 (en) | Method for operating single-poly non-volatile memory device | |
| US7502262B2 (en) | NAND type flash memory array and method for operating the same | |
| JP2006252670A (ja) | 不揮発性メモリの駆動方法およびこれに用いられる不揮発性メモリ | |
| JP2004134799A (ja) | 単一ビット不揮発性メモリーセル、および、その書き込み方法および消去方法 | |
| JP2008047726A (ja) | スプリットゲート型不揮発性メモリとその製造方法 | |
| JP3175665B2 (ja) | 不揮発性半導体記憶装置のデータ消去方法 | |
| JPH11238814A (ja) | 半導体記憶装置およびその制御方法 | |
| JP3891874B2 (ja) | 不揮発性メモリ素子 | |
| JP3249811B1 (ja) | 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法 | |
| JP2003203998A (ja) | 不揮発性半導体メモリ装置およびその動作方法 | |
| JP4654936B2 (ja) | 不揮発性半導体記憶装置および、その動作方法 | |
| US6940757B2 (en) | Structure and operating method for nonvolatile memory cell | |
| JP2008004831A (ja) | 不揮発性メモリトランジスタおよびその駆動方法 | |
| JPH09246404A (ja) | 不揮発性半導体記憶装置 | |
| JP2008153377A (ja) | 不揮発性半導体メモリ及びその動作方法 | |
| JP2001093995A (ja) | 不揮発性半導体記憶装置、その書き込み方法および読み出し方法 | |
| US20090219763A1 (en) | Non-volatile memory | |
| KR100942240B1 (ko) | 다중 비트 저장이 가능한 비휘발성 메모리 셀 및 이의 구동 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040806 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061013 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061107 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061205 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |