JP2004296683A

JP2004296683A - 半導体装置およびその製造方法

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Publication number: JP2004296683A
Application number: JP2003085786A
Authority: JP
Inventors: Akihiko Ebina; 昭彦蝦名
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-26
Filing date: 2003-03-26
Publication date: 2004-10-21

Abstract

【課題】不揮発性記憶装置および絶縁ゲート型の高耐圧トランジスタを含む半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、不揮発性記憶装置１００と、絶縁ゲート型の高耐圧トランジスタ３００とが同一の半導体層１０上に形成されている。不揮発性記憶装置１００は、半導体層１０上に設けられ、第１絶縁層２２ａ、電荷捕捉層２２ｂ、および第２絶縁層２２ｃからなる積層体１２２と、積層体１２２上に設けられたゲート導電層１４ａとを含む。高耐圧トランジスタ３００は、半導体層１０上に設けられ、第１絶縁層２２ａ、電荷捕捉層２２ｂ、および第２絶縁層２２ｃからなる第１ゲート絶縁層２２２と、第１ゲート絶縁層２２２上に設けられた第１ゲート電極１４ｃとを含む。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶装置および絶縁ゲート型高耐圧トランジスタを含む半導体装置の製造方法に関する。
【０００２】
【背景技術】
電気的に書込および消去可能な不揮発性記憶装置は、メモリへの電力が排除されても、格納されたデータを保持することができる。
【０００３】
例えば、不揮発性記憶装置のひとつのタイプとして、チャネル領域とゲート導電層との間に、酸化シリコン層−窒化シリコン層−酸化シリコン層からなる積層体が形成され、前記窒化シリコン層が電荷を捕捉するＭＯＮＯＳ（ＭｅｔａｌＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型もしくはＳＯＮＯＳ（ＳｉｌｉｃｏｎＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅＳｉｌｉｃｏｎ）型と呼ばれるタイプがある（例えば、特許文献１参照）。
【０００４】
このようなタイプの不揮発性記憶装置メモリセルは、例えば窒化シリコンからなる誘電層内に電子が蓄積することによりデータを格納する。より多くの電子が誘電層内に蓄積するほど、誘電層上のゲート導電層の閾値が大きくなる。この閾値を判別することにより、メモリセルに格納されたデータを判別する。
【０００５】
不揮発性記憶装置メモリセルへの書込および消去は、例えば、誘電層内の電荷蓄積領域内にホットキャリアを注入することにより行なわれる。この場合、ホットキャリアを発生させるためには、メモリセルに高電圧を印加する必要がある。すなわち、不揮発性記憶装置メモリセルへの書込および消去には、比較的高電圧の印加が必要とされる。近年では、不揮発性記憶装置の低電力化が進んでおり、メモリセルへの書込および消去に必要な電圧値も低くなってきてはいるが、依然として、ある程度の高電圧の印加が必要である。
【０００６】
一般に、高電圧の印加には、不揮発性記憶装置の周辺回路が用いられる。この不揮発性記憶装置の周辺回路は、駆動部と、駆動部を制御する制御部とを備えている。駆動部は通常、ドレイン−ソース間耐圧（単に、「ドレイン耐圧」ともよばれる）が比較的高い高耐圧トランジスタを含んでおり、制御部は、ドレイン耐圧が比較的低い低耐圧トランジスタを含んでいる。
【０００７】
一般に、高耐圧トランジスタは、不揮発性記憶装置の構造と異なる部分が多い。したがって、高耐圧トランジスタは通常、不揮発性記憶装置とは別のプロセスで製造される。例えば、高耐圧トランジスタを製造する場合、膜厚が比較的大きなゲート絶縁層を形成する工程や、パターニングによりゲート電極を形成する工程、ゲートの閾値を調整する工程、ならびにソース領域およびドレイン領域を形成するための不純物導入工程が別途必要となる。したがって、製造プロセスの工程数が多くなり、プロセスコストの増大を引き起こしていた。
【０００８】
【特許文献１】
特表２００１−５１２２９０号公報
【０００９】
【発明が解決しようとする課題】
本発明の目的は、不揮発性記憶装置および絶縁ゲート型高耐圧トランジスタを含む半導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
１．半導体装置
本発明の半導体装置は、
不揮発性記憶装置と、絶縁ゲート型の高耐圧トランジスタとが同一の半導体層上に形成された半導体装置であって、
前記不揮発性記憶装置は、
前記半導体層上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなる積層体と、
前記積層体上に設けられたゲート導電層と、
を含み、
前記高耐圧トランジスタは、
前記半導体層上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなる第１ゲート絶縁層と、
前記第１ゲート絶縁層上に設けられた第１ゲート電極と、
を含む。
【００１１】
上記半導体装置によれば、前記高耐圧トランジスタが、前記記半導体層上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなる第１ゲート絶縁層を含むことにより、耐圧性に優れた高耐圧トランジスタにすることができる。
【００１２】
ここで、上記半導体装置において、前記高耐圧トランジスタは、前記不揮発性記憶装置の周辺回路に含まれていることができる。
【００１３】
また、ここで、上記半導体装置において、さらに、絶縁ゲート型低耐圧トランジスタを含み、前記低耐圧トランジスタは、酸化シリコンからなる第２ゲート絶縁層と、前記第２ゲート絶縁層上に設けられた第２ゲート電極と、を含むことができる。
【００１４】
また、ここで、上記半導体装置において、前記第１および第２絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。この構成によれば、前記第１ゲート絶縁層はＯＮＯ膜からなるため、酸化シリコンのみからなる一般的なゲート絶縁層と比較して、膜厚が薄く、かつ十分な耐圧性を有する。
【００１５】
また、ここで、上記半導体装置において、前記不揮発性記憶装置はさらに、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第１導電型の第１不純物領域を含み、前記第１不純物領域を、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第１導電型不純物の濃度を高くすることができる。この構成によれば、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた不純物領域（前記第１不純物領域）を主として、不揮発性記憶装置の書込みに関与させることができる。
【００１６】
この場合、前記不揮発性記憶装置はさらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第１導電型の第２不純物領域を含み、前記第１および第２不純物領域は、前記ゲート導電層を挟むように配置され、前記第１不純物領域を、前記第２不純物領域よりも第１導電型不純物の濃度を高くすることができる。この構成によれば、前記第１不純物領域と前記半導体層との濃度勾配は、前記第２不純物領域と前記半導体層との濃度勾配よりも大きくなっている。その結果、前記第１不純物領域および前記第２不純物領域に同程度のバイアスがかかった場合でも、前記第２不純物領域においてはホットキャリアの発生が抑えられるため、前記第１不純物領域側においてのみ、前記電荷捕捉層へのホットキャリアの注入が生じることになる。これにより、前記電荷捕捉層のうち前記第１不純物領域近傍の領域にのみ、ホットキャリアを導入することができる。
【００１７】
また、この場合、前記不揮発性記憶装置はさらに、前記半導体層のうち前記ゲート導電層の下部の領域に形成されるチャネル領域と、前記チャネル領域により近い側で前記第１不純物領域と隣り合う第２導電型の第３不純物領域と、を含むことができる。この構成によれば、前記第１不純物領域と前記第３不純物領域との間の濃度勾配をより大きくすることができる。これにより、前記電荷捕捉層のうち前記第１不純物領域近傍の領域へのホットキャリアの注入を促進させることができる。
【００１８】
また、ここで、上記半導体装置において、前記不揮発性記憶装置はさらに、前記半導体層のうち前記ゲート導電層を挟むように設けられた第１導電型の２つの不純物領域を含み、前記２つの不純物領域の第１導電型不純物濃度をほぼ等しくすることができる。
【００１９】
２．半導体装置の製造方法
本発明の半導体装置の製造方法は、不揮発性記憶装置を含むメモリ領域と、高耐圧トランジスタを含む周辺回路領域とを含む半導体装置の製造方法であって、半導体層の上方に、第１絶縁層、電荷捕捉層、および第２絶縁層の積層体を形成し、
前記積層体の上方に、導電層を形成し、
前記導電層をパターニングして、前記メモリ領域にゲート導電層を、前記周辺回路領域に第１ゲート電極をそれぞれ形成すること、
を含む。
【００２０】
上記半導体装置の製造方法によれば、前記メモリセルと、前記高耐圧トランジスタとを、同一の製造工程中で形成することができるため、製造プロセスの簡略化を図ることができる。その結果、製造プロセスの低コスト化を図ることができる。
【００２１】
また、本発明の別の半導体装置の製造方法は、不揮発性記憶装置を含むメモリ領域と、高耐圧トランジスタおよび低耐圧トランジスタを含む周辺回路領域とを含む半導体装置の製造方法であって、
半導体層の上方に、第１絶縁層、電荷捕捉層、および第２絶縁層の積層体を形成し、
前記周辺回路領域のうち、少なくとも前記低耐圧トランジスタのゲート電極を形成する領域において、前記積層体を除去した後、前記低耐圧トランジスタのゲート絶縁層を形成し、
前記積層体および前記ゲート絶縁層の上方に、導電層を形成し、
前記導電層をパターニングして、前記メモリ領域にゲート導電層を、前記周辺回路領域に前記高耐圧トランジスタのゲート電極および前記低耐圧トランジスタのゲート電極をそれぞれ形成すること、
を含む。
【００２２】
上記半導体装置の製造方法によれば、前記メモリセルと、前記高耐圧トランジスタと、前記低耐圧トランジスタとを、同一の製造工程中で形成することができるため、製造プロセスの簡略化を図ることができる。その結果、製造プロセスの低コスト化を図ることができる。
【００２３】
特に、前記高耐圧トランジスタの前記第１ゲート絶縁層は、前記メモリセルの積層体と同じ工程にて形成することができる。したがって、前記第１ゲート絶縁層を簡便な方法にて形成することができ、より簡便な方法にて前記高耐圧トランジスタを製造することができる。
【００２４】
ここで、上記半導体装置において、前記第１および第２絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。
【００２５】
【発明の実施の形態】
１．半導体装置の構造
図１は、本発明の一実施の形態に係る半導体装置を模式的に示す断面図である。
【００２６】
図１に示す半導体装置は、メモリ領域１０００および周辺回路領域２０００を含む。メモリセル領域１０００は、複数のメモリセル１００を含み、周辺回路領域２０００は、絶縁ゲート型の高耐圧トランジスタ３００および低耐圧トランジスタ２００を含む。このメモリセル１００と、高耐圧トランジスタ３００と、低耐圧トランジスタ２００とは、同一の半導体層１０上に形成されている。
【００２７】
［メモリセル領域］
メモリセル領域１０００には、複数のメモリセル１００が配置されている。図１３に、図１に示すメモリセル１００からなるメモリセルアレイの等価回路を示す。なお、図１に示す２つのメモリセル１００は、図１３に示す領域Ａを模式的に示している。
【００２８】
単一のメモリセル１００は、１つのゲート導電層１４ａと、積層体１２２と、第１不純物領域１８とを含む。ゲート導電層１４ａは、半導体層１０の上に積層体１２２を介して形成されている。ゲート導電層１４ａは、例えばドープトポリシリコンからなる。また、ゲート導電層１４の両側壁には、サイドウォール絶縁層１５を設けることができる。サイドウォール絶縁層１５は、例えば酸化シリコンや窒化シリコンからなる。本実施の形態では、サイドウォール絶縁層１５が酸化シリコンからなる場合について説明する。
【００２９】
積層体１２２は、第１絶縁層２２ａ、電荷捕捉層２２ｂおよび第２絶縁層２２ｃを順に堆積させることにより形成される。第１絶縁層２２ａは、チャネル領域と電荷蓄積領域との間に電位障壁（ｐｏｔｅｎｔｉａｌｂａｒｒｉｅｒ）を形成する。電荷捕捉層２２ｂは、キャリア（たとえば電子）をトラップする電荷蓄積領域を含む。第２絶縁層２２ｃは、ゲート導電層１４ａと電荷蓄積領域との間に電位障壁（ｐｏｔｅｎｔｉａｌｂａｒｒｉｅｒ）を形成する。
【００３０】
電荷捕捉層２２ｂは例えば、窒化シリコン、酸化シリコンや窒化シリコン等の絶縁層にタングステン等の金属を分散させた層、またはポリシリコンの島が埋め込まれた酸化シリコン層からなることができる。
【００３１】
本実施の形態においては、積層体１２２はＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜からなる場合について示す。すなわち、第１および第２絶縁層２２ａ，２２ｃが酸化シリコンからなり、電荷捕捉層２２ｂが窒化シリコンからなる。
【００３２】
第１不純物領域１８は、図１に示すように、半導体層１０のうちゲート導電層１４ａの一方の端部近傍に設けられている。また、第２不純物領域１９は、半導体層１０のうちゲート導電層１４ａの他方の端部近傍に設けられている。したがって、第１および第２不純物領域１８，１９は、図１に示すように、ゲート導電層１４ａを挟むように配置されている。
【００３３】
半導体層１０において第１および第２不純物領域１８，１９に挟まれた領域であって、ゲート導電層１４ａの下部の領域にチャネル領域が形成される。
【００３４】
第１および第２不純物領域１８，１９はともに、同一の導電型（第１導電型）の不純物が導入されている。本実施の形態では、第１導電型がＮ型であり、第２導電型がＰ型である場合について説明するが、これらの導電型を逆にすることもできる。
【００３５】
第１不純物領域１８のＮ型不純物の濃度は、第２不純物領域１９のＮ型不純物濃度よりも大きい。このように、第１不純物領域１８よりもＮ型不純物の濃度が低い第２不純物領域１９が、半導体層１０のうちゲート導電層１４ａの他方の端部近傍に設けられていることにより、第１不純物領域１８は、半導体層１０のうちゲート導電層１４ａの他方の端部近傍よりも、Ｎ型不純物の濃度が高くなっている。
【００３６】
この構成によれば、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域においてのみ、ホットキャリアを導入させることができる。すなわち、半導体層１０のうちゲート導電層１４ａの一方の端部近傍に設けられた不純物領域（第１不純物領域１８）を主として、メモリセル１００の書込みに関与させることができる。
【００３７】
具体的には、第１不純物領域１８は、第２不純物領域１９よりも、少なくとも数倍（例えば３〜４倍）以上のＮ型不純物濃度を有することが望ましく、１０倍以上であることがより望ましい。
【００３８】
このように、本実施の形態のメモリセル１００においては、ゲート導電層１４ａの一方の端部近傍に第１不純物領域１８が形成され、ゲート導電層１４ａの他方の端部近傍に、第１不純物領域１８と比較してＮ型不純物の濃度が小さい第２不純物領域１９が形成されている。このため、電荷捕捉層２２ｂのうちゲート導電層１４ａの一方の端部近傍においてのみ電荷を蓄積させることができる。一方、電荷捕捉層２２ｂのうちゲート導電層１４ａの他方の端部近傍は、電荷蓄積領域として機能しない。これにより、本実施の形態のメモリセル１００は、短チャネル効果が発生しにくいため、ゲート長をより小さくすることができる。その結果、メモリセルの小型化を図ることができる。
【００３９】
また、図１に示すように、Ｐ型の半導体基板からなる半導体層１０において、チャネル領域により近い側で第１不純物領域１８と隣り合う領域に、第３不純物領域１７が形成されている。この第３不純物領域１７には、第１不純物領域１８とは異なる導電型（第２導電型；Ｐ型）の不純物が導入されている。ここで、第３不純物領域１７は、図１に示すように、第１不純物領域１８よりも、チャネル領域の中央部により近い位置まで配置されていることが望ましい。なお、第３不純物領域１７を設けなくても、第１不純物領域１８のＮ型不純物濃度が十分高く、第１不純物領域１８とチャネル領域との濃度勾配が十分大きいのであれば、メモリセル１００への書込み時に、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域にホットキャリアを注入することができる。
【００４０】
第３不純物領域１７が、チャネル領域により近い側で第１不純物領域１８と隣り合っていることにより、第１不純物領域１８と第３不純物領域１７との間の濃度勾配をより大きくすることができる。これにより、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域へのホットキャリアの注入をより促進させることができる。
【００４１】
例えば、半導体層１０のＰ型不純物の濃度が低い場合でも、この第３不純物領域１７が第１不純物領域１８と隣り合って配置されていることにより、第１不純物領域１８と第３不純物領域１７との間の濃度勾配を大きくすることができ、ホットキャリアを効率的に発生させることができる。
【００４２】
また、第１および第２不純物領域１８，１９はそれぞれ、Ｎ型の不純物領域１６と隣り合っている。すなわち、不純物領域１６は、図１に示すように、１つのメモリセル１００において、第１および第２不純物領域１８，１９よりもゲート導電層１４ａから離れた位置に設けられている。また、この不純物領域１６は、第１および第２不純物領域１８，１９と隣り合っている。
【００４３】
また、この不純物領域１６におけるＮ型不純物の濃度は、第２不純物領域１９におけるＮ型不純物の濃度よりも高くなるように形成されている。すなわち、メモリセル１００では、第２不純物領域１９と不純物領域１６とから、ＬＤＤ（Ｌｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）構造が構成されている。
【００４４】
また、図１に示すように、隣り合うメモリセル１００の第１不純物領域１８，１８および第２不純物領域１９，１９は、不純物領域１６を介して接続されている。
【００４５】
［周辺回路領域］
図１に示すように、周辺回路領域２０００に設けられた高耐圧トランジスタ２００，３００は、絶縁ゲート型の電界効果トランジスタ（以下、「ＭＯＳトランジスタ」という）である。
【００４６】
周辺回路領域２０００には、例えばメモリセル１００の周辺回路（図示せず）が含まれている。この不揮発性記憶装置の周辺回路は、メモリセル１００に印加する電圧を制御する機能を有し、駆動部と、駆動部を制御する制御部とを含む。
【００４７】
駆動部は、高耐圧トランジスタ３００を含む。また、制御部は、低耐圧トランジスタ２００を含む。なお、制御部以外の周辺回路領域２０００においても、低耐圧トランジスタ２００を設けることができる。また、高耐圧トランジスタ３００は、例えば５ボルト程度以上の電源電圧で動作し、低耐圧トランジスタ２００は、例えば、５ボルト程度未満の電源電圧で動作する。
【００４８】
（１）高耐圧トランジスタ３００
高耐圧トランジスタ３００は、第１ゲート絶縁層２２２と、第１ゲート電極１４ａと、ソース／ドレイン領域５２，５４とを含む。
【００４９】
第１ゲート絶縁層２２２は、半導体層１０の上に設けられている。この第１ゲート絶縁層２２２は、メモリセル１００を構成する積層体１２２と同じ積層構造を有する。すなわち、第１ゲート絶縁層２２２は、第１絶縁層２２ａ、電荷捕捉層２２ｂ、および第２絶縁層２２ｃからなる。本実施の形態の半導体装置においては、第１ゲート絶縁層２２２を構成する各層は、メモリセル１００を構成する積層体１２２と同様に、ＯＮＯ膜（酸化シリコン層、窒化シリコン層、酸化シリコン層）からなる場合について示す。
【００５０】
第１ゲート電極１４ｂは、第１ゲート絶縁層２２２を介して半導体層１０上に設けられている。第１ゲート電極１４ｂの材質は、メモリセル１００を構成するゲート導電層１４ａと同様である。また、第１ゲート電極１４ａの両側壁には、サイドウォール絶縁層１５が形成されている。
【００５１】
また、本実施の形態においては、高耐圧トランジスタ３００がＮチャネルトランジスタである場合を示す。ソース／ドレイン領域５２，５４は、Ｎ型の不純物領域であり、ソース領域またはドレイン領域として機能する。
【００５２】
本実施の形態の高耐圧トランジスタ３００では、ソース／ドレイン領域５２，５４がＬＤＤ構造を有する。すなわち、ソース／ドレイン領域５２，５４はそれぞれ、Ｎ型の不純物領域１９および不純物領域１６からなり、不純物領域１６のＮ型不純物の濃度は、不純物領域１９のＮ型不純物の濃度より高い。
【００５３】
なお、高耐圧トランジスタ３００の第１ゲート電極１４ｃのゲート長は特に限定されないが、要求される耐圧等に応じて適宜設定することができる。図１に示す半導体装置においては、第１ゲート電極１４ｃのゲート長が、メモリセル１００のゲート導電層１４ａのゲート長よりも長い場合を示している。
【００５４】
（２）低耐圧トランジスタ２００
低耐圧トランジスタ２００は、第２ゲート電極１４ｂと、ソース／ドレイン領域３２，３４とを含む。第２ゲート電極１４ｂは、酸化シリコンからなる第２ゲート絶縁層４２を介して半導体層１０上に設けられている。第２ゲート電極１４ｂは、例えばドープトポリシリコンからなる。また、第２ゲート電極１４ｂの両側壁には、サイドウォール絶縁層１５が形成されている。
【００５５】
本実施の形態においては、低耐圧トランジスタ２００がＮチャネルトランジスタである場合を示す。ソース／ドレイン領域３２，３４は、Ｎ型の不純物領域であり、ソース領域またはドレイン領域として機能する。
【００５６】
本実施の形態の低耐圧トランジスタ２００では、ソース／ドレイン領域３２，３４がＬＤＤ構造を有する。すなわち、ソース／ドレイン領域３２，３４はそれぞれ、Ｎ型の不純物領域１９および不純物領域１６、およびＮ型の不純物領域１９および不純物領域１６からなる。したがって、不純物領域１６のＮ型不純物の濃度は、不純物領域１９，１９のＮ型不純物の濃度より高い。
【００５７】
高耐圧トランジスタ３００の不純物領域１９，１９、ならびに低耐圧トランジスタ２００の不純物領域１９，１９は、メモリセル領域１０００の第２不純物領域１９と同一の工程にて形成できる。また、高耐圧トランジスタ３００の不純物領域１６ならびに低耐圧トランジスタ２００の不純物領域１６は、メモリセル領域１０００の不純物領域１６と同一の工程にて形成することができる。
【００５８】
２．メモリセル１００の動作
次に、図１に示すメモリセル１００の動作について、図１４を参照して説明する。
【００５９】
（１）書込み
まず、書込み（プログラム）については、図１４に示すゲート導電層１４ａのうちＧｗ［ｉ＋１］の下部の電荷捕捉層２２ｂに電子を注入する場合について説明する。なお、図１４において、Ｇｗ［ｉ＋１］の左側に配置された不純物領域（第１不純物領域１８および不純物領域１６）を４０とし、Ｇｗ［ｉ＋１］の右側に配置された不純物領域（第２不純物領域１９および不純物領域１６）を５０とする。
【００６０】
例えば、図１４に示すゲート導電層１４ａ（Ｇｗ［ｉ＋１］）において、積層体１２２中の電荷捕捉層２２ｂ内に電荷が導入された場合、前記電荷は、電荷捕捉層２２ｂにおいて、Ｇｗ［ｉ＋１］の左側すなわち第１不純物領域１８により近いほうの端部近傍に捕捉される。図１４に示すメモリセル１００において、電荷捕捉層２２ｂ内で電荷が捕捉される領域を電荷捕捉領域２２ｂ_１で示す。
【００６１】
書込みの場合、Ｇｗ［ｉ＋１］の左側に位置するソース線（Ｄ［ｉ＋１］）は、例えば５Ｖのドレイン電圧にバイアスされている。一方、Ｇｗ［ｉ＋１］の右側に位置するビット線（Ｄ［ｉ＋２］）は、グランド電圧にバイアスされる。また、Ｇｗ［ｉ＋１］は、ホットエレクトロンを電荷捕捉層２２ｂに注入させるために、例えば７Ｖにバイアスされる。さらに、他の選択されないメモリセル１００のゲートおよび不純物領域は、グランド電圧に設定される。
【００６２】
（２）消去
一方、消去では、蓄積された電荷（電子）は、ホットホールの注入によって打ち消される。ホットホールは、不純物領域４０の表面でＢ−Ｂトンネリングによって発生させることができる。このとき、ゲート導電層１４ａの電圧Ｖｇは負電圧（例えば−３Ｖ）に、不純物領域４０の電圧は５Ｖにバイアスされる。
【００６３】
（３）読出し
また、読出しでは、ゲート導電層１４ａの電圧Ｖｇおよびビット線（Ｄ［ｉ＋２］）は正電圧に、ソース線（Ｄ［ｉ＋１］）はグランドにバイアスされる。
【００６４】
前述したように、本実施の形態のメモリセル１００では、第１不純物領域１８は、ゲート導電層１４ａの一方の端部近傍に形成され、第２不純物領域１９は、他方の端部近傍に形成されている。第１不純物領域１８のＮ型不純物の濃度は、第２不純物領域１９のＮ型不純物の濃度より大きい。これにより、第１不純物領域１８と半導体層１０との濃度勾配は、第２不純物領域１９と半導体層１０との濃度勾配よりも大きくなっている。その結果、第１不純物領域１８および第２不純物領域１９に同程度のバイアスがかかった場合でも、第２不純物領域１９においては、ホットキャリアの発生が抑えられるため、電荷捕捉層２２ｂのうち第１不純物領域１８側（電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域）においてのみ、ホットキャリアの注入が生じることになる。これにより、図１４に示すように、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域にのみ、ホットキャリアを導入することができる。
【００６５】
また、上述したように、メモリセル１００においては、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域にのみホットキャリアが注入されることにより、セルの書込みが行なわれる。一方、第２不純物領域１９は、第１不純物領域１８よりもＮ型不純物濃度が低く設定されているため、第２不純物領域１９においては、ホットキャリアの発生が抑えられる。このため、第２不純物領域１９にバイアスがかかっても、電荷捕捉層２２ｂのうち第２不純物領域１９近傍の領域には、ホットキャリアが注入されることはない。これにより、ディスターブが起こりにくくなり、メモリセルアレイの構成の自由度が大きくなるという利点を有する。
【００６６】
さらに、メモリセル１００の第２不純物領域１９において、ホットキャリアの発生が抑えられることにより、ゲート導電層１４ａのうち第２不純物領域１９近傍での電界集中を緩和することができる。すなわち、第２不純物領域１９に高電圧が印加された場合に、誤書込みの発生や特性変化を抑えることができ、かつ読出し時のストレスに対する耐久性を高めることができる。
【００６７】
また、本実施の形態のメモリセル１００によれば、読出しおよび書込み時に、選択ビットの反対側をオーバーライドする必要がない。これにより、チャネル領域（図１に示す第１不純物領域１８および不純物領域１６）が、直列の選択ゲート（図１３のＳＬ０，ＳＬ１）として機能するため、過消去の発生を防止することができる。
【００６８】
さらに、本実施の形態のメモリセル１００によれば、書込みおよび消去時のバイアス方向が限定される。このため、ソース線およびビット線を隣接ビットと共有していても、誤書込みおよび誤消去のリスクを低減することができる。以上により、信頼性に優れたメモリセル１００を得ることができる。
【００６９】
加えて、本実施の形態のメモリセル１００では、１つのメモリセル内にプログラミングサイトを１つ有する。したがって、メモリセル１００のオペレーションの制御がより容易である。このため、メモリセル１００のオペレーションを制御するための周辺回路をより簡素化することができる。その結果、周辺回路の面積を低減することができるため、半導体装置全体の小型化を達成することができる。
【００７０】
３．半導体装置の製造方法
次に、図２〜図１１を参照しながら、図１に示す半導体装置の製造方法について説明する。各断面図は、図１に示す断面に対応する。図２〜図１１において、図１で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００７１】
（１）まず、半導体層１０の表面に、ＯＮＯ膜からなる積層体２２を形成する（図２参照）。
【００７２】
最初に、Ｐ型の半導体基板からなる半導体層１０の表面に、酸化シリコンからなる第１絶縁層２２ａを熱酸化法により成膜する。ここで、第１絶縁層２２ａの形成に、熱酸化法のかわりにＣＶＤ法を用いてもよい。
【００７３】
次に、第１絶縁層２２ａに対しアニール処理を施す。このアニール処理は、ＮＨ_３ガスを含む雰囲気で行なわれる。この前処理により、酸化シリコンからなる第１絶縁層２２ａ上に、窒化シリコンからなる電荷捕捉層２２ｂを堆積する際に、電荷捕捉層２２ｂが均一に堆積し易くなる。次いで、窒化シリコンからなる電荷捕捉層２２ｂを、ＣＶＤ法によって成膜する。
【００７４】
次に、酸化シリコンからなる第２絶縁層２２ｃを、ＣＶＤ法で形成する。この第２絶縁層２２ｃは、ＩＳＳＧ（Ｉｎ−ｓｉｔｕＳｔｅａｍＧｅｎｅｒａｔｉｏｎ）処理を用いて成膜することもできる。ＩＳＳＧ処理によって成膜された膜は緻密である。ＩＳＳＧ処理によって成膜した場合、後述するＯＮＯ膜を緻密化するためのアニール処理を省略することができる。
【００７５】
なお、上記工程において、電荷捕捉層２２ｂと第２絶縁層２２ｃとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なＯＮＯ膜を形成することができるため、安定した電気特性を有するメモリセル１００および高耐圧トランジスタ３００（図１参照）が得られる。また、界面の汚染を除去するための洗浄工程が不要となるため、工程数の削減を図ることができる。
【００７６】
これらの各層を成膜した後、たとえばウエット酸化またはＬＭＰ酸化によるアニール処理を行い、各層を緻密化することが好ましい。以上の工程により、図２に示すように、積層体２２が得られる。
【００７７】
（２）次に、周辺回路領域２０００のうち、少なくとも低耐圧トランジスタ２００の第２ゲート電極１４ｂ（図１参照）を形成する領域において、積層体２２を除去する（図３参照）。
【００７８】
具体的には、積層体２２の上に、レジスト層（図示せず）を形成した後、公知のフォトリソグラフィ工程によって、所定のパターンのレジスト層Ｒ１を形成する。このレジスト層Ｒ１は、少なくとも第２ゲート電極１４ｂが形成される位置に開口部を有する。このレジスト層Ｒ１をマスクとして、積層体２２をエッチングする。これにより、図３に示すように、周辺回路領域２０００のうち、少なくとも低耐圧トランジスタ２００の第２ゲート電極１４ｂ（図１参照）を形成する領域において、積層体２２を除去する。その後、レジスト層Ｒ１を除去する。
【００７９】
次いで、ロジック回路領域２０００において、例えば熱酸化法によって、半導体層１０の表面に、低耐圧トランジスタ２００のゲート絶縁層（第２ゲート絶縁層）４２を形成する（図４参照）。なお、前述の積層体２２の緻密化を目的とするウエット酸化によるアニール処理の際に、酸化性雰囲気下で処理を行なうことにより、酸化シリコンからなる第２ゲート絶縁層４２を形成することもできる。
【００８０】
（３）次いで、積層体２２および第２ゲート絶縁層４２上に、導電層１４を堆積する（図４参照）。
【００８１】
この導電層１４は、後のパターニング工程によって、ゲート導電層１４ａならびに第１および第２ゲート電極１４ｃ，１４ｂになる。この導電層１４は、例えばドープトポリシリコンからなる。次いで、導電層１４に含まれるＮ型不純物を活性化するのためのアニール処理を行なう。
【００８２】
（４）次いで、導電層１４をパターニングして、メモリ領域１０００にゲート導電層１４ａを、周辺回路領域２０００に第１および第２ゲート電極１４ｃ，１４ｂをそれぞれ形成する（図５参照）。
【００８３】
具体的には、レジスト層Ｒ２を形成した後、このレジスト層Ｒ２をマスクとして導電層１４をパターニングする。レジスト層Ｒ２は、ゲート導電層１４ａならびに第１および第２ゲート電極１４ｃ，１４ｂが形成される領域を除く領域に開口部を有する。これにより、図５に示すように、メモリ領域１０００において、メモリセル１００のゲート導電層１４ａが形成され、周辺回路領域２０００において、高耐圧トランジスタ３００（図１参照）の第１ゲート電極１４ｃと、低耐圧トランジスタ２００（図１参照）の第２ゲート電極１４ｂとが形成される。
【００８４】
（５）次いで、メモリセル領域１０００において、半導体層１０に、第３不純物領域１７および第１不純物領域１８を形成する（図６および図７参照）。
【００８５】
まず、図６に示すように、開口部２６を有するレジスト層Ｒ３を形成する。ここで、開口部２６は、第１および第３不純物領域１８，１７を形成する領域上に設けられている。
【００８６】
次いで、この開口部２６に、Ｐ型不純物を導入する。これにより、図７に示すように、半導体層１０に第３不純物領域１７を形成する。その後、開口部２６に、Ｎ型不純物を導入する。その後、レジスト層Ｒ３を除去する。これにより、図７に示すように、半導体層１０において、第３不純物領域１７と隣り合う第１不純物領域１８を形成する。ここで、第３不純物領域１７は、第１不純物領域１８よりも、チャネル領域の中央部により近い位置まで配置されていることが望ましい。
【００８７】
（６）次いで、半導体層１０に、第２不純物領域１９を形成する（図８および図９参照）。
【００８８】
まず、図８に示すように、レジスト層Ｒ４を形成する。レジスト層Ｒ４は、少なくとも第１および第３不純物領域１８，１７を覆っている。次いで、このレジスト層Ｒ４をマスクとして、Ｎ型の不純物２３を導入する。その後、レジスト層Ｒ４を除去する。これにより、図８に示すように、メモリ領域１０００および周辺回路領域２０００において、半導体層１０に第２不純物領域１９を形成する。
【００８９】
ここで、第２不純物領域１９は、低耐圧トランジスタ２００のソース／ドレイン領域３２，３４の低濃度不純物領域ならびに高耐圧トランジスタ３００のソース／ドレイン領域５２，５４の低濃度不純物領域として機能する。
【００９０】
メモリ領域１０００においては、図１０に示すように、第１不純物領域１８および第２不純物領域１９は、ゲート導電層１４ａを挟むように配置される。また、周辺回路領域２０００においては、ゲート電極１４ｂ，１４ｃをそれぞれ挟むように２つの第２不純物領域１９，１９が配置される。周辺回路領域２０００において、ゲート電極１４ｂを挟むように配置された第２不純物領域１９は、低耐圧トランジスタ２００のソース／ドレイン領域３２，３４の低濃度不純物領域として機能する。また、ゲート電極１４ｃを挟むように配置された第２不純物領域１９は、高耐圧トランジスタ３００のソース／ドレイン領域５２，５４の低濃度不純物領域として機能する。
【００９１】
（７）次いで、ゲート導電層１４ａならびに第１および第２ゲート電極１４ｃ，１４ｂの両側壁に、サイドウォール絶縁層１５を形成する（図１０および図１１参照）。
【００９２】
まず、図１０に示すように、サイドウォール絶縁層１５を形成するための絶縁層１５ａを全面に形成する。次いで、図１１に示すように、この絶縁層１５ａを異方性エッチングする。これにより、ゲート導電層１４ａならびに第１および第２ゲート電極１４ｃ，１４ｂの両側壁に、サイドウォール絶縁層１５が形成される。
【００９３】
また、この工程において、図１１に示すように、メモリセル領域１０００において、ゲート導電層１４ａの下に、第１絶縁層２２ａ，電荷捕捉層２２ｂおよび第２絶縁層２２ｃからなる積層体１２２が形成される。同様に、周辺回路領域２０００において、第１ゲート電極１４ｃの下に、第１絶縁層２２ａ，電荷捕捉層２２ｂおよび第２絶縁層２２ｃからなる第１ゲート絶縁層２２２が形成される。
【００９４】
（８）次いで、メモリ領域１０００に不純物領域１６を、周辺回路領域２０００に不純物領域１６を形成する（図１参照）。この不純物領域１６は、具体的には、Ｎ型不純物を半導体層１０に導入することにより形成される。この不純物領域１６のＮ型不純物の濃度は、第２不純物領域１９のＮ型不純物の濃度よりも高く設定する。
【００９５】
また、この不純物領域１６は、図１に示すように、半導体層１０のうち、ゲート導電層１４ａ、第１および第２ゲート電極１４ｃ，１４ｂならびにサイドウォール絶縁層１５が上部に形成されている領域には形成されない。また、メモリセル領域１０００において、隣り合うメモリセル１００では、この不純物領域１６は連続している。
【００９６】
さらに、周辺回路領域２０００においては、不純物領域１６が形成されることにより、高耐圧トランジスタ３００のソース／ドレイン領域として、ともに不純物領域１９および不純物領域１６からなるＬＤＤ構造のソース／ドレイン領域５２，５４が得られる。また、不純物領域１６が形成されることにより、低耐圧トランジスタ２００のソース／ドレイン領域として、ともに不純物領域１９および不純物領域１６からなるＬＤＤ構造のソース／ドレイン領域３２，３４が得られる。
【００９７】
以上の工程により、メモリセル１００を含むメモリ領域１０００と、高耐圧トランジスタ３００および低耐圧トランジスタ２００を含む周辺回路領域２０００とを含む半導体装置が得られる。
【００９８】
４．変形例
次に、本実施の形態の半導体装置の一変形例について説明する。図１２は、図１に示す半導体装置の一変形例を模式的に示す断面図である。
【００９９】
図１２に示す半導体装置は、図１に示す半導体装置の不揮発性記憶装置１００のかわりに、不揮発性記憶装置（メモリセル）１１０を含む。周辺回路領域２０００の構造は、図１に示す半導体装置と同様である。図１２に示す半導体装置において、図１に示す半導体装置に含まれる構成要素と同様の構成要素については、同一の符号を付して、詳しい説明を省略する。
【０１００】
図１２に示すように、メモリセル１１０は、半導体層１０に、第１導電型（Ｎ型）の不純物領域２８が形成されている点で、第１〜第３不純物領域１８，１９，１７を含むメモリセル１００（図１参照）と異なる構造を有する。不純物領域２８は、ゲート導電層１４ａを挟んで対称に配置されている。
【０１０１】
ゲート導電層１４ａを挟んで対称に配置された２つの不純物領域２８，２８は、ほぼ等しいＮ型不純物濃度を有する。
【０１０２】
本変形例の半導体装置によれば、図１２に示すように、ゲート導電層１４ａおよび不純物領域２８，２８を有するメモリセル１１０と、第１ゲート電極１４ｃおよび第１ゲート絶縁層２２２を含む高耐圧トランジスタ３００と、第２ゲート電極１４ｂおよび第２ゲート絶縁層を含む低耐圧トランジスタ２００とを、同一の半導体層１０に形成することができる。
【０１０３】
５．利点
本実施の形態の半導体装置およびその製造方法によれば、以下の利点を有する。
【０１０４】
第１に、本実施の形態の半導体装置によれば、高耐圧トランジスタ３００が第１ゲート絶縁層２２２からなり、この第１ゲート絶縁層２２２は、第１絶縁層２２ａ、電荷蓄積層２２ｂおよび第２絶縁層２２ｃからなる。この構成によれば、耐圧性に優れた高耐圧トランジスタ３００にすることができる。
【０１０５】
本実施の形態においては、第１ゲート絶縁層２２２はＯＮＯ膜からなるため、酸化シリコンのみからなる一般的なゲート絶縁層と比較して、耐圧性が非常に優れている。具体的には、第１ゲート絶縁層２２２はＯＮＯ膜からなるため、酸化シリコンのみからなる一般的なゲート絶縁層よりも膜厚を薄くしても、十分な耐圧性を有する。したがって、本実施の形態によれば、より簡便な方法で、耐圧性に優れたゲート絶縁層を形成することができる。
【０１０６】
第２に、より簡便な方法にて高耐圧トランジスタ３００を製造することができる。一般に、高耐圧トランジスタのゲート絶縁層は高電圧に耐え得るように、膜厚を大きくする必要がある。また、酸化シリコンからなるゲート絶縁層は、通常、熱酸化法により形成される。しかしながら、熱酸化法によって、酸化シリコンからなるゲート絶縁層を厚く形成するには長時間を要する。
【０１０７】
これに対して、本実施の形態によれば、高耐圧トランジスタ３００の第１ゲート絶縁層２２２は、メモリセル１００の積層体と同じ工程にて形成することができる。これにより、第１ゲート絶縁層２２２を簡便な方法にて形成することができる。その結果、より簡便に高耐圧トランジスタ３００を製造することができる。
【０１０８】
第３に、本実施の形態の半導体装置の製造方法によれば、メモリセル領域１０００に形成されるメモリセル１００と、周辺回路領域２０００に形成される高耐圧トランジスタ３００および低耐圧トランジスタ２００とを、同一の製造工程中で形成することができる。すなわち、メモリセル１００および低耐圧トランジスタ２００の製造プロセスとは別に、高耐圧トランジスタ３００を製造するためのプロセスを別途行なう必要がない。これにより、製造プロセスの簡略化を図ることができるため、製造プロセスの低コスト化が達成可能である。
【０１０９】
例えば、メモリセル１００のゲート導電層１４ａと、高耐圧トランジスタ３００の第１ゲート電極１４ｃと、低耐圧トランジスタ２００の第２ゲート電極１４ｂとを同じパターニング工程にて形成することができる。また、メモリセル１００の第２不純物領域１９と、高耐圧トランジスタ３００の不純物領域１９，１９と、低耐圧トランジスタ２００の不純物領域１９，１９とを、同一の工程にて形成することができる。
【０１１０】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層１０としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。また、上記実施の形態では、不純物領域１６上に第１絶縁層２２ａが形成されている例（図１参照）について示したが、あるいは、不純物領域１６上の第１絶縁層２２ａを除去した後、チタンやコバルト等の金属を含むシリサイド層（図示せず）を半導体層１０の表面に形成してもよい。また、ゲート導電層１４ａならびに第１および第２ゲート電極１４ｃ，１４ｂの上面にも、図示しないシリサイド層を形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置を模式的に示す断面図である。
【図２】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図３】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図４】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図５】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図６】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図７】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図８】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図９】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図１０】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図１１】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図１２】図１に示す半導体装置の一変形例を模式的に示す断面図である。
【図１３】図１に示すメモリセルを含むメモリセルアレイの等価回路を模式的に示す図である。
【図１４】図１に示すメモリセルを模式的に示す断面図である。
【符号の説明】
１０半導体層、１４導電層、１４ａゲート導電層、１４ｂ第２ゲート電極、１４ｃ第１ゲート電極、１５サイドウォール絶縁層、１５ａ絶縁層、１６不純物領域、１７第３不純物領域、１８第１不純物領域、１９第２不純物領域、２２，１２２積層体、２２ａ第１絶縁層、２２ｂ電荷捕捉層、２２ｃ第２絶縁層、２３不純物、２６開口部、３２，３４，５２，５４ソース／ドレイン領域、４０，５０不純物領域、４２第２ゲート絶縁層、１００メモリセル（不揮発性記憶装置）、２００絶縁ゲート型低耐圧トランジスタ、２２２第１ゲート絶縁層、３００絶縁ゲート型高耐圧トランジスタ、Ｂｌ０〜ＢＬ４ビット線、Ｒ１〜Ｒ４レジスト層、ＳＬ０，Ｓｌ１選択ワード線、ＷＬ１〜ＷＬ４ワード線

Claims

不揮発性記憶装置と、絶縁ゲート型の高耐圧トランジスタとが同一の半導体層上に形成された半導体装置であって、
前記不揮発性記憶装置は、
前記半導体層上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなる積層体と、
前記積層体上に設けられたゲート導電層と、
を含み、
前記高耐圧トランジスタは、
前記半導体層上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなる第１ゲート絶縁層と、
前記第１ゲート絶縁層上に設けられた第１ゲート電極と、
を含む、半導体装置。
請求項１において、
前記高耐圧トランジスタは、前記不揮発性記憶装置の周辺回路に含まれている、半導体装置。
請求項１または２において、
さらに、絶縁ゲート型低耐圧トランジスタを含み、
前記低耐圧トランジスタは、
酸化シリコンからなる第２ゲート絶縁層と、
前記第２ゲート絶縁層上に設けられた第２ゲート電極と、
を含む、半導体装置。
請求項１ないし３のいずれかにおいて、
前記第１および第２絶縁層は、酸化シリコンからなり、
前記電荷捕捉層は、窒化シリコンからなる、半導体装置。
請求項１ないし４のいずれかにおいて、
前記不揮発性記憶装置はさらに、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第１導電型の第１不純物領域を含み、
前記第１不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第１導電型不純物の濃度が高い、半導体装置。
請求項５において、
前記不揮発性記憶装置はさらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第１導電型の第２不純物領域を含み、
前記第１および第２不純物領域は、前記ゲート導電層を挟むように配置され、
前記第１不純物領域は、前記第２不純物領域よりも第１導電型不純物の濃度が高い、半導体装置。
請求項５または６において、
前記不揮発性記憶装置はさらに、前記半導体層のうち前記ゲート導電層の下部の領域に形成されるチャネル領域と、
前記チャネル領域により近い側で前記第１不純物領域と隣り合う第２導電型の第３不純物領域と、を含む、半導体装置。
請求項１ないし４のいずれかにおいて、
前記不揮発性記憶装置はさらに、前記半導体層のうち前記ゲート導電層を挟むように設けられた第１導電型の２つの不純物領域を含み、
前記２つの不純物領域の第１導電型不純物濃度はほぼ等しい、半導体装置。
不揮発性記憶装置を含むメモリ領域と、高耐圧トランジスタを含む周辺回路領域とを含む半導体装置の製造方法であって、
半導体層の上方に、第１絶縁層、電荷捕捉層、および第２絶縁層の積層体を形成し、
前記積層体の上方に、導電層を形成し、
前記導電層をパターニングして、前記メモリ領域にゲート導電層を、前記周辺回路領域に第１ゲート電極をそれぞれ形成すること、
を含む、半導体装置の製造方法。
不揮発性記憶装置を含むメモリ領域と、高耐圧トランジスタおよび低耐圧トランジスタを含む周辺回路領域とを含む半導体装置の製造方法であって、
半導体層の上方に、第１絶縁層、電荷捕捉層、および第２絶縁層の積層体を形成し、
前記周辺回路領域のうち、少なくとも前記低耐圧トランジスタのゲート電極を形成する領域において、前記積層体を除去した後、前記低耐圧トランジスタのゲート絶縁層を形成し、
前記積層体および前記ゲート絶縁層の上方に、導電層を形成し、
前記導電層をパターニングして、前記メモリ領域にゲート導電層を、前記周辺回路領域に前記高耐圧トランジスタのゲート電極および前記低耐圧トランジスタのゲート電極をそれぞれ形成すること、
を含む、半導体装置の製造方法。
請求項９または１０において、
前記第１および第２絶縁層は、酸化シリコンからなり、
前記電荷捕捉層は、窒化シリコンからなる、半導体装置の製造方法。