JP2008004831A - 不揮発性メモリトランジスタおよびその駆動方法 - Google Patents

Abstract

【課題】低電圧で駆動でき、書換えによるダメージを抑制できると共に、セル数が多い場合であっても消去後の閾値電圧のバラツキを抑制することができる不揮発性メモリトランジスタおよびその駆動方法を提供する。
【解決手段】浮遊ゲート電極１５が、ドレイン１２近傍に偏って電荷蓄積が可能な構造を有してなり、書込み過程において、ソース１３を基板電位と同電位とし、ドレイン１２に正の電圧を印加した状態で、制御ゲート電極１７に正の電圧を印加し、消去過程において、ソース１３を浮遊電位とし、制御ゲート電極１７を基板電位または負の電圧を印加した状態で、ドレインに書込み過程より高い正の電圧を印加し、読出し過程において、ドレイン１２を基板電位とし、ソース１３に正の電圧を印加した状態で、制御ゲート電極１７に正の電圧を印加する、不揮発性メモリトランジスタ１００およびその駆動方法とする。
【選択図】図２

Description

本発明は、書換え可能な不揮発性メモリトランジスタおよびその駆動方法に関する。

制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなる書換え可能な不揮発性メモリトランジスタが、例えば、特許第２８４８２２３号明細書（特許文献１）に開示されている。

図８は、特許文献１に開示された不揮発性メモリトランジスタ９０の模式的な断面構造と、データ消去時における電圧印加状態を示す図である。

図８に示す不揮発性メモリトランジスタ９０は、Ｐ型半導体基板１の表面にｎ＋拡散層からなるドレイン２及びソース３と、ドレイン−ソース間の半導体表面を覆う７０ないし２００Åの酸化膜で構成された第１のゲート絶縁膜（トンネル膜）４と、その上の浮遊ゲート５、酸化膜−窒化膜−酸化膜の三層構造からなる絶縁膜６、制御ゲート７からなる二重ゲートを有し、ソース及びドレインは基板１よりも不純物濃度が高いＰ型領域８でくるまれている。

ソース３とドレイン２は同一構造、すなわち、対称構造である。

不揮発性メモリトランジスタ９０のデータの書込みは、周知の方法であるチャンネルホットエレクトロン注入で行う。すなわちドレイン２に例えば３〜７Ｖ、制御ゲート７に６〜１１Ｖを印加し、ソース３及び基板１を接地して、ドレイン領域近傍でのインパクトイオニゼーションにより生じた電子を浮遊ゲート５に注入することにより行う。

不揮発性メモリトランジスタ９０のデータの消去は、図８に示すように，ドレイン３は開放状態とし、基板１を接地し、制御ゲート７に正の電圧、例えば２Ｖを印加しておき、ソース３にソース−基板間のアバランシェブレークダウン電圧以上の電圧、例えば９Ｖを印加して、ソース−基板間にアバランシェブレークダウンを生ぜしめ、これに伴うホットキャリアを浮遊ゲート５に注入することにより行う。制御ゲート７に印加する電圧Ｖgは、消去後のトランジスタの閾値電圧を所望の値に制御し、過消去を防止するという重要な役割をはたす。
特許第２８４８２２３号明細書

アバランシェブレークダウン電圧はソース・ドレインをくるむＰ型領域８の濃度を上げることにより、低電圧化できる。従って、図８に示す不揮発性メモリトランジスタ９０は、低電圧での消去が可能となる。またドレインをくるむＰ型領域８は、書込みの効率も向上する役割を果たしている。すなわち、不揮発性メモリトランジスタ９０においては、ソース・ドレインをくるむＰ型領域８の濃度設定により消去、書込み双方ともに低電圧動作が可能となる。さらに、上記した消去法では、トランジスタの初期の閾値電圧に依存せず（すなわち書込み状態か未書込み状態かによらず）、消去後の閾値電圧が所望の一定値に自己制限され、所望の値に制御することが可能である。

しかしながら、図８に示す不揮発性メモリトランジスタ９０では、ソース３とＰ型領域８の不純物濃度分布がメモリ内にあるトランジスタのセルによってばらつくと、アバランシェ耐圧がばらつき、注入されるホットホール量もばらつく。このため、トランジスタのセル数が多くなると、消去後の閾値電圧は、やはりセルによってばらついてしまう。

また、図８の不揮発性メモリトランジスタ９０では、ホットホールを浮遊ゲート５に注入する際に、トンネル膜４に電荷のトラップ（所謂、ウィークスポット）が発生し易い。この電荷のトラップが発生すると、ＳＩＬＣ（Stress Induced Leak Current）と呼ばれる微小電流が増加し、電荷が抜け易くなることが一般に知られている。従って、トンネル膜４に電荷のトラップが発生した不揮発性メモリトランジスタ９０では、書込み過程で浮遊ゲート５に蓄積された電荷が基板１に抜けやすくなり、いわゆる電荷保持特性が書換えしない場合に比較して劣化し、信頼性が低下してしまうといった問題もある。

そこで本発明は、制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなる書換え可能な不揮発性メモリトランジスタおよびその駆動方法であって、低電圧で駆動することができ、書換えによるダメージを抑制できると共に、該トランジスタのセル数が多い場合であっても消去後の閾値電圧のバラツキを抑制することができる不揮発性メモリトランジスタおよびその駆動方法を提供することを目的としている。

請求項１に記載の不揮発性メモリトランジスタは、制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなる書換え可能な不揮発性メモリトランジスタであって、前記浮遊ゲート電極が、ドレイン近傍に偏って電荷蓄積が可能な構造を有してなり、書込み過程において、ソースを基板電位と同電位とし、基板電位に対して前記ドレインに正の電圧を印加した状態で、前記制御ゲート電極に正の電圧を印加して、前記ソースからドレインに向う電子のうち、高エネルギー状態にある電子を前記浮遊ゲート電極に注入して、データの書込み状態とし、消去過程において、前記ソースを浮遊電位とし、前記制御ゲート電極を基板電位と同電位または基板電位に対して負の電圧を印加した状態で、基板電位に対して前記ドレインに前記書込み過程より高い正の電圧を印加して、アバランシェブレークダウンによりドレイン近傍で発生する高エネルギー状態にあるホールを前記浮遊ゲート電極に注入し、書込み過程で注入された電子を中和して、データの消去状態とし、読出し過程において、前記ドレインを基板電位と同電位とし、基板電位に対して前記ソースに正の電圧を印加した状態で、前記制御ゲート電極に正の電圧を印加して、前記浮遊ゲート電極における電子の有無に伴った閾値電圧の違いを利用して、ソースとドレイン間に流れる電流値を判別し、データが読み出されることを特徴としている。

上記不揮発性メモリトランジスタにおけるデータの書込みは、チャネル電流（ソースからドレインに向う電子）に含まれている高エネルギー状態にある電子（ホットエレクトロン）を浮遊ゲート電極に注入することによって行う。上記不揮発性メモリトランジスタにおいては、浮遊ゲート電極がドレイン近傍に偏って電荷蓄積が可能な構造となっており、浮遊ゲート電極に注入される電子をドレイン近傍で十分に加速されたホットエレクトロンのみとすることができ、誤書込みを防止することができる。

また、データの消去は、ドレイン−基板間でアバランシェブレークダウンを起こし、この時に発生する高エネルギー状態にあるホール（ホットホール）を浮遊ゲート電極に注入することによって行う。上記不揮発性メモリトランジスタにおいては、浮遊ゲート電極がドレイン近傍に偏って電荷蓄積が可能な構造となっており、例えば、ソース近傍において制御ゲート電極の機能を発揮させることが可能である。この場合には、浮遊ゲート電極に注入するホットホールの量が各トランジスタでばらついたとしても、トランジスタ全体の閾値電圧は、制御ゲート電極部分で構成されるトランジスタの閾値電圧より下がることはない。従って、上記不揮発性メモリトランジスタにおいては、消去過程ではホットホール注入を十分行い、トランジスタ全体の閾値電圧が制御ゲート電極部分で構成されるトランジスタの閾値電圧により決定されるように、書込み条件を設定することが可能である。これに伴って、上記不揮発性メモリトランジスタで構成されるメモリは、過消去防止のための制御等が不要となり、書込みや消去のための制御回路を小さくすることができる。また、上記不揮発性メモリトランジスタで構成されるメモリは、浮遊ゲート電極と制御ゲート電極が２層に形成された従来の不揮発性メモリトランジスタで構成されるメモリで問題であった消去後の閾値電圧のバラツキに対しても制御不要となるため、さらに制御回路を削減することが可能である。

上記不揮発性メモリトランジスタにおけるデータの読出しは、書込み過程におけるソースとドレインの電圧関係を逆転させて行う。すなわち、書込み過程において基板に対して正の電圧を印加したドレインを基板と同電位とし、書込み過程において基板と同電位であったソースを基板に対して正の電圧を印加した状態とする。この電圧印加状態では、ソースを基板と同電位としドレインに正の電圧を印加する従来の読出し過程における電圧印加状態に較べて、トランジスタ全体の閾値電圧を少ない注入電荷量で高くすることができる。言い換えれば、浮遊ゲート電極に注入する電荷量は、従来に較べて少なくすることが可能となる。

ここで、半導体基板と浮遊ゲート電極の間に形成されるトンネル膜に対するダメージは、一般に、通過する電荷量に依存する。通過電荷量が多いほど、トンネル膜に対するダメージは大きく、従来の不揮発性メモリトランジスタで問題であった電荷保持特性の劣化が激しくなる。しかしながら、上記不揮発性メモリトランジスタにおいては、浮遊ゲート電極への注入電荷量を従来に較べて少なくできるので、トンネル膜に対するダメージも小さく、信頼性が高い不揮発性メモリトランジスタとすることができる。

また、読出し過程において、非選択セルの制御ゲート電極の電圧を０Ｖに設定すれば、浮遊ゲート電極には電圧が印加されず、リードディスターブと呼ばれるドレイン電圧による電荷抜けが発生しない。従って、これによっても、信頼性の高いメモリを構成することができる。

以上のようにして、上記不揮発性メモリトランジスタは、制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなる書換え可能な不揮発性メモリトランジスタであって、低電圧で駆動することができ、書換えによるダメージを抑制できると共に、該トランジスタのセル数が多い場合であっても消去後の閾値電圧のバラツキを抑制することができる不揮発性メモリトランジスタとなっている。

上記不揮発性メモリトランジスタは、例えば請求項２に記載のように、前記制御ゲート電極と浮遊ゲート電極が、当該不揮発性メモリトランジスタのチャネル形成領域上において並んで配置された、所謂スプリットゲート構造の不揮発性メモリトランジスタであって、前記浮遊ゲート電極が、ドレイン近傍に偏って配置されてなる構成とすることができる。

これによって、浮遊ゲート電極がドレイン近傍に偏って電荷蓄積が可能で、ソース近傍において制御ゲート電極の機能を独立して発揮させることが可能となる。従って、制御ゲート電極と浮遊ゲート電極のチャネル形成領域に対する配置関係を適宜設定することにより、上記した当該不揮発性メモリトランジスタによる効果を安定的に獲得することができる。

また、例えば請求項３に記載のように、前記浮遊ゲート電極が、互いに連結していない複数個の半導体粒子からなるように構成してもよい。

上記不揮発性メモリトランジスタにおいて、書込み過程で利用するチャネル電流に含まれているホットエレクトロンは、ドレイン近くで発生するホットエレクトロンほど高エネルギーとなり、浮遊ゲート電極に注入され易くなる。従って、浮遊ゲート電極が互いに連結していない複数個の半導体粒子からなる場合には、浮遊ゲート電極に注入されるホットエレクトロンはドレイン近くにある半導体粒子ほど多くなり、ドレイン近傍に偏って電荷蓄積が可能な浮遊ゲート電極として機能させることができる。また、複数個の半導体粒子からなる浮遊ゲート電極は、連結して一体となっていないため、上方に制御ゲート電極を配置して２層のゲート構造とした場合であっても、制御ゲート電極の機能を独立して発揮させることが可能である。従って、これによっても、上記した当該不揮発性メモリトランジスタによる効果を獲得することができる。

さらに、当該不揮発性メモリトランジスタにおいては、浮遊ゲート電極と制御ゲート電極を２層に積層できるため、小型化が可能である。また、書換え過程においてトンネル膜にホットエレクトロンによる局所的な欠陥が発生しても、浮遊ゲート電極として機能する１個の半導体粒子のみに電荷抜けの影響があるだけである。このため、当該不揮発性メモリトランジスタは、連結する一体的な浮遊ゲート電極を持つ従来の不揮発性メモリトランジスタに較べて、書込み時の電荷抜けによる閾値電圧Ｖｔの変動を抑制することができる。

尚、上記不揮発性メモリトランジスタにおいては、請求項４に記載のように、前記半導体粒子が、半導体基板上に形成されたトンネル膜を底面として、偏平形状に形成されてなることが好ましい。これにより、球形状に形成されてなる半導体粒子に較べて、チャネル形成領域からのホットエレクトロンの注入が容易になる。

また、上記不揮発性メモリトランジスタにおいては、請求項５に記載のように、前記半導体粒子の平均粒径が、３０［ｎｍ］以上、４０［ｎｍ］以下であり、前記半導体粒子間の平均最短間隔が、５［ｎｍ］以上、１０［ｎｍ］以下であることが好ましい。

上記半導体粒子の平均粒径により、蓄積電荷量の保持が可能で、上記半導体粒子間の平均最短間隔により、１５０℃以上の高温時においても隣接する半導体粒子間で蓄積された電荷が移動することがなく、高温での信頼性を高めることが可能である。

請求項６に記載のように、上記不揮発性メモリトランジスタにおいては、前記ソースの第１導電型からなる拡散領域の周りに、第２導電型で当該不揮発性メモリトランジスタのチャネル形成領域より高濃度の拡散領域が配置されてなることが好ましい。これによれば、ドレイン−基板間でのアバランシェブレークダウンの起動が容易になり、消去過程において低電圧でホットホールを浮遊ゲート電極に注入することができ、低電圧駆動の不揮発性メモリトランジスタとすることができる。

また、例えば請求項７に記載のように、前記不揮発性メモリトランジスタを、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成し、前記埋め込み酸化膜に達する絶縁分離トレンチに取り囲まれて周囲から絶縁分離されてなるように構成し、前記消去過程において、前記制御ゲート電極に印加される基板電位に対して負の電圧が、前記ＳＯＩ層の別位置に形成された絶縁分離されてなるダイオードを介して印加されるように構成することができる。上記簡単な構成で制御ゲート電極への負の電圧の印加が可能であり、上記不揮発性メモリトランジスタで構成されるメモリを、簡単な制御回路で駆動することができる。

請求項８〜１１に記載の発明は、上記不揮発性メモリトランジスタの駆動方法に関する発明である。

請求項８に記載の発明は、制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなり、前記浮遊ゲート電極が、ドレイン近傍に偏って電荷蓄積が可能な構造を有してなる書換え可能な不揮発性メモリトランジスタの駆動方法であって、書込み過程において、ソースを基板電位と同電位とし、基板電位に対して前記ドレインに正の電圧を印加した状態で、前記制御ゲート電極に正の電圧を印加して、前記ソースからドレインに向う電子のうち、高エネルギー状態にある電子を前記浮遊ゲート電極に注入して、データの書込み状態とし、消去過程において、前記ソースを浮遊電位とし、前記制御ゲート電極を基板電位と同電位または基板電位に対して負の電圧を印加した状態で、基板電位に対して前記ドレインに前記書込み過程より高い正の電圧を印加して、アバランシェブレークダウンによりドレイン近傍で発生する高エネルギー状態にあるホールを前記浮遊ゲート電極に注入し、書込み過程で注入された電子を中和して、データの消去状態とし、読出し過程において、前記ドレインを基板電位と同電位とし、基板電位に対して前記ソースに正の電圧を印加した状態で、前記制御ゲート電極に正の電圧を印加して、前記浮遊ゲート電極における電子の有無に伴った閾値電圧の違いを利用して、ソースとドレイン間に流れる電流値を判別し、データを読み出すことを特徴としている。

上記不揮発性メモリトランジスタの駆動方法によって得られる効果は、前述したとおりであり、その説明は省略する。

上記不揮発性メモリトランジスタの駆動方法においては、例えば請求項９に記載のように、前記書込み過程において、前記ドレインに印加する正の電圧が、９［Ｖ］以下であり、前記制御ゲート電極に印加する正の電圧が、１２［Ｖ］以下であるように構成することができる。

上記不揮発性メモリトランジスタの駆動方法においては、例えば請求項１０に記載のように、前記消去過程において、前記ドレインに印加する正の電圧が、１２［Ｖ］以下であり、前記制御ゲート電極に印加する電圧が、０［Ｖ］以下の電圧であるように構成することができる。

また、上記不揮発性メモリトランジスタの駆動方法においては、例えば請求項１１に記載のように、前記読出し過程において、前記ソースに印加する正の電圧が、１［Ｖ］以上、３［Ｖ］以下であり、前記制御ゲート電極に印加する正の電圧が、６［Ｖ］以下であるように構成することができる。

以上のようにして、上記不揮発性メモリトランジスタおよびその駆動方法は、制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなる書換え可能な不揮発性メモリトランジスタであって、１２Ｖ以下の低い電圧で書換え可能な不揮発性メモリトランジスタおよびその駆動方法とすることができる。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

（第１の実施形態）
図１は、本実施形態における不揮発性メモリトランジスタの一例で、不揮発性メモリトランジスタ１００の模式的な断面図である。

図１に示す不揮発性メモリトランジスタ１００は、制御ゲート電極１７と浮遊ゲート電極１５の２つのゲート電極を有してなる、書換え可能な不揮発性メモリトランジスタである。

図１の不揮発性メモリトランジスタ１００では、Ｎ導電型（Ｎ）の半導体基板１０の表層部にＰ導電型（Ｐ）のウエル１１が形成され、このＰ導電型のウエル１１内に、それぞれ不揮発性メモリトランジスタ１００のドレイン（１２）とソース（１３）である、Ｎ導電型（Ｎ＋）の拡散領域１２，１３が形成されている。従って、Ｐ導電型のウエル１１の表層部におけるＮ導電型のソースとドレインの拡散領域１２，１３に挟まれた領域１１ｃは、不揮発性メモリトランジスタ１００のチャネル形成領域として機能する。また、ドレインとソースのＮ導電型（Ｎ＋）拡散領域１２，１３の周りには、Ｐ導電型（Ｐ）で不揮発性メモリトランジスタ１００のチャネル形成領域１１ｃより高濃度の拡散領域１８ａ，１８ｂが配置されている。この拡散領域１８ａ，１８ｂにより、後述するドレイン１２と基板１１間でのアバランシェブレークダウンの起動が容易になり、消去過程において低電圧で高エネルギー状態にあるホール（ホットホール）を浮遊ゲート電極１５に注入することができ、低電圧駆動の不揮発性メモリトランジスタとすることができる。尚、ソース１３とドレイン１２および拡散領域１８ａ，１８ｂは同一構造、すなわち、対称構造である。

図１の不揮発性メモリトランジスタ１００は、図８に示した不揮発性メモリトランジスタ９０と異なり、制御ゲート電極１７と浮遊ゲート電極１５が、チャネル形成領域１１ｃ上において並んで配置された、所謂スプリットゲート構造を用いた不揮発性メモリトランジスタである。浮遊ゲート電極１５は、チャネル形成領域１１ｃ上の１０［ｎｍ］程度の薄いトンネル膜１４ｔ上に形成され、ドレイン１２の近傍に偏って配置されている。また、制御ゲート電極１７は、ソース１３の近傍に形成されたゲート酸化膜１４ｓ上から、浮遊ゲート電極１５上に形成された酸化膜−窒化膜−酸化膜の三層構造からなる絶縁膜（所謂、ＯＮＯ膜）１６上に渡って、チャネル形成領域１１ｃと浮遊ゲート電極１５を覆うように形成されている。

浮遊ゲート電極１５と制御ゲート電極１７の上記非対称構造により、図１の不揮発性メモリトランジスタ１００では、浮遊ゲート電極１５がドレイン１２の近傍に偏って電荷蓄積が可能で、ソース１３近傍では、制御ゲート電極１７がチャネル形成領域１１ｃに対して、電流制御機能を独立して発揮させることが可能となる。従って、不揮発性メモリトランジスタ１００では、制御ゲート電極１７と浮遊ゲート電極１５のチャネル形成領域１１ｃに対する配置関係を適宜設定することにより、後述する閾値電圧バラツキ抑制効果を安定的に発揮させることができる。

図２は、図１の不揮発性メモリトランジスタ１００の駆動方法と動作原理を示す図で、（ａ）〜（ｃ）は、それぞれ、書込み過程、消去過程、読出し過程に対応している。

図２（ａ）に示すように、不揮発性メモリトランジスタ１００の書込み過程においては、ソース１３を基板電位と同電位とし、基板電位に対してドレイン１２に正の電圧を印加した状態で、制御ゲート電極１７に正の電圧を印加する。ドレイン１２に印加する正の電圧は、９［Ｖ］以下であることが好ましく、制御ゲート電極１７に印加する正の電圧は、１２［Ｖ］以下であることが好ましい。図２（ａ）中には、書込み過程において不揮発性メモリトランジスタ１００の上記各部に印加する代表的な電圧値を、括弧内に示した。不揮発性メモリトランジスタ１００の書込み過程においては、図中に太い矢印で示したソース１３からドレイン１２に向う電子ｅのうち、図中に細い矢印で示した高エネルギー状態にある電子（ホットエレクトロン）ｅを浮遊ゲート電極１５に注入して、データの書込み状態とする。

図２（ａ）に示す不揮発性メモリトランジス１００におけるデータの書込みは、チャネル電流（ソース１３からドレイン１２に向う電子ｅ）に含まれているホットエレクトロンｅを浮遊ゲート電極１５に注入することによって行う。不揮発性メモリトランジスタ１００においては、前述したように浮遊ゲート電極１５がドレイン１２近傍に偏って電荷蓄積が可能な構造となっており、浮遊ゲート電極１５に注入される電子ｅをドレイン１２近傍で十分に加速されたホットエレクトロンのみとすることができる。これによって、誤書込みを防止することができる。

図２（ｂ）に示すように、不揮発性メモリトランジスタ１００の消去過程においては、ソース１３を浮遊電位とし、制御ゲート電極１７を基板電位と同電位または基板電位に対して負の電圧を印加した状態で、基板電位に対してドレイン１２に書込み過程より高い正の電圧を印加する。ドレイン１２に印加する正の電圧は、１２［Ｖ］以下であることが好ましく、制御ゲート電極１７に印加する電圧は、０［Ｖ］以下の負の電圧であることが好ましい。図２（ｂ）中には、消去過程において不揮発性メモリトランジスタ１００の上記各部に印加する代表的な電圧値を、括弧内に示した。不揮発性メモリトランジスタ１００の消去過程においては、アバランシェブレークダウンによりドレイン１２近傍で発生する図中に細い矢印で示した高エネルギー状態にあるホール（ホットホール）ｈを浮遊ゲート電極１５に注入し、書込み過程で注入された電子ｅを中和して、データの消去状態とする。尚、消去過程において、基板電位に対して制御ゲート電極１７に負の電圧を印加した場合には、制御ゲート電極１７を基板電位と同電位にする場合に較べて、ホットホールｈの浮遊ゲート電極１５への注入効率を向上することができ、より短時間での消去が可能となる。

ここで、不揮発性メモリトランジスタ１００の消去過程において、基板電位に対して制御ゲート電極１７に負の電圧を印加する方法の一例を、図３に示す。図３は、図１の不揮発性メモリトランジスタ１００が形成された半導体装置（メモリ）１０１の部分的な断面図である。

図３に示す半導体装置１０１では、図１に示す不揮発性メモリトランジスタ１００が、埋め込み酸化膜９ｂを有するＳＯＩ構造半導体基板９のＳＯＩ層９ａに形成され、埋め込み酸化膜９ｂに達する絶縁分離トレンチ９ｔに取り囲まれて周囲から絶縁分離されている。尚、図１の不揮発性メモリトランジスタ１００におけるＮ導電型（Ｎ）の半導体基板１０は、図３の半導体装置１０１におけるＳＯＩ層９ａに対応している。

図３の半導体装置１０１において、図１の不揮発性メモリトランジスタ１００の消去過程において制御ゲート電極１７に印加される基板電位に対して負の電圧は、ＳＯＩ層９ａの別位置に形成された絶縁分離されてなるダイオードＤ１，Ｄ２を介して印加されるように構成されている。図３中には、半導体装置１０１の不揮発性メモリトランジスタ１００の消去過程において各部に印加する代表的な電圧値を、括弧内に示した。図の例では、消去過程において不揮発性メモリトランジスタ１００の制御ゲート電極１７が接地（ＧＮＤ）されるが、基板電位Ｖｂが１．２［Ｖ］に設定されるため、基板電位に対して制御ゲート電極１７には実質的に負の電圧が印加される。

以上のように、簡単な構成で制御ゲート電極１７への負の電圧の印加が可能であり、負電圧発生回路は必要ない。このため、不揮発性メモリトランジスタ１００で構成されるメモリを簡単な制御回路で駆動することができ、回路面積も大きくならない。

再び、図２に戻る。

図２（ｂ）に示すデータの消去は、ドレイン１２と基板１１間でアバランシェブレークダウンを起こし、この時に発生するホットホールｈを浮遊ゲート電極１５に注入することによって行う。不揮発性メモリトランジスタ１００においては、浮遊ゲート電極１５がドレイン１２近傍に偏って電荷蓄積が可能な構造となっており、ソース１３近傍においては、浮遊ゲート電極１５と独立して、制御ゲート電極１７の機能を発揮させることが可能である。従って、浮遊ゲート電極１５に注入するホットホールｈの量が各トランジスタでばらついたとしても、トランジスタ全体の閾値電圧は、ソース１３近傍の制御ゲート電極１７部分で構成されるトランジスタの閾値電圧より下がることはない。従って、不揮発性メモリトランジスタ１００においては、消去過程ではホットホールｈ注入を十分行い、トランジスタ全体の閾値電圧がソース１３近傍の制御ゲート電極１７部分で構成されるトランジスタの閾値電圧により決定されるように、書込み条件を設定することが可能である。これに伴って、多数の不揮発性メモリトランジスタ１００で構成されるメモリは、過消去防止のための制御等が不要となり、書込みや消去のための制御回路を小さくすることができる。また、上記不揮発性メモリトランジスタ１００で構成されるメモリは、図８に示した浮遊ゲート電極５と制御ゲート電極７が２層に形成された従来の不揮発性メモリトランジスタ９０で構成されるメモリで問題であった消去後の閾値電圧のバラツキに対しても制御不要となるため、さらに制御回路を削減することが可能である。

図２（ｃ）に示すように、不揮発性メモリトランジスタ１００の読出し過程においては、ドレイン１２を基板電位と同電位とし、基板電位に対してソース１３に正の電圧を印加した状態で、制御ゲート電極１７に正の電圧を印加する。尚、当該読出し過程においてはソース１３とドレイン１２の電位関係が書込み過程と逆になるため、図中に太い矢印で示したように、チャネルを流れる電子ｅは、ドレイン１２からソース１３に向って進む（電流は、ソース１３からドレイン１２に向って流れる）。ソース１３に印加する正の電圧は、１［Ｖ］以上、３［Ｖ］以下であることが好ましく、制御ゲート電極１７に印加する正の電圧は、６［Ｖ］以下であることが好ましい。図２（ｃ）中には、読出し過程において不揮発性メモリトランジスタ１００の上記各部に印加する代表的な電圧値を、括弧内に示した。不揮発性メモリトランジスタ１００の読出し過程においては、浮遊ゲート電極１５における電子ｅの有無に伴った閾値電圧の違いを利用して、ソース１３とドレイン１２間に流れる電流値を判別し、データ（浮遊ゲート電極１５における電子ｅの有無）が読み出される。

図２（ｃ）に示す不揮発性メモリトランジスタ１００におけるデータの読出しは、書込み過程におけるソース１３とドレイン１２の電圧関係を逆転させて行う。すなわち、書込み過程において基板１１に対して正の電圧を印加したドレイン１２を基板１１と同電位とし、書込み過程において基板１１と同電位であったソース１３を基板に対して正の電圧を印加した状態とする。この電圧印加状態では、ソース１３を基板１１と同電位としドレイン１２に正の電圧を印加する従来の読出し過程における電圧印加状態に較べて、トランジスタ全体の閾値電圧を少ない注入電荷量で高くすることができる。言い換えれば、浮遊ゲート電極１５に注入する電荷量は、従来に較べて少なくすることが可能となる。

ここで、図１に示す半導体基板１１と浮遊ゲート電極１５の間に形成されるトンネル膜１４ｔに対するダメージは、一般に、通過する電荷量に依存する。通過電荷量が多いほど、トンネル膜１４ｔに対するダメージは大きく、図８に示した従来の不揮発性メモリトランジスタ９０で問題であった電荷保持特性の劣化が激しくなる。しかしながら、図１の不揮発性メモリトランジスタ１００においては、浮遊ゲート電極１５への注入電荷量を従来に較べて少なくできるので、トンネル膜１４ｔに対するダメージも小さく、信頼性が高い不揮発性メモリトランジスタとすることができる。

また、読出し過程において、メモリ中の非選択セルにおける制御ゲート電極１７の電圧を０Ｖに設定すれば、浮遊ゲート電極１５には電圧が印加されず、リードディスターブと呼ばれるドレイン電圧による電荷抜けが発生しない。従って、これによっても、信頼性の高いメモリを構成することができる。

以上のように、図２（ａ）〜（ｃ）に示す不揮発性メモリトランジスタ１００の駆動方法は、１２Ｖ以下の低い電圧で書換え可能な不揮発性メモリトランジスタ１００の駆動方法となっている。

図４は、不揮発性メモリトランジスタ１００の動作状態をシミュレートした結果の一例で、書込み直後の図２（ａ）に示す状態と各消去時間後の図２（ｂ）に示す状態について、図２（ｃ）の読出し過程における制御ゲート電圧とドレイン電流の関係（Ｖｃｇ−Ｉｄ）を示す図である。

図４に示すように、不揮発性メモリトランジスタ１００においては、書込み直後のＶｃｇ−Ｉｄ特性と消去時間１［ｍｓｅｃ］で消去した時のＶｃｇ−Ｉｄ特性に明確な差（消去後では閾値電圧が低下）が見られ、ホットホールによるデータ消去が可能であることが確認できる。尚、消去時間を長くするほど書込み直後との差が大きくなるが、書込み状態と消去状態の判別は、消去時間１［ｍｓｅｃ］でも十分に可能である。

以上のようにして、図１と図２に示す不揮発性メモリトランジスタ１００およびその駆動方法は、制御ゲート電極１７と浮遊ゲート電極１５の２つのゲート電極を有してなる書換え可能な不揮発性メモリトランジスタおよびその駆動方法であって、低電圧で駆動することができ、書換えによるダメージを抑制できると共に、該トランジスタのセル数が多い場合であっても消去後の閾値電圧のバラツキを抑制することができる不揮発性メモリトランジスタおよびその駆動方法となっている。

（第２の実施形態）
第１実施形態に示した不揮発性メモリトランジスタは、制御ゲート電極と浮遊ゲート電極がチャネル形成領域上において並んで配置された、所謂スプリットゲート構造を用いた不揮発性メモリトランジスタであった。本実施形態の不揮発性メモリトランジスタは、互いに連結していない複数個の半導体粒子からなる浮遊ゲート電極を用いた不揮発性メモリトランジスタに関する。

図５は、本実施形態における不揮発性メモリトランジスタの一例で、不揮発性メモリトランジスタ１１０の模式的な断面図である。また、図６は、図５の不揮発性メモリトランジスタ１１０の駆動方法と動作原理を示す図で、（ａ）〜（ｃ）は、それぞれ、書込み過程、消去過程、読出し過程に対応している。尚、図５に示す不揮発性メモリトランジスタ１１０において、図１に示す不揮発性メモリトランジスタ１００と同様の部分については、同じ符号を付した。

図５に示す不揮発性メモリトランジスタ１１０も、図１に示す不揮発性メモリトランジスタ１００と同様に、制御ゲート電極１７ｒと浮遊ゲート電極１５ｒの２つのゲート電極を有してなる、書換え可能な不揮発性メモリトランジスタである。

図５に示す不揮発性メモリトランジスタ１１０は、図１に示す不揮発性メモリトランジスタ１００と基本的に同じ基板構造を有している。すなわち、Ｐ導電型（Ｐ）のウエル１１内に、それぞれ不揮発性メモリトランジスタ１１０のドレイン（１２）とソース（１３）である、Ｎ導電型（Ｎ＋）の拡散領域１２，１３が形成されている。Ｐ導電型のウエル１１の表層部におけるＮ導電型のソースとドレインの拡散領域１２，１３に挟まれた領域１１ｃは、不揮発性メモリトランジスタ１１０のチャネル形成領域として機能する。尚、不揮発性メモリトランジスタ１００における半導体基板１０およびＰ導電型（Ｐ）で高濃度の拡散領域１８ａ，１８ｂは、図５の不揮発性メモリトランジスタ１１０において図示を省略している。

一方、図５の不揮発性メモリトランジスタ１１０は、図１に示した不揮発性メモリトランジスタ１００と異なり、浮遊ゲート電極１５ｒが、互いに連結していない複数個のシリコン（Ｓｉ）半導体粒子からなっている。複数個の半導体粒子からなる浮遊ゲート電極１５ｒは、チャネル形成領域１１ｃ上の薄いトンネル膜１４ｒ上で、ソース１３とドレイン１２間で一方に偏ることなく形成されている。粒子状の浮遊ゲート電極１５ｒの形成には、例えば、超高真空中にシラン、ジクロルシラン等のシリコン系化合物ガスを導入し被着させる方法、あるいはＬＰＣＶＤ法により非晶質Ｓｉを成膜後、５００〜６００℃の温度で熱処理し結晶化とともに粒子を離散化させる方法等がある。また、不揮発性メモリトランジスタ１１０においては、制御ゲート電極１７ｒは、浮遊ゲート電極１５ｒ上に形成された絶縁膜１６ｒ上に、複数個の半導体粒子からなる浮遊ゲート電極１５ｒを覆うように形成されている。

図６（ａ）〜（ｃ）に示した不揮発性メモリトランジスタ１１０の駆動方法は、図２（ａ）〜（ｃ）に示した不揮発性メモリトランジスタ１００の駆動方法と、基本的に同じ駆動方法となっている。

すなわち、図６（ａ）に示すように、不揮発性メモリトランジスタ１１０の書込み過程においては、ソース１３を基板電位と同電位とし、基板電位に対してドレイン１２に正の電圧を印加した状態で、制御ゲート電極１７ｒに正の電圧を印加する。図６（ａ）中には、書込み過程において不揮発性メモリトランジスタ１１０の上記各部に印加する代表的な電圧値を、括弧内に示した。不揮発性メモリトランジスタ１１０の書込み過程においては、図中に太い矢印で示したソース１３からドレイン１２に向う電子ｅのうち、図中に細い矢印で示した高エネルギー状態にある電子（ホットエレクトロン）ｅを浮遊ゲート電極１５ｒに注入して、データの書込み状態とする。

一般的に、書込み過程で利用するチャネル電流に含まれているホットエレクトロンｅは、ドレイン近くで発生するホットエレクトロンほど高エネルギーとなり、浮遊ゲート電極に注入され易くなる。図５の不揮発性メモリトランジスタ１１０では、浮遊ゲート電極１５ｒが互いに連結していない複数個の半導体粒子からなり、電気的に絶縁され離散した状態であるため、浮遊ゲート電極１５ｒに注入されるホットエレクトロンは、ドレイン１２近くにある半導体粒子ほど多くなる。これによって、不揮発性メモリトランジスタ１１０における複数個の半導体粒子からなる浮遊ゲート電極１５ｒを、ドレイン１２近傍に偏って電荷蓄積が可能な浮遊ゲート電極として機能させることができる。

図６（ｂ）に示すように、不揮発性メモリトランジスタ１１０の消去過程においては、ソース１３を浮遊電位とし、制御ゲート電極１７ｒを基板電位と同電位または基板電位に対して負の電圧を印加した状態で、基板電位に対してドレイン１２に書込み過程より高い正の電圧を印加する。図６（ｂ）中には、消去過程において不揮発性メモリトランジスタ１１０の上記各部に印加する代表的な電圧値を、括弧内に示した。不揮発性メモリトランジスタ１１０の消去過程においては、アバランシェブレークダウンによりドレイン１２近傍で発生する図中に細い矢印で示した高エネルギー状態にあるホール（ホットホール）ｈを浮遊ゲート電極１５ｒに注入し、書込み過程で注入された電子ｅを中和して、データの消去状態とする。

図６（ｃ）に示すように、不揮発性メモリトランジスタ１１０の読出し過程においては、ドレイン１２を基板電位と同電位とし、基板電位に対してソース１３に正の電圧を印加した状態で、制御ゲート電極１７ｒに正の電圧を印加する。図６（ｃ）中には、読出し過程において不揮発性メモリトランジスタ１１０の上記各部に印加する代表的な電圧値を、括弧内に示した。不揮発性メモリトランジスタ１１０の読出し過程においては、浮遊ゲート電極１５ｒにおける電子ｅの有無に伴った閾値電圧の違いを利用して、ソース１３とドレイン１２間に流れる電流値を判別し、データ（浮遊ゲート電極１５ｒにおける電子ｅの有無）が読み出される。

不揮発性メモリトランジスタ１１０では、複数個の半導体粒子からなる浮遊ゲート電極１５ｒが、図８に示した不揮発性メモリトランジスタ９０の浮遊ゲート電極５のように連結して一体となっていないため、上方に制御ゲート電極１７ｒを配置して２層のゲート構造とした場合であっても、制御ゲート電極１７ｒの機能を独立して発揮させることが可能である。従って、図５の不揮発性メモリトランジスタ１１０においても、図２（ｃ）で説明したデータの読出し過程における図１の不揮発性メモリトランジスタ１００と同様の効果を獲得することができる。

以上に示したように、図５の不揮発性メモリトランジスタ１１０では、複数個の半導体粒子からなる浮遊ゲート電極１５ｒにより、浮遊ゲート電極１５ｒがドレイン１２の近傍に偏って電荷蓄積が可能で、制御ゲート電極１７ｒがチャネル形成領域１１ｃに対して、電流制御機能を独立して発揮させることが可能となる。

さらに、図５の不揮発性メモリトランジスタ１１０においては、浮遊ゲート電極１５ｒと制御ゲート電極１７ｒを２層に積層しているため、小型化が可能である。また、書換え過程においてトンネル膜１４ｒにホットエレクトロンによる局所的な欠陥が発生しても、浮遊ゲート電極１５ｒとして機能する１個の半導体粒子のみに電荷抜けの影響があるだけである。このため、図５の不揮発性メモリトランジスタ１１０は、図８に示した連結する一体的な浮遊ゲート電極５を持つ従来の不揮発性メモリトランジス９０に較べて、書込み時の電荷抜けによる閾値電圧Ｖｔの変動を抑制することができる。

図７は、図５の不揮発性メモリトランジスタ１１０における浮遊ゲート電極１５ｒの周りを拡大して示した図で、特に好ましい浮遊ゲート電極１５ｒの構造を示す図である。

図７に示すように、不揮発性メモリトランジスタ１１０においては、浮遊ゲート電極１５ｒとして機能する半導体粒子が、半導体基板１１上に形成されたトンネル膜１４ｒを底面として、偏平形状に形成されてなることが好ましい。これにより、球形状に形成されてなる半導体粒子に較べて、チャネル形成領域１１ｃからのホットエレクトロンの注入が容易になる。

また、図７に示すように、不揮発性メモリトランジスタ１１０においては、半導体粒子の平均粒径が、３０［ｎｍ］以上、４０［ｎｍ］以下であることが好ましく、半導体粒子間の平均最短間隔が、５［ｎｍ］以上、１０［ｎｍ］以下であることが好ましい。上記半導体粒子の平均粒径により、蓄積電荷量の保持が可能で、上記半導体粒子間の平均最短間隔により、１５０℃以上の高温時においても隣接する半導体粒子間で蓄積された電荷が移動することがなく、高温での信頼性を高めることが可能である。

以上のようにして、図５と図６に示す不揮発性メモリトランジスタ１１０およびその駆動方法も、制御ゲート電極１７ｒと浮遊ゲート電極１５ｒの２つのゲート電極を有してなる書換え可能な不揮発性メモリトランジスタおよびその駆動方法であって、低電圧で駆動することができ、書換えによるダメージを抑制できると共に、該トランジスタのセル数が多い場合であっても消去後の閾値電圧のバラツキを抑制することができる不揮発性メモリトランジスタおよびその駆動方法となっている。

なお、図５に示す構造においても図１に示す構造と同様に図３に示す構成を実現可能であり、同様の効果を期待することができる。

第１実施形態における不揮発性メモリトランジスタの一例で、不揮発性メモリトランジスタ１００の模式的な断面図である。 不揮発性メモリトランジスタ１００の駆動方法と動作原理を示す図で、（ａ）〜（ｃ）は、それぞれ、書込み過程、消去過程、読出し過程に対応している。 不揮発性メモリトランジスタ１００の消去過程において、基板電位に対して制御ゲート電極１７に負の電圧を印加する方法の一例を示す図である。 不揮発性メモリトランジスタ１００の動作状態をシミュレートした結果の一例で、書込み直後の状態と各消去時間後の状態について、読出し過程における制御ゲート電圧Ｖｃｇとドレイン電流Ｉｄの関係を示す図である。 第２実施形態における不揮発性メモリトランジスタの一例で、不揮発性メモリトランジスタ１１０の模式的な断面図である。 不揮発性メモリトランジスタ１１０の駆動方法と動作原理を示す図で、（ａ）〜（ｃ）は、それぞれ、書込み過程、消去過程、読出し過程に対応している。 不揮発性メモリトランジスタ１１０における浮遊ゲート電極１５ｒの周りを拡大して示した図で、特に好ましい浮遊ゲート電極１５ｒの構造を示す図である。 特許文献１に開示された従来の不揮発性メモリトランジスタ９０の模式的な断面構造と、データ消去時における電圧印加状態を示す図である。

符号の説明

９０，１００，１１０ 不揮発性メモリトランジスタ
１０ 半導体基板
１，１１ ウエル（半導体基板）
１１ｃ チャネル形成領域
２，１２ ドレイン（拡散領域）
３，１３ ソース（拡散領域）
１４ｓ ゲート酸化膜
４，１４ｔ，１４ｒ トンネル膜
５，１５，１５ｒ 浮遊ゲート電極
６，１６，１６ｒ 絶縁膜
７，１７，１７ｒ 制御ゲート電極
８，１８ａ，１８ｂ 拡散領域

Claims (11)

1. 制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなる書換え可能な不揮発性メモリトランジスタであって、
   前記浮遊ゲート電極が、ドレイン近傍に偏って電荷蓄積が可能な構造を有してなり、
   書込み過程において、ソースを基板電位と同電位とし、基板電位に対して前記ドレインに正の電圧を印加した状態で、前記制御ゲート電極に正の電圧を印加して、前記ソースからドレインに向う電子のうち、高エネルギー状態にある電子を前記浮遊ゲート電極に注入して、データの書込み状態とし、
   消去過程において、前記ソースを浮遊電位とし、前記制御ゲート電極を基板電位と同電位または基板電位に対して負の電圧を印加した状態で、基板電位に対して前記ドレインに前記書込み過程より高い正の電圧を印加して、アバランシェブレークダウンによりドレイン近傍で発生する高エネルギー状態にあるホールを前記浮遊ゲート電極に注入し、書込み過程で注入された電子を中和して、データの消去状態とし、
   読出し過程において、前記ドレインを基板電位と同電位とし、基板電位に対して前記ソースに正の電圧を印加した状態で、前記制御ゲート電極に正の電圧を印加して、前記浮遊ゲート電極における電子の有無に伴った閾値電圧の違いを利用して、ソースとドレイン間に流れる電流値を判別し、データが読み出されることを特徴とする不揮発性メモリトランジスタ。
2. 前記制御ゲート電極と浮遊ゲート電極が、当該不揮発性メモリトランジスタのチャネル形成領域上において並んで配置され、
   前記浮遊ゲート電極が、ドレイン近傍に偏って配置されてなることを特徴とする請求項１に記載の不揮発性メモリトランジスタ。
3. 前記浮遊ゲート電極が、互いに連結していない複数個の半導体粒子からなることを特徴とする請求項１に記載の不揮発性メモリトランジスタ。
4. 前記半導体粒子が、半導体基板上に形成されたトンネル膜を底面として、偏平形状に形成されてなることを特徴とする請求項３に記載の不揮発性メモリトランジスタ。
5. 前記半導体粒子の平均粒径が、３０［ｎｍ］以上、４０［ｎｍ］以下であり、前記半導体粒子間の平均最短間隔が、５［ｎｍ］以上、１０［ｎｍ］以下であることを特徴とする請求項３または４に記載の不揮発性メモリトランジスタ。
6. 前記ソースの第１導電型からなる拡散領域の周りに、第２導電型で当該不揮発性メモリトランジスタのチャネル形成領域より高濃度の拡散領域が配置されてなることを特徴とする請求項１乃至５のいずれか一項に記載の不揮発性メモリトランジスタ。
7. 前記不揮発性メモリトランジスタが、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、前記埋め込み酸化膜に達する絶縁分離トレンチに取り囲まれて周囲から絶縁分離されてなり、
   前記消去過程において、前記制御ゲート電極に印加される基板電位に対して負の電圧が、前記ＳＯＩ層の別位置に形成された絶縁分離されてなるダイオードを介して印加されることを特徴とする請求項１乃至６のいずれか一項に記載の不揮発性メモリトランジスタ。
8. 制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなり、前記浮遊ゲート電極が、ドレイン近傍に偏って電荷蓄積が可能な構造を有してなる書換え可能な不揮発性メモリトランジスタの駆動方法であって、
   書込み過程において、ソースを基板電位と同電位とし、基板電位に対して前記ドレインに正の電圧を印加した状態で、前記制御ゲート電極に正の電圧を印加して、前記ソースからドレインに向う電子のうち、高エネルギー状態にある電子を前記浮遊ゲート電極に注入して、データの書込み状態とし、
   消去過程において、前記ソースを浮遊電位とし、前記制御ゲート電極を基板電位と同電位または基板電位に対して負の電圧を印加した状態で、基板電位に対して前記ドレインに前記書込み過程より高い正の電圧を印加して、アバランシェブレークダウンにより、ドレイン近傍で発生する高エネルギー状態にあるホールを前記浮遊ゲート電極に注入し、書込み過程で注入された電子を中和して、データの消去状態とし、
   読出し過程において、前記ドレインを基板電位と同電位とし、基板電位に対して前記ソースに正の電圧を印加した状態で、前記制御ゲート電極に正の電圧を印加して、前記浮遊ゲート電極における電子の有無に伴った閾値電圧の違いを利用して、ソースとドレイン間に流れる電流値を判別し、データを読み出すことを特徴とする不揮発性メモリトランジスタの駆動方法。
9. 前記書込み過程において、前記ドレインに印加する正の電圧が、９［Ｖ］以下であり、前記制御ゲート電極に印加する正の電圧が、１２［Ｖ］以下であることを特徴とする請求項８に記載の不揮発性メモリトランジスタの駆動方法。
10. 前記消去過程において、前記ドレインに印加する正の電圧が、１２［Ｖ］以下であり、
    前記制御ゲート電極に印加する電圧が、０［Ｖ］より低い負の電圧であることを特徴とする請求項８または９に記載の不揮発性メモリトランジスタの駆動方法。
11. 前記読出し過程において、前記ソースに印加する正の電圧が、１［Ｖ］以上、３［Ｖ］以下であり、前記制御ゲート電極に印加する正の電圧が、６［Ｖ］以下であることを特徴とする請求項８乃至１０のいずれか一項に記載の不揮発性メモリトランジスタの駆動方法。

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