JP2002093927A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 段差部を持つ不揮発性半導体記憶装置におけ
る電子の注入効率の向上を確実に達成できるようにし、
低電圧で高速書き込みを実現できるようにする。 【解決手段】 段差部の上段である第１表面領域１３上
には、制御ゲート電極２１が第１絶縁膜２２を介して形
成されている。半導体基板１１の内部における段差部１
６の近傍には、浮遊ゲート電極２３の下方における段差
部１６の上側の角部と間隔をおいた位置から該段差部１
６の下側の角部に向けて延びると共に、段差側面領域１
５に達することなくドレイン領域３２の端部と隣接する
ように形成されたｐ型の高濃度不純物領域からなる空乏
化規制層３３を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関する。

【０００２】

【従来の技術】現在、フラッシュ型ＥＥＰＲＯＭ（Flas
h Electrically Erasable Programmable ROM）装置は、
電気的な書き込み及び消去が可能な不揮発性半導体記憶
装置として電子機器に広く用いられている。不揮発性半
導体記憶装置におけるメモリセルの構造は、大きく２種
類に分けられる。第１は、半導体基板上に浮遊ゲート電
極と制御ゲート電極とが順次積層された電極構造を持つ
スタックゲート型であり、第２は、浮遊ゲート電極と制
御ゲート電極とが互いに隣接して半導体基板のチャネル
領域と対向する電極構造を持つスプリットゲート型であ
る。

【０００３】以下、従来のスプリットゲート型構造の不
揮発性半導体記憶装置について図面を参照しながら説明
する。

【０００４】図４２は、米国特許第５，７８０，３４１
号に開示されている、半導体基板における浮遊ゲート電
極の下側部分に段差部を設けたスプリットゲート型の不
揮発性半導体記憶装置の断面構成を示している。図４２
に示すように、例えば、ｐ型シリコンからなる半導体基
板２０１の主面には、上段となる第１表面領域２０２、
下段となる第２表面領域２０３及び上段と下段とをつな
ぐ段差側面領域２０４からなる段差部２０５が設けられ
ている。

【０００５】第１表面領域２０２上における段差部２０
５には、制御ゲート電極２１０がゲート絶縁膜２１１を
介して形成されている。また、段差部２０５を跨ぐよう
に形成された浮遊ゲート電極２１２は、制御ゲート電極
２１０の段差部２０５側の側面とはシリコン酸化膜２１
３を介して容量結合すると共に、第２表面領域２０３と
はトンネル膜となるシリコン酸化膜２１３を介して対向
している。

【０００６】半導体基板２０１の第１表面領域２０２に
は、ｎ型の高濃度ソース領域２２１が形成されており、
第２表面領域２０３には、浮遊ゲート電極２１２の下側
の領域にｎ型の低濃度ドレイン領域２２２ａが形成さ
れ、該低濃度ドレイン領域２２２ａの外側には高濃度ド
レイン領域２２２ｂが形成されている。

【０００７】また、第１表面領域２０２における浮遊ゲ
ート電極２１２の下側の領域には、ｐ型不純物濃度が半
導体基板２０１よりも高いｐ型不純物領域２２３が形成
されている。このような構成を採ることにより、高濃度
ソース領域２２１に注入された電子がチャネル領域を走
行する方向に浮遊ゲート電極２１２が位置しているた
め、チャネル電子の注入効率が向上する。

【０００８】

【発明が解決しようとする課題】本願発明者らは、シミ
ュレーション等を含め、種々の検討を重ねた結果、前記
従来のスプリットゲート型の不揮発性半導体記憶装置
は、半導体基板２０１に設けた段差部２０５が電子の注
入効率を上げるという効果が不十分であるという結論を
得ている。

【０００９】すなわち、書き込み動作時の電界の印加時
には、低濃度ドレイン領域２２２ａのソース側の端部に
おいて段差部２０５の下側の角部から上方へは高電界が
伝搬しにくいため、段差部２５０の下側の角部の近傍で
のみ電界の集中が起こりやすくなり、その結果、電界が
最も高い領域が、浮遊ゲート電極２１２のチャネル電子
を実際に注入したい段差側面領域２０４の下方にずれて
しまい、チャネル電子が段差側面領域２０４から離れた
領域を通って直接に低濃度ドレイン領域２２２ａに流れ
てしまう。このため、チャネル電子の浮遊ゲート電極２
１２への注入の高効率化が十分に達成されていないとい
うものである。

【００１０】一方、消去動作時においては、浮遊ゲート
電極２１２に蓄積されている電子を、シリコン酸化膜２
１３の浮遊ゲート電極２１２と対向する部分からなるト
ンネル膜から、ＦＮトンネル電流として高濃度ドレイン
領域２２２ｂに引き抜く。しかしながら、素子の微細化
に伴ってトンネル膜における電子の通過部分の面積が減
少して、消去動作が困難になるという問題がある。

【００１１】また、消去動作を容易にするために、ドレ
イン電圧を高くしてトンネル膜に掛かる電界を増大する
方法があるが、高濃度ドレイン領域２２２ｂにおいて発
生する高いエネルギーを持つ正孔（ホットホール）も同
時に発生してしまう。ホットホールは、トンネル膜の信
頼性を低下させたり、トンネル膜中にホットホールが捕
獲されて素子の特性を劣化させるという問題を生じる。

【００１２】また、素子の微細化、特に制御ゲート電極
２１０のゲート長の短縮化に伴って、従来のスプリット
ゲート型のフラッシュＥＥＰＲＯＭ装置では顕在化しな
かったショートチャネル効果も顕在化するという問題が
ある。

【００１３】本発明は前記従来の問題を解決し、段差部
を持つ不揮発性半導体記憶装置における電子の注入効率
の向上を確実に達成できるようにし、低電圧で高速書き
込みを実現できるようにすることを第１の目的とする。

【００１４】また、消去動作時に、ホットホールの発生
を抑制しながら消去速度の向上を図ることを第２の目的
とし、ショートチャネル効果を抑制して素子の微細化を
可能とすることを第３の目的とする。

【００１５】

【課題を解決するための手段】前記第１の目的を達成す
るため、本発明は、ドレイン側に段差部を有する不揮発
性半導体記憶装置に、ドレイン領域の導電型と反対側の
導電型の高濃度不純物領域を段差部の上側の角部から第
１表面領域及び段差側面領域に達しないように間隔をお
くと共に該角部と対向する位置に形成するか、又は書き
込み動作時に適当な基板電圧を印加する方法を採る構成
とする。

【００１６】また、前記第２の目的を達成するため、本
発明は、ドレイン領域の不純物濃度をソース領域から離
れるにつれて高くする構成とし、前記第３の目的を達成
するため、ソース領域の周囲に該ソース領域と反対の導
電型の不純物領域を設ける構成とする。

【００１７】具体的に、本発明に係る第１の不揮発性半
導体記憶装置は、前記第１の目的を達成し、半導体基板
に形成され、上段となる第１表面領域、下段となる第２
表面領域及び上段と下段とをつなぐ段差側面領域からな
る段差部と、第１表面領域上に形成された第１絶縁膜
と、第１表面領域上における段差部の近傍に第１絶縁膜
を介して形成された制御ゲート電極と、半導体基板上に
段差部を跨ぐように形成され、制御ゲート電極の段差部
側の側面と第２絶縁膜を介して容量結合すると共に第２
表面領域と第３絶縁膜を介して対向する浮遊ゲート電極
と、第１表面領域における制御ゲート電極に対して浮遊
ゲート電極と反対側の領域に形成されたソース領域と、
第２表面領域における浮遊ゲート電極の下側の領域に形
成されたドレイン領域と、半導体基板に、第１表面領域
の下方における段差部の上側の角部と間隔をおいた位置
から段差部の下側の角部に向けて延びると共に段差側面
領域に達することなくドレイン領域と隣接するように形
成され、ドレイン領域と反対の導電型の高濃度不純物領
域からなる空乏化規制層とを備えている。

【００１８】第１の不揮発性半導体記憶装置はスプリッ
トゲート型であって、これによると、半導体基板の内部
に、第１表面領域の下方における段差部の上側の角部と
間隔をおいた位置から段差部の下側の角部に向けて延び
ると共に段差側面領域に達することなくドレイン領域と
隣接するように形成され、ドレイン領域と反対の導電型
の高濃度不純物領域からなる空乏化規制層を備えている
ため、書き込み動作時には、ドレイン領域が段差部の下
段である第２表面領域に設けられていても、空乏層が段
差部から離れた領域にまで延びることがなくなる。その
上、ドレイン領域による高電界がこの空乏化規制層との
ｐｎ接合による逆バイアス状態となり、ｐｎ接合間の電
位差も大きくなって、段差部の下側の角部付近に発生す
る高電子温度域に向かって流れるキャリアのパスが生じ
るので、段差側面領域の近傍でホットエレクトロンとな
った電子の段差側面領域から浮遊ゲート電極への注入効
率が確実に向上する。

【００１９】第１の不揮発性半導体記憶装置は、段差部
の上側の角部と空乏化規制層との間に形成され、空乏化
規制層と同一導電型の不純物領域からなる高電界形成層
をさらに備えていることが好ましい。このようにする
と、段差側面領域において、高電界形成層とドレイン領
域との界面からなるｐｎ接合部のエネルギー準位の勾配
がより急峻となるため、高電界形成層とドレイン領域と
の界面で高電界が発生し、発生した高電界が、段差構造
による高電界及び空乏化規制層とドレイン領域との境界
に発生する高電界と重なり合って、段差側面領域の下側
の角部付近の電子温度がより一層上昇する。その結果、
チャネル電子のホットエレクトロンの発生量が増加し
て、浮遊ゲート電極に対する電子注入効率がさらに向上
する。

【００２０】第１の不揮発性半導体記憶装置において、
高電界形成層の不純物濃度が、空乏化規制層の不純物濃
度よりも低く且つ半導体基板の不純物濃度よりも高いこ
とが好ましい。このようにすると、段差部から間隔をお
いた空乏化規制層と段差部との間に形成された高電界形
成層が、書き込み動作時に空乏化して段差側面領域の近
傍にチャネル領域が確実に生成される。

【００２１】本発明に係る第２の不揮発性半導体記憶装
置は、半導体基板に形成され、上段となる第１表面領
域、下段となる第２表面領域及び上段と下段とをつなぐ
段差側面領域からなる段差部と、半導体基板上に段差部
を跨ぐように形成された第１絶縁膜と、第１絶縁膜上に
段差部を跨ぐように形成された浮遊ゲート電極と、浮遊
ゲート電極上に第２絶縁膜を介して形成され、浮遊ゲー
ト電極と容量結合する制御ゲート電極と、第１表面領域
における浮遊ゲート電極に対して段差部と反対側の領域
に形成されたソース領域と、第２表面領域における浮遊
ゲート電極の下側の領域に形成されたドレイン領域と、
半導体基板に、第１表面領域の下方における段差部の上
側の角部と間隔をおいた位置から段差部の下側の角部に
向けて延びると共に段差側面領域に達することなくドレ
イン領域と隣接するように形成され、ドレイン領域と反
対の導電型の高濃度不純物領域からなる空乏化規制層と
を備えている。

【００２２】第２の不揮発性半導体記憶装置はスタック
ゲート型であって、これによると、半導体基板の内部
に、第１表面領域の下方における段差部の上側の角部と
間隔をおいた位置から段差部の下側の角部に向けて延び
ると共に段差側面領域に達することなくドレイン領域と
隣接するように形成され、ドレイン領域と反対の導電型
の高濃度不純物領域からなる空乏化規制層を備えている
ため、書き込み動作時には、ドレイン領域が段差部の下
段である第２表面領域に設けられていても、空乏層が段
差部から離れた領域にまで延びることがなくなる。ま
た、ドレイン領域による高電界がこの空乏化規制層との
ｐｎ接合による高電界が生じるので、段差部の下側の角
部付近に発生する高電子温度域に向かって流れるキャリ
アのパスが生成され、段差側面領域の近傍でホットエレ
クトロンとなった電子の段差側面領域から浮遊ゲート電
極への注入効率が確実に向上する。

【００２３】第２の不揮発性半導体記憶装置は、段差部
の上側の角部と空乏化規制層との間に形成され、空乏化
規制層と同一導電型の不純物領域からなる高電界形成層
をさらに備えていることが好ましい。

【００２４】この場合に、高電界形成層の不純物濃度
が、空乏化規制層の不純物濃度よりも低く且つ半導体基
板の不純物濃度よりも高いことが好ましい。

【００２５】第１又は第２の不揮発性半導体記憶装置に
おいて、ドレイン領域におけるソース領域側の端部は、
第１表面領域に達することなく段差側面領域に位置して
いることが好ましい。このようにすると、段差側面領域
にドレイン領域の導電型と反対の導電型の領域が形成さ
れるため、該領域を空乏層及び反転層としてチャネル領
域を確実に形成できる。

【００２６】第１又は第２の不揮発性半導体記憶装置に
おいて、ドレイン領域が、第２表面領域の面方向で且つ
ソース領域側から不純物濃度が順次高くなるように形成
された少なくとも３つの不純物領域を有していることが
好ましい。このようにすると、ドレイン領域におけるチ
ャネル領域と反対側の不純物濃度が高いため、チャネル
領域側の電界強度が相対的に小さくなるので、消去動作
時にドレイン領域の周辺部においてホットホールの発生
が抑制される。その結果、トンネル膜の信頼性劣化を防
止することができる。さらに、ショートチャネル効果を
も抑制されるため、前記第２及び第３の目的が達成され
る。

【００２７】また、第１又は第２の不揮発性半導体記憶
装置は、第１表面領域にソース領域の接合面を覆うよう
に形成され、ソース領域と反対の導電型を持ちショート
チャネル効果を抑制する不純物領域をさらに備えている
ことことが好ましい。このようにすると、チャネル領域
において空乏層の広がりが抑制されるため、ショートチ
ャネル効果、さらにはパンチスルー効果をも抑制するこ
とができ、前記の第３の目的が達成される。

【００２８】本発明に係る第３の不揮発性半導体記憶装
置は、前記第２及び第３の目的を達成し、半導体基板に
形成され、上段となる第１表面領域、下段となる第２表
面領域及び上段と下段とをつなぐ段差側面領域からなる
段差部と、第１表面領域上に形成された第１絶縁膜と、
第１表面領域上における段差部の近傍に第１絶縁膜を介
して形成された制御ゲート電極と、半導体基板上に段差
部を跨ぐように形成され、制御ゲート電極の段差部側の
側面と第２絶縁膜を介して容量結合すると共に第２表面
領域と第３絶縁膜を介して対向する浮遊ゲート電極と、
第１表面領域における制御ゲート電極に対して浮遊ゲー
ト電極と反対側の領域に形成されたソース領域と、第２
表面領域における浮遊ゲート電極の下側の領域に形成さ
れたドレイン領域と、半導体基板における第１表面領域
と段差側面領域との間の角部近傍に形成され、半導体基
板の不純物濃度よりも高く且つドレイン領域と反対の導
電型を有する不純物領域とを備え、ドレイン領域は、第
２表面領域の面方向で且つソース領域側から不純物濃度
が順次高くなるように形成された少なくとも３つの不純
物拡散領域を有している。

【００２９】第３の不揮発性半導体記憶装置はスプリッ
トゲート型であって、これによると、半導体基板におけ
る第１表面領域と段差側面領域との間の角部近傍に形成
され、半導体基板の不純物濃度よりも高く且つドレイン
領域と反対の導電型を有する不純物領域を備えているた
め、該不純物領域とドレイン領域とのｐｎ接合面に高電
界が発生し、チャネル中の電子のホットエレクトロンの
発生量が増加することにより、浮遊ゲート電極への電子
の注入効率が向上する。その上、ドレイン領域が第２表
面領域の面方向で且つソース領域側から不純物濃度が順
次高くなるように形成された少なくとも３つの不純物拡
散領域を有しているため、ドレイン領域におけるチャネ
ル領域側の電界強度が相対的に小さくなるので、消去動
作時にドレイン領域のチャネル周辺部におけるホットホ
ールの発生が抑制される。さらに、ショートチャネル効
果をも抑制される。

【００３０】本発明に係る第４の不揮発性半導体記憶装
置は、前記第３の目的を達成し、半導体基板に形成さ
れ、上段となる第１表面領域、下段となる第２表面領域
及び上段と下段とをつなぐ段差側面領域からなる段差部
と、第１表面領域上に形成された第１絶縁膜と、第１表
面領域上における段差部の近傍に第１絶縁膜を介して形
成された制御ゲート電極と、半導体基板上に段差部を跨
ぐように形成され、制御ゲート電極の段差部側の側面と
第２絶縁膜を介して容量結合すると共に第２表面領域と
第３絶縁膜を介して対向する浮遊ゲート電極と、第１表
面領域における制御ゲート電極に対して浮遊ゲート電極
と反対側の領域に形成されたソース領域と、第２表面領
域における浮遊ゲート電極の下側の領域に形成されたド
レイン領域と、半導体基板における第１表面領域と段差
側面領域との間の角部近傍に形成され、半導体基板の不
純物濃度よりも高く且つドレイン領域と反対の導電型を
有する第１の不純物領域と、第１表面領域にソース領域
の接合面を覆うように形成され、ソース領域と反対の導
電型を持ちショートチャネル効果を抑制する第２の不純
物領域とを備えている。

【００３１】第４の不揮発性半導体記憶装置はスプリッ
トゲート型であって、これによると、半導体基板におけ
る第１表面領域と段差側面領域との間の角部近傍に形成
され、半導体基板の不純物濃度よりも高く且つドレイン
領域と反対の導電型を有する第１の不純物領域を備えて
いるため、該第１の不純物領域とドレイン領域とのｐｎ
接合面に高電界が発生し、チャネル中の電子のホットエ
レクトロンの発生量が増加することにより、浮遊ゲート
電極への電子の注入効率が向上する。その上、ソース領
域の接合面を覆うように形成され且つソース領域と反対
の導電型を持つ第２の不純物領域を備えているため、チ
ャネル領域において空乏層の広がりが抑制されるので、
ショートチャネル効果、さらにはパンチスルー効果をも
抑制することができる。

【００３２】本発明に係る第５の不揮発性半導体記憶装
置は、前記第２及び第３の目的を達成し、半導体基板に
形成され、上段となる第１表面領域、下段となる第２表
面領域及び上段と下段とをつなぐ段差側面領域からなる
段差部と、半導体基板上に段差部を跨ぐように形成され
た第１絶縁膜と、第１絶縁膜上に段差部を跨ぐように形
成された浮遊ゲート電極と、浮遊ゲート電極上に第２絶
縁膜を介して形成され、浮遊ゲート電極と容量結合する
制御ゲート電極と、第１表面領域における浮遊ゲート電
極に対して段差部と反対側の領域に形成されたソース領
域と、第２表面領域における浮遊ゲート電極の下側の領
域に形成されたドレイン領域と、半導体基板における第
１表面領域と段差側面領域との間の角部近傍に形成さ
れ、半導体基板の不純物濃度よりも高く且つドレイン領
域と反対の導電型を有する不純物領域とを備え、ドレイ
ン領域は、第２表面領域の面方向で且つソース領域側か
ら不純物濃度が順次高くなるように形成された少なくと
も３つの不純物拡散領域を有している。

【００３３】第５の不揮発性半導体記憶装置はスタック
ゲート型であって、これによると、半導体基板における
第１表面領域と段差側面領域との間の角部近傍に形成さ
れ、半導体基板の不純物濃度よりも高く且つドレイン領
域と反対の導電型を有する不純物領域を備えているた
め、該不純物領域とドレイン領域とのｐｎ接合面に高電
界が発生し、チャネル中の電子のホットエレクトロンの
発生量が増加することにより、浮遊ゲート電極への電子
の注入効率が向上する。その上、ドレイン領域が第２表
面領域の面方向で且つソース領域側から不純物濃度が順
次高くなるように形成された少なくとも３つの不純物拡
散領域を有しているため、ドレイン領域におけるチャネ
ル領域側の電界強度が相対的に小さくなるので、消去動
作時にドレイン領域のチャネル周辺部におけるホットホ
ールの発生が抑制される。さらに、ショートチャネル効
果をも抑制される。

【００３４】本発明に係る第６の不揮発性半導体記憶装
置は、前記第３の目的を達成し、半導体基板に形成さ
れ、上段となる第１表面領域、下段となる第２表面領域
及び上段と下段とをつなぐ段差側面領域からなる段差部
と、半導体基板上に段差部を跨ぐように形成された第１
絶縁膜と、第１絶縁膜上に段差部を跨ぐように形成され
た浮遊ゲート電極と、浮遊ゲート電極上に第２絶縁膜を
介して形成され、浮遊ゲート電極と容量結合する制御ゲ
ート電極と、第１表面領域における浮遊ゲート電極に対
して段差部と反対側の領域に形成されたソース領域と、
第２表面領域における浮遊ゲート電極の下側の領域に形
成されたドレイン領域と、半導体基板における第１表面
領域と段差側面領域との間の角部近傍に形成され、半導
体基板の不純物濃度よりも高く且つドレイン領域と反対
の導電型を有する第１の不純物領域と、第１表面領域に
ソース領域の接合面を覆うように形成され、ソース領域
と反対の導電型を持ちショートチャネル効果を抑制する
第２の不純物領域とを備えている。

【００３５】第６の不揮発性半導体記憶装置はスタック
ゲート型であって、これによると、半導体基板における
第１表面領域と段差側面領域との間の角部近傍に形成さ
れ、半導体基板の不純物濃度よりも高く且つドレイン領
域と反対の導電型を有する第１の不純物領域を備えてい
るため、該第１の不純物領域とドレイン領域とのｐｎ接
合面に高電界が発生し、チャネル中の電子のホットエレ
クトロンの発生量が増加することにより、浮遊ゲート電
極への電子の注入効率が向上する。その上、ソース領域
の接合面を覆うように形成され且つソース領域と反対の
導電型を持つ第２の不純物領域を備えているため、チャ
ネル領域において空乏層の広がりが抑制されるので、シ
ョートチャネル効果、さらにはパンチスルー効果をも抑
制することができる。

【００３６】第１〜第６の不揮発性半導体記憶装置にお
いて、半導体基板に対して基板電圧を印加することによ
り、第１表面領域における浮遊ゲート電極の下側部分か
ら段差側面領域に向かってキャリアが流れるチャネル領
域を形成することが好ましい。このようにすると、第１
表面領域及び段差側面領域に囲まれる半導体基板におい
て、浮遊ゲートの電位が相対的に高くなるため、キャリ
アが半導体基板の表面により強くへ引きつけられるよう
になる。その上、基板電圧を印加している場合にのみ電
流密度が高くなるので、書込み動作を行なっていないと
きの消費電力を大幅に低減できる。

【００３７】第１〜第６の不揮発性半導体記憶装置にお
いて、ドレイン領域及び制御ゲート電極に対して、所定
のドレイン電圧及び所定の制御ゲート電圧を印加するこ
とにより、第１表面領域における浮遊ゲート電極の下側
部分から段差側面領域に向かってキャリアが流れるチャ
ネル領域を形成することが好ましい。

【００３８】本発明の第７の不揮発性半導体記憶装置
は、前記第１の目的を達成し、半導体基板に形成され、
上段となる第１表面領域、下段となる第２表面領域及び
上段と下段とをつなぐ段差側面領域からなる段差部と、
第１表面領域上に形成された第１絶縁膜と、第１表面領
域上における段差部の近傍に第１絶縁膜を介して形成さ
れた制御ゲート電極と、半導体基板上に段差部を跨ぐよ
うに形成され、制御ゲート電極の段差部側の側面と第２
絶縁膜を介して容量結合すると共に第２表面領域と第３
絶縁膜を介して対向する浮遊ゲート電極と、第１表面領
域における制御ゲート電極に対して浮遊ゲート電極と反
対側の領域に形成されたソース領域と、第２表面領域に
おける浮遊ゲート電極の下側の領域に形成されたドレイ
ン領域と、半導体基板における第１表面領域及び段差側
面領域に形成され、半導体基板の不純物濃度よりも高く
且つドレイン領域と反対の導電型を有する不純物領域と
を備えた不揮発性半導体記憶装置を前提とし、半導体基
板に対して基板電圧を印加することにより、第１表面領
域における浮遊ゲート電極の下側部分から段差側面領域
に向かってキャリアが流れるチャネル領域が形成され
る。

【００３９】第７の不揮発性半導体記憶装置は、スプリ
ットゲート型であって、これによると、半導体基板にお
ける段差部の段差側面領域から離れた内部に空乏化規制
層を設けない構成であっても、例えば書き込み動作時に
ドレイン電圧と極性が反対の基板電圧を印加することに
よって、すなわちｎ型チャネルの場合は負の基板電圧を
印加し、ｐ型チャネルの場合は正の基板電圧を印加する
ことによって、第１表面領域及び段差側面領域に囲まれ
る半導体基板において浮遊ゲートの電位が相対的に高く
なるため、キャリアが半導体基板の表面により強くへ引
きつけられるようになり、キャリアの浮遊ゲート電極へ
の注入効率を向上できる。

【００４０】本発明の第８の不揮発性半導体記憶装置
は、前記第１の目的を達成し、半導体基板に形成され、
上段となる第１表面領域、下段となる第２表面領域及び
上段と下段とをつなぐ段差側面領域からなる段差部と、
半導体基板上に段差部を跨ぐように形成された第１絶縁
膜と、第１絶縁膜上に段差部を跨ぐように形成された浮
遊ゲート電極と、浮遊ゲート電極上に第２絶縁膜を介し
て形成され、浮遊ゲート電極と容量結合する制御ゲート
電極と、第１表面領域における浮遊ゲート電極に対して
段差部と反対側の領域に形成されたソース領域と、第２
表面領域における浮遊ゲート電極の下側の領域に形成さ
れたドレイン領域と、半導体基板における第１表面領域
及び段差側面領域に形成され、半導体基板の不純物濃度
よりも高く且つドレイン領域と反対の導電型を有する不
純物領域とを備えた不揮発性半導体記憶装置を前提と
し、半導体基板に対して基板電圧を印加することによ
り、第１表面領域における浮遊ゲート電極の下側部分か
ら段差側面領域に向かってキャリアが流れるチャネル領
域が形成される。

【００４１】第８の不揮発性半導体記憶装置はスタック
ゲート型であって、これによると、半導体基板における
段差部の段差側面領域から離れた内部に空乏化規制層を
設けない構成であっても、例えば書き込み動作時に、ｎ
型チャネルの場合は負の基板電圧を印加し、ｐ型チャネ
ルの場合は正の基板電圧を印加することによって、第１
表面領域及び段差側面領域に囲まれる半導体基板におい
て浮遊ゲートの電位が相対的に高くなるため、キャリア
が半導体基板の表面により強くへ引きつけられるように
なり、キャリアの浮遊ゲート電極への注入効率を向上で
きる。

【００４２】本発明に係る第１の不揮発性半導体記憶装
置の製造方法は、半導体基板の上に第１絶縁膜を介して
制御ゲート電極を形成する第１の工程と、半導体基板の
ソース形成領域をマスクすると共に、制御ゲート電極を
マスクとして半導体基板に第１導電型の高濃度不純物を
イオン注入することにより、高濃度不純物領域を形成す
る第２の工程と、ゲート電極の側面に絶縁膜からなるサ
イドウォールを形成し、形成したサイドウォール、制御
ゲート電極をマスクとし且つソース形成領域をマスクし
て半導体基板に対してエッチングを行なうことにより、
半導体基板に凹部を形成すると共に、半導体基板に、サ
イドウォールの下側が上段となる第１表面領域、凹部の
底面が下段となる第２表面領域及び上段と下段とをつな
ぐ段差側面領域からなる段差部を形成する第３の工程
と、半導体基板の第２表面領域に対して第２導電型の低
濃度不純物を選択的にイオン注入を行なって、第２表面
領域に第２導電型の低濃度ドレイン領域を形成すると共
に、高濃度不純物領域における第１表面領域の近傍、段
差部の上側の角部及び段差側面領域の近傍の導電型を反
転することにより、高濃度不純物領域からなり、第１表
面領域及び段差側面領域から間隔をおいて局在し且つ低
濃度ドレイン領域と隣接する空乏化規制層を形成する第
４の工程と、サイドウォールを除去した後、制御ゲート
電極の段差部側の側面、第１表面領域、段差側面領域及
び第２表面領域の上に第２絶縁膜を形成する第５の工程
と、第２絶縁膜上に全面にわたって導体膜を堆積し、堆
積した導体膜に対してエッチングを行なうことにより、
段差部を跨ぐと共に、制御ゲート電極の段差部側の側面
と第２絶縁膜を介して容量結合し且つ第２表面領域と第
２絶縁膜を介して対向する浮遊ゲート電極を自己整合的
に形成する第６の工程と、制御ゲート電極及び浮遊ゲー
ト電極をマスクとして、半導体基板に対して第２導電型
の不純物をイオン注入することにより、第１表面領域に
第２導電型のソース領域を形成すると共に、第２表面領
域に第２導電型のドレイン領域を形成する第７の工程と
を備えている。

【００４３】第１の不揮発性半導体記憶装置の製造方法
によると、半導体基板の凹部の底面からなる第２表面領
域に対して第２導電型の低濃度不純物を選択的にイオン
注入を行なって、第２表面領域に第２導電型の低濃度ド
レイン領域を形成すると共に、高濃度不純物領域におけ
る第１表面領域の近傍、段差部の上側の角部及び段差側
面領域の近傍の導電型を反転することにより、第１導電
型の高濃度不純物領域からなり、第１表面領域及び段差
側面領域から間隔をおいて局在し且つ低濃度ドレイン領
域と隣接する空乏化規制層を形成する工程を備えている
ため、本発明の第１の不揮発性半導体記憶装置を確実に
作製することができる。

【００４４】第１の不揮発性半導体記憶装置の製造方法
において、第２の工程が、高濃度不純物領域を形成した
後に、高濃度不純物領域に対して第１導電型の不純物を
再度イオン注入することにより、高濃度不純物領域より
も拡散の深さが浅い第１導電型の他の不純物領域を形成
する工程を含み、第４の工程が、段差部の上側の角部と
空乏化規制層との間に、他の不純物領域からなる高電界
形成層を形成する工程を含むことが好ましい。

【００４５】第１の不揮発性半導体記憶装置の製造方法
は、第７の工程よりも後に、浮遊ゲート電極の上に第３
絶縁膜を堆積し、堆積した第３絶縁膜及び浮遊ゲート電
極をマスクとして、半導体基板に対して第２導電型の不
純物をイオン注入することにより、第２表面領域にドレ
イン領域よりも不純物濃度が大きい第２導電型の高濃度
ドレイン領域を形成する第８の工程をさらに備えている
ことが好ましい。このようにすると、本発明の第３の不
揮発性半導体記憶装置を確実に作製することができる。

【００４６】第１の不揮発性半導体記憶装置の製造方法
は、第４の工程の後に、制御ゲート電極から第２表面領
域に至る領域をマスクして、ソース形成領域に拡散深さ
がソース領域よりも深い第１導電型の不純物領域を形成
する工程をさらに備えていることが好ましい。このよう
にすると、本発明の第４の不揮発性半導体記憶装置を確
実に作製することができる。

【００４７】本発明に係る第２の不揮発性半導体記憶装
置の製造方法は、半導体基板のドレイン形成領域に対し
て第１導電型の高濃度不純物を選択的にイオン注入する
ことにより、第１導電型の高濃度不純物領域を形成する
第１の工程と、高濃度不純物領域におけるソース形成領
域側の端部を除く領域に対して選択的にエッチングを行
なうことにより、半導体基板に凹部を形成すると共に、
半導体基板に、高濃度不純物領域の端部が上段となる第
１表面領域、凹部の底面が下段となる第２表面領域及び
上段と下段とをつなぐ段差側面領域からなる段差部を形
成する第２の工程と、半導体基板の第２表面領域に対し
て第２導電型の低濃度不純物を選択的にイオン注入を行
なって、第２表面領域に第２導電型の低濃度ドレイン領
域を形成すると共に、高濃度不純物領域における第１表
面領域の近傍、段差部の上側の角部及び段差側面領域の
近傍の導電型を反転することにより、高濃度不純物領域
からなり、第１表面領域及び段差側面領域から間隔をお
いて局在し且つ低濃度ドレイン領域と隣接する空乏化規
制層を形成する第３の工程と、半導体基板上に段差部を
跨ぐように、第１絶縁膜、浮遊ゲート電極、第２絶縁膜
及び制御ゲート電極を順次形成する第４の工程と、制御
ゲート電極をマスクとして、半導体基板に対して第２導
電型の不純物をイオン注入することにより、ソース形成
領域に第２導電型のソース領域を形成すると共に、ドレ
イン形成領域に第２導電型のドレイン領域を形成する第
５の工程とを備えている。

【００４８】第２の不揮発性半導体記憶装置の製造方法
によると、半導体基板の凹部の第２表面領域に対して第
２導電型の低濃度不純物を選択的にイオン注入を行なっ
て、第２表面領域に第２導電型の低濃度ドレイン領域を
形成すると共に、第１導電型の高濃度不純物領域におけ
る第１表面領域の近傍、段差部の上側の角部及び段差側
面領域の近傍の導電型を反転することにより、高濃度不
純物領域からなり、第１表面領域及び段差側面領域から
間隔をおいて局在し且つ低濃度ドレイン領域と隣接する
空乏化規制層を形成する工程を備えているため、本発明
の第２の不揮発性半導体記憶装置を確実に作製すること
ができる。

【００４９】第２の不揮発性半導体記憶装置の製造方法
において、第１の工程が、高濃度不純物領域を形成した
後に、高濃度不純物領域に対して第１導電型の不純物を
再度イオン注入することにより、高濃度不純物領域より
も拡散の深さが浅い第１導電型の他の不純物領域を形成
する工程を含み、第３の工程が、段差部の上側の角部と
空乏化規制層との間に、他の不純物領域からなる高電界
形成層を形成する工程を含むことが好ましい。

【００５０】第２の不揮発性半導体記憶装置は、第５の
工程よりも後に、制御ゲート電極の上に第３絶縁膜を堆
積し、堆積した第３絶縁膜絶縁膜をエッチングして、浮
遊ゲート電極及び制御ゲート電極の側面にサイドウォー
ルを形成する第６の工程と、制御ゲート電極及びサイド
ウォールをマスクとして、半導体基板に対して第２導電
型の不純物をイオン注入することにより、第２表面領域
にドレイン領域よろも不純物濃度が大きい第２導電型の
高濃度ドレイン領域を形成する第７の工程とをさらに備
えていることが好ましい。このようにすると、本発明の
第５の不揮発性半導体記憶装置を確実に作製することが
できる。

【００５１】第２の不揮発性半導体記憶装置は、第３の
工程の後に、制御ゲート電極から第２表面領域に至る領
域をマスクして、ソース形成領域に拡散深さがソース領
域よりも深い第１導電型の不純物領域を形成する工程を
さらに備えていることが好ましい。このようにすると、
本発明の第６の不揮発性半導体記憶装置を確実に作製す
ることができる。

【００５２】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００５３】図１は第１の実施形態に係るスプリットゲ
ート型の不揮発性半導体記憶装置の一記憶素子の断面構
成を示している。図１に示すように、例えば、ｐ型シリ
コンからなる半導体基板１１の主面上には、ＬＯＣＯＳ
又はトレンチ分離等からなる素子分離層１２に囲まれた
活性領域に、上段となる第１表面領域１３、下段となる
第２表面領域１４及び上段と下段とをつなぐ段差側面領
域１５からなる段差部１６が設けられている。

【００５４】第１表面領域１３上には、制御ゲート電極
２１が第１絶縁膜２２を介して形成されている。また、
段差部１６を跨ぐように形成された浮遊ゲート電極２３
は、制御ゲート電極２１の段差部１６側の側面とは第２
絶縁膜２４を介して容量結合すると共に、第２表面領域
１４とはトンネル膜となる第３絶縁膜２５を介して対向
している。なお、第１絶縁膜２２と第３絶縁膜２５とは
１つの膜から構成されていてもよく、第２絶縁膜２４と
第３絶縁膜２５とは１つの膜から構成されていてもよ
い。

【００５５】半導体基板１１の第１表面領域１３には、
ｎ型のソース領域３１が形成されており、第２表面領域
１４には、浮遊ゲート電極２３の下側の領域にｎ型のド
レイン領域３２が形成されている。

【００５６】第１の実施形態に係る不揮発性半導体記憶
装置は、半導体基板１１の内部における段差部１６の近
傍に、浮遊ゲート電極２３の下方における段差部１６の
上側の角部と間隔をおいた位置から該段差部１６の下側
の角部に向けて延びると共に段差側面領域１５に達する
ことなくドレイン領域３２の端部と隣接するように形成
された、ｐ型の高濃度不純物領域からなる空乏化規制層
３３を備えていることを特徴としている。

【００５７】以下、本実施形態に係る不揮発性半導体記
憶装置におけるデータの書き込み、消去及び読み出しの
各動作の一例を説明する。

【００５８】まず、データの書き込み時には、制御ゲー
ト電極２１に４．０Ｖ〜７．０Ｖ程度のゲート電圧を印
加し、ソース領域３１を接地し、且つドレイン領域３２
に４．０Ｖ〜６．０Ｖ程度のドレイン電圧を印加する。
この電圧の印加により、段差部１６の下側の角部の周辺
でホットエレクトロンが発生し、発生したホットエレク
トロンが第３絶縁膜２５を通って浮遊ゲート電極２３に
注入される。

【００５９】データの消去時には、制御ゲート電極２１
に−５．０Ｖ〜−７．０Ｖ程度のゲート電圧を印加し、
ドレイン領域２３に４．０Ｖ〜６．０Ｖ程度のドレイン
電圧を印加し且つソース領域１３を接地する。これによ
り、浮遊ゲート電極２３に蓄積されていた電子がＦＮ
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型トンネル現象に
より第３絶縁膜２５を介してドレイン領域３２に引き抜
かれる。

【００６０】また、データの読み出し時には、ソース領
域３１に１．０Ｖ〜３．０Ｖ程度のソース電圧を印加
し、ドレイン領域３２を接地し且つ制御ゲート電極２１
に２．０Ｖ〜４．０Ｖ程度のゲート電圧を印加するか、
又はドレイン領域３２に１．０Ｖ〜３．０Ｖ程度のドレ
イン電圧を印加し、ソース領域３１を接地し且つ制御ゲ
ート電極２１に２．０Ｖ〜４．０Ｖ程度のゲート電圧を
印加する。このとき、浮遊ゲート電極２３に蓄積された
電子の有無によって制御ゲート電２１のしきい値電圧値
が異なり、ソースドレイン間を流れる電流量に差が生じ
るため、その電流量を検出することによりデータの有無
が判定される。

【００６１】本実施形態に係る不揮発性半導体記憶装置
は、ｐ型の高濃度不純物領域からなる空乏化規制層３３
が段差部１６の第１表面領域１３及び段差側面領域１５
に達しない位置に形成され、さらに空乏化規制層３３の
ドレイン領域３２側の端部がドレイン領域３２と隣接す
るように形成されている。これにより、図２の模式図に
示すように、書き込み動作時には、キャリアである電子
が段差部１６の下側の角部付近に発生する電子温度高温
域１及び電子温度最大領域２に向かって流れるキャリア
のパス（＝チャネル）が形成される。その結果、段差側
面領域１５の近傍でホットエレクトロンとなったチャネ
ル電子は、段差側面領域１５から浮遊ゲート電極２３に
効率良く注入されるようになる。

【００６２】図３（ａ）は本実施形態に係る不揮発性半
導体記憶装置の段差部１６近傍の書き込み動作時の電流
密度を計算機によるシミュレーションによって求めた結
果を示し、図３（ｂ）は比較用であって、空乏化規制層
３３を設けない従来の不揮発性半導体記憶装置のシミュ
レーション結果を示している。

【００６３】本実施形態に係る半導体記憶装置は、図３
（ａ）に示すように、空乏化規制層３３がｐ型不純物濃
度が高いため空乏化せず、半導体基板１１における第１
表面領域１３、段差側面領域１５及び空乏化規制層３３
に囲まれる部分が空乏化して、チャネル領域として機能
する。その結果、チャネル中の電子が段差側面領域１５
に向かって広がりを持って流れることが分かる。

【００６４】その上、空乏化規制層３３によってキャリ
アのパスが規制されるため、浮遊ゲート電極２３に電荷
が蓄積されて浮遊ゲート電極２３の電位が低下し、電子
がドレイン領域３２に強く引き寄せられても、チャネル
領域における制御ゲート電極２１の下側部分を通過した
電子がドレイン領域３２に直接に流れ込むことがなく、
段差部の下側の角部に向かって流れるキャリアのパスが
維持される。これにより、浮遊ゲート電極２３の電位に
よらず一定のキャリアパスを実現でき、浮遊ゲート電極
２３に対するキャリアの注入効率を向上させることがで
きる。

【００６５】これに対して、図３（ｂ）に示す従来の不
揮発性半導体記憶装置の場合は、段差部１６の第１表面
領域１３及び段差側面領域１５から間隔をおいた領域の
ｐ型不純物濃度が低いため、書き込み動作時にはこの領
域までもが空乏化してしまい、チャネルとして機能す
る。このため、チャネル中の電子は、段差部１６の下側
の角部付近に発生する電子温度最大領域を通過すること
なく、ドレイン領域３２に直接に流れてしまい、その結
果、浮遊ゲート電極２３に注入される確率が低くなるこ
とが分かる。

【００６６】次に、空乏化規制層３３には以下のような
効果をも有している。すなわち、ｐ型の高濃度不純物領
域からなる空乏化規制層３３はｎ型のドレイン領域３２
側の端部と隣接するように形成されているため、空乏化
規制層３３とドレイン領域３２の界面には、急激な濃度
勾配を持つｐｎ接合が形成されるので、該界面には高電
界が発生する。両者の界面に発生した高電界が、段差部
１６の下側の角部付近に位置するように、空乏化規制層
３３を設けることによって、段差部１６の下側の角部近
傍に発生する電子温度高温域の電子温度が飛躍的に上昇
し、その結果、書き込み速度が大幅に向上する。

【００６７】また、ドレイン領域３２が、段差部１６の
下側の角部を完全に覆っている場合には、書き込み動作
時に、該角部の電位がドレイン電位によって高電位に保
たれるため、段差側面領域１５のポテンシャルの勾配が
急峻となって、段差部１６の下側の角部付近に発生する
電子温度高温域が段差側面13へ広がるので、書き込み速
度が向上する。

【００６８】なお、本実施形態においては、段差部１６
の段差側面領域１５は第２表面領域１４に対してほぼ垂
直に形成されているが、段差側面領域１５と第２表面領
域１４とのなす角度は鈍角であってもよい。

【００６９】以下、前記のように構成された不揮発性半
導体記憶装置の製造方法について図面を参照しながら説
明する。

【００７０】図４〜図６は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法の工程順の断面構
成を示している。

【００７１】まず、図４（ａ）に示すように、ｐ型シリ
コンからなる半導体基板５１上に、例えばトレンチ分離
構造を持つ素子分離層５２を形成する。続いて、素子分
離層５２に囲まれてなる活性領域１０の上に、熱酸化法
又はＣＶＤ法により、膜厚が約２０ｎｍの保護酸化膜５
３を形成し、その後、半導体基板５１上に、活性領域１
０のｐ型ウェル領域形成用パターンを持つ第１のレジス
トパターン９１を形成する。続いて、第１のレジストパ
ターン９１をマスクとして、ホウ素（Ｂ）イオンを、例
えば注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１０¹⁴
ｃｍ^-2程度で、注入エネルギーが約３００ｋｅＶの注入
条件で半導体基板５１に保護酸化膜５３を介してイオン
注入し、これにより、活性領域１０の表面近傍の不純物
濃度が５×１０¹³ｃｍ^-3〜１×１０¹⁴ｃｍ^-3程度のｐ型
ウェル領域を形成する。さらに、活性領域１０の全面
に、注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１０¹³
ｃｍ ^-2程度で、注入エネルギーが約３０ｋｅＶのしきい
値電圧制御用のホウ素（Ｂ）イオンを保護酸化膜５３を
介してイオン注入する。

【００７２】次に、図４（ｂ）に示すように、第１のレ
ジストパターン９１及び保護酸化膜５３を除去した後、
再度、活性領域１０上にＣＶＤ法又は熱酸化法により第
１絶縁膜としてのゲート酸化膜５４を形成する。その
後、例えば、ＣＶＤ法により、半導体基板５１上の全面
に第１のポリシリコン膜を堆積し、堆積した第１のポリ
シリコン膜に対してフォトリソグラフィ法によりパター
ニングを行なって、ポリシリコンからなる制御ゲート電
極５５を形成する。続いて、半導体基板５１上に、活性
領域１０のドレイン形成領域に開口部を持つ第２のレジ
ストパターン９２を形成し、形成した第２のレジストパ
ターン９２及びゲート電極５５をマスクとして、例えば
注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ
^-2程度で、注入エネルギーが約１５ｋｅＶのホウ素
（Ｂ）イオンを半導体基板５１にゲート酸化膜５４を介
してイオン注入し、これにより、ドレイン形成領域にｐ
型の高濃度不純物層５６を形成する。

【００７３】次に、図４（ｃ）に示すように、第２のレ
ジストパターン９２を除去した後、例えば、ＣＶＤ法を
用いて、半導体基板５１上に全面にわたってＢＰＳＧ膜
を堆積する。続いて、堆積したＢＰＳＧ膜に対して異方
性エッチングを行なうことにより、制御ゲート電極５５
の側面にＢＰＳＧ膜からなるサイドウォール５７を形成
する。ここで、ＢＰＳＧの堆積膜厚を調節することによ
り、制御ゲート電極５５の側面と後工程で半導体基板５
１に形成する段差部との間の間隔を自己整合的に決定す
ることができる。

【００７４】次に、図４（ｄ）に示すように、半導体基
板５１上にドレイン形成領域に開口部を持つ第３のレジ
ストパターン９３を形成し、形成した第３のレジストパ
ターン９３、ゲート電極５５及びサイドウォール５７を
マスクとして、半導体基板５１に対してドライエッチン
グを行なって、半導体基板５１のドレイン形成領域に凹
部５１ａを形成する。

【００７５】次に、図５（ａ）に示すように、第３のレ
ジストパターン９３、ゲート電極５５及びサイドウォー
ル５７をマスクとして、例えば注入ドーズ量が０．５×
１０ ¹⁴ｃｍ^-2〜５×１０¹⁴ｃｍ^-2程度で、注入エネルギ
ーが約１０ｋｅＶのヒ素（Ａｓ）イオンを半導体基板５
１にイオン注入することにより、ドレイン形成領域にｎ
型の低濃度ドレイン領域５８を形成する。

【００７６】このとき、ｐ型の高濃度不純物層５６にお
けるサイドウォール５７の下側部分は、低濃度ドレイン
領域５８を形成する際のｎ型不純物の注入による補償効
果によってｐ型不純物濃度が低減する。これにより、半
導体基板５１における凹部５１ａの制御ゲート電極５５
側の段差部５１ｂに、制御ゲート電極５５の下方におけ
る段差部５１ｂの上側の角部と間隔をおいた位置から段
差部５１ｂの下側の角部に向けて延びると共に、段差側
面領域に達することなく低濃度ドレイン領域５８と隣接
するように形成された、ｐ型の高濃度不純物層５６から
なる空乏化規制層５６ａを形成できる。

【００７７】次に、図５（ｂ）に示すように、第３のレ
ジストパターン９３を除去した後、サイドウォール５７
及びゲート酸化膜５４の露出部分をウエットエッチング
により除去することにより、上段となる第１表面領域５
９、下段となる第２表面領域６０及び上段と下段とをつ
なぐ段差側面領域６１からなる段差部５１ｂと、制御ゲ
ート電極５５の側面とを露出させる。

【００７８】次に、図５（ｃ）に示すように、熱酸化法
により、半導体基板５１の段差部５１ｂを含む露出面及
び制御ゲート電極５５の表面に第２絶縁膜及び第３絶縁
膜としての熱酸化膜６２を形成する。なお、熱酸化膜６
２は、ＣＶＤ法等によるシリコン酸化膜であってもよ
い。

【００７９】次に、図５（ｄ）に示すように、例えばＣ
ＶＤ法を用いて、半導体基板５１上に制御ゲート電極５
５を含む全面にわたって第２のポリシリコン膜を堆積
し、堆積した第２のポリシリコン膜に対して異方性エッ
チングを行なうことにより、段差部５１ｂを跨ぐと共
に、制御ゲート電極５５の段差部５１ｂ側の側面と熱酸
化膜６２を介して容量結合し、さらに第２表面領域６０
と熱酸化膜６２を介して対向する、ポリシリコンからな
る浮遊ゲート電極６３を自己整合的に形成する。ここ
で、熱酸化膜６２の浮遊ゲート電極６３と半導体基板５
１との間に挟まれた領域はトンネル膜として機能する。

【００８０】次に、図６（ａ）に示すように、半導体基
板５１上に酸化シリコン等の絶縁膜膜６４を全面に形成
し、その後、形成した絶縁膜６４をエッチングして半導
体基板５１を露出する。

【００８１】次に、図６（ｂ）に示すように、制御ゲー
ト電極５５、浮遊ゲート電極６３及び絶縁膜６４をマス
クとして、半導体基板５１にヒ素（Ａｓ）イオンを注入
することにより、半導体基板５１の制御ゲート電極５５
に対して浮遊ゲート電極６３と反対側の領域に高濃度ソ
ース領域６５を形成し、半導体基板５１の制御ゲート電
極５５に対して浮遊ゲート電極６３側の領域で且つ低濃
度ドレイン領域５８と接続する高濃度ドレイン領域６６
を形成して、不揮発性半導体記憶装置の一記憶素子が完
成する。

【００８２】以上説明したように、第１の実施形態に係
る不揮発性半導体記憶装置の製造方法によると、半導体
基板５１におけるドレイン形成領域にｐ型の高濃度不純
物層５６を形成しておく。その後、制御ゲート電極５５
のサイドウォール５７をマスクとして、半導体基板５１
に凹部５１ｂを形成することにより、半導体基板５１に
おけるサイドウォール５７の下側部分を第１表面領域
（上段）とし、凹部５１ｂの底面を第２表面領域６０
（下段）とする段差部５１ｂを形成する。続いて、第２
表面領域６０にｎ型の低濃度ドレイン領域５８を注入に
より形成する際に、高濃度不純物層５６に対する補償効
果により、段差部５１ｂの上側の角部から間隔をおき、
該角部と対向すると共に低濃度ドレイン領域５８と隣接
して局在する所望の不純物プロファイルを持つ空乏化規
制層５６ａを確実に形成できる。

【００８３】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００８４】図７は第２の実施形態に係るスプリットゲ
ート型の不揮発性半導体記憶装置の一記憶素子の断面構
成を示している。図７において、図１に示す第１の実施
形態の構成部材と同一の構成部材には同一の符号を付す
ことにより説明を省略する。

【００８５】図７に示すように、第２の実施形態に係る
不揮発性半導体記憶装置は、段差部１６の上側の角部と
空乏化規制層３３との間に形成され、空乏化規制層３３
と同一の導電型であるｐ型の不純物領域からなる高電界
形成層３４を有していることを特徴とする。

【００８６】ここで、高電界形成層３４のｐ型不純物濃
度は、空乏化規制層３３のｐ型不純物濃度よりも低く且
つ半導体基板１１のｐ型不純物濃度よりも高くなるよう
に設定されている。

【００８７】第２の実施形態によると、ｐ型の高電界形
成層３４を段差部１６の上側の角部と空乏化規制層３３
との間に設けることにより、段差側面領域１５におい
て、高電界形成層３４とドレイン領域３２との界面から
なるｐｎ接合部によるエネルギー準位の勾配はより急峻
となる。その結果、高電界形成層３４とドレイン領域３
２との界面で高電界が発生し、発生した高電界が、段差
部１６の下側の角部によって発生する高電界、及び空乏
化規制層３３とドレイン領域３２との界面に発生する高
電界と重なり合って、段差部１６の下側の角部の近傍の
電子温度がより一層上昇する。これにより、チャネル中
の電子のホットエレクトロンの発生量が増加して、浮遊
ゲート電極２３に対する電子の注入効率が格段に向上す
る。

【００８８】また、高濃度形成層３４を空乏化規制層３
３と独立に形成することにより、記憶素子のしきい値電
圧の制御性を向上させる効果もある。

【００８９】なお、第１の実施形態で説明したように、
半導体基板１１における空乏化規制層３３、第１表面領
域１３及び段差側面領域１５によって囲まれる部分をチ
ャネルとして機能させ、チャネル電子が段差側面領域１
５に向かって広がりを持って流れるようなキャリアのパ
スを維持するためには、高電界形成層３４を書き込み動
作時に空乏化する程度の不純物濃度とすることが好まし
い。

【００９０】なお、本実施形態においても、段差側面領
域１５と第２表面領域１４とのなす角度を鈍角としても
よい。

【００９１】以下、前記のように構成された不揮発性半
導体記憶装置の製造方法について図面を参照しながら説
明する。

【００９２】図８〜図１０は本発明の第１の実施形態に
係る不揮発性半導体記憶装置の製造方法の工程順の断面
構成を示している。

【００９３】まず、図８（ａ）に示すように、ｐ型シリ
コンからなる半導体基板５１上に、例えばトレンチ分離
構造を持つ素子分離層５２を形成する。続いて、素子分
離層５２に囲まれてなる活性領域１０の上に、熱酸化法
又はＣＶＤ法により、膜厚が約２０ｎｍの保護酸化膜５
３を形成し、その後、半導体基板５１上に、活性領域１
０のｐ型ウェル領域形成用パターンを持つ第１のレジス
トパターン９１を形成する。続いて、第１のレジストパ
ターン９１をマスクとして、ホウ素（Ｂ）イオンを、例
えば注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１０¹⁴
ｃｍ^-2程度で、注入エネルギーが約３００ｋｅＶの注入
条件で半導体基板５１に保護酸化膜５３を介してイオン
注入し、これにより、活性領域１０の表面近傍の不純物
濃度が５×１０¹³ｃｍ^-3〜１×１０¹⁴ｃｍ^-3程度のｐ型
ウェル領域を形成する。さらに、活性領域１０の全面
に、注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１０¹³
ｃｍ ^-2程度で、注入エネルギーが約３０ｋｅＶのしきい
値電圧制御用のホウ素（Ｂ）イオンを保護酸化膜５３を
介してイオン注入する。

【００９４】次に、図８（ｂ）に示すように、第１のレ
ジストパターン９１及び保護酸化膜５３を除去した後、
再度、活性領域１０上にＣＶＤ法又は熱酸化法により第
１絶縁膜としてのゲート酸化膜５４を形成する。その
後、例えば、ＣＶＤ法により、半導体基板５１上の全面
に第１のポリシリコン膜を堆積し、堆積した第１のポリ
シリコン膜に対してフォトリソグラフィ法によりパター
ニングを行なって、ポリシリコンからなる制御ゲート電
極５５を形成する。続いて、半導体基板５１上に、活性
領域１０のドレイン形成領域に開口部を持つ第２のレジ
ストパターン９２を形成し、形成した第２のレジストパ
ターン９２及びゲート電極５５をマスクとして、ホウ素
（Ｂ）イオンをそれぞれ異なる加速電圧で２回のイオン
注入を行なう。１回目は、例えば注入ドーズ量が０．５
×１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程度で、注入エネル
ギーが約３０ｋｅＶの注入条件でゲート酸化膜５４を介
して半導体基板５１にイオン注入して、ドレイン形成領
域にｐ型の第１の高濃度不純物層５６を形成する。２回
目は、第１の高濃度不純物層５６よりも接合深さが浅く
なるように、注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１
×１０¹⁴ｃｍ^-2程度で、注入エネルギーが約１５ｋｅＶ
の注入条件でイオン注入して、ドレイン形成領域にｐ型
の第２の高濃度不純物層７１を形成する。

【００９５】次に、図８（ｃ）に示すように、第２のレ
ジストパターン９２を除去した後、例えば、ＣＶＤ法を
用いて、半導体基板５１上に全面にわたってＢＰＳＧ膜
を堆積する。続いて、堆積したＢＰＳＧ膜に対して異方
性エッチングを行なうことにより、制御ゲート電極５５
の側面にＢＰＳＧ膜からなるサイドウォール５７を形成
する。ここで、ＢＰＳＧの堆積膜厚を調節することによ
り、制御ゲート電極５５の側面と後工程で半導体基板５
１に形成する段差部との間の間隔を自己整合的に決定す
ることができる。

【００９６】次に、図８（ｄ）に示すように、半導体基
板５１上にドレイン形成領域に開口部を持つ第３のレジ
ストパターン９３を形成し、形成した第３のレジストパ
ターン９３、ゲート電極５５及びサイドウォール５７を
マスクとして、半導体基板５１に対してドライエッチン
グを行なって、半導体基板５１のドレイン形成領域に凹
部５１ａを形成する。

【００９７】次に、図９（ａ）に示すように、第３のレ
ジストパターン９３、ゲート電極５５及びサイドウォー
ル５７をマスクとして、例えば注入ドーズ量が０．５×
１０ ¹⁴ｃｍ^-2〜５×１０¹⁴ｃｍ^-2程度で、注入エネルギ
ーが約１０ｋｅＶのヒ素（Ａｓ）イオンを半導体基板５
１にイオン注入することにより、ドレイン形成領域にｎ
型の低濃度ドレイン領域５８を形成する。

【００９８】このとき、ｐ型の第１の高濃度不純物層５
６におけるサイドウォール５７の下側部分は、低濃度ド
レイン領域５８を形成する際のｎ型不純物の注入による
補償効果によってｐ型不純物濃度が低減する。これによ
り、半導体基板５１における凹部５１ａの制御ゲート電
極５５側の段差部５１ｂに、制御ゲート電極５５の下方
における段差部５１ｂの上側の角部と間隔をおいた位置
から段差部５１ｂの下側の角部に向けて延びると共に、
段差側面領域に達することなく低濃度ドレイン領域５８
と隣接するように形成された、ｐ型の第１の高濃度不純
物層５６からなる空乏化規制層５６ａを形成できる。

【００９９】また、このとき同時に、ｐ型の第２の高濃
度不純物層７１から、低濃度ドレイン領域５８の形成時
の補償効果により第１の高濃度不純物層５６よりも低濃
度となる高電界形成層７１ａを、段差部５１ｂの上側の
角部と空乏化規制層５６ａとの間に形成できる。

【０１００】次に、図９（ｂ）に示すように、第３のレ
ジストパターン９３を除去した後、サイドウォール５７
及びゲート酸化膜５４の露出部分をウエットエッチング
により除去することにより、上段となる第１表面領域５
９、下段となる第２表面領域６０及び上段と下段とをつ
なぐ段差側面領域６１からなる段差部５１ｂと、制御ゲ
ート電極５５の側面とを露出させる。

【０１０１】次に、図９（ｃ）に示すように、熱酸化法
により、半導体基板５１の段差部５１ｂを含む露出面及
び制御ゲート電極５５の表面に第２絶縁膜及び第３絶縁
膜としての熱酸化膜６２を形成する。なお、熱酸化膜６
２は、ＣＶＤ法等によるシリコン酸化膜であってもよ
い。

【０１０２】次に、図９（ｄ）に示すように、例えばＣ
ＶＤ法を用いて、半導体基板５１上に制御ゲート電極５
５を含む全面にわたって第２のポリシリコン膜を堆積
し、堆積した第２のポリシリコン膜に対して異方性エッ
チングを行なうことにより、段差部５１ｂを跨ぐと共
に、制御ゲート電極５５の段差部５１ｂ側の側面と熱酸
化膜６２を介して容量結合し、さらに第２表面領域６０
と熱酸化膜６２を介して対向する、ポリシリコンからな
る浮遊ゲート電極６３を自己整合的に形成する。ここ
で、熱酸化膜６２の浮遊ゲート電極６３と半導体基板５
１との間に挟まれた領域はトンネル膜として機能する。

【０１０３】次に、図１０（ａ）に示すように、半導体
基板５１上に酸化シリコン等の絶縁膜６４を全面に形成
し、その後、形成した絶縁膜６４をエッチングして半導
体基板５１を露出する。

【０１０４】次に、図１０（ｂ）に示すように、制御ゲ
ート電極５５、浮遊ゲート電極６３及び絶縁膜６４をマ
スクとして、半導体基板５１にヒ素（Ａｓ）イオンを注
入することにより、半導体基板５１の制御ゲート電極５
５に対して浮遊ゲート電極６３と反対側の領域に高濃度
ソース領域６５を形成し、半導体基板５１の制御ゲート
電極５５に対して浮遊ゲート電極６３側の領域で且つ低
濃度ドレイン領域５８と接続する高濃度ドレイン領域６
６を形成して、不揮発性半導体記憶装置の一記憶素子が
完成する。

【０１０５】以上説明したように、第２の実施形態に係
る不揮発性半導体記憶装置の製造方法によると、半導体
基板５１におけるドレイン形成領域にｐ型の第１の高濃
度不純物層５６及び該第１の高濃度不純物層５６よりも
浅い接合を持つ第２の高濃度不純物層７１を形成してお
く。その後、制御ゲート電極５５のサイドウォール５７
をマスクとして、半導体基板５１に凹部５１ｂを形成す
ることにより、半導体基板５１におけるサイドウォール
５７の下側部分を第１表面領域（上段）とし、凹部５１
ｂの底面を第２表面領域６０（下段）とする段差部５１
ｂを形成する。続いて、第２表面領域６０にｎ型の低濃
度ドレイン領域５８を注入により形成する際に、第１の
高濃度不純物層５６に対する補償効果により、段差部５
１ｂの上側の角部から間隔をおき、該角部と対向すると
共に低濃度ドレイン領域５８と隣接して局在する所望の
不純物プロファイルを持つ空乏化規制層５６ａを確実に
形成できる。その上、段差部５１ｂの上側の角部と空乏
化規制層５６ａとの間に、第２の高濃度不純物層７１か
らなる所望の不純物プロファイルを持つ高電界形成層７
１ａを形成できる。

【０１０６】なお、第２の実施形態においては、第１の
高濃度不純物層５６と第２の高濃度不純物層７１とを同
一の第３のレジストパターン９３を用いて、連続してイ
オン注入を行なうことにより、それぞれ所望の不純物プ
ロファイルを形成したが、これに代えて、例えば１回目
と２回目のイオン注入を、それぞれ別のマスクパターン
でイオン注入を行なっても、第１の高濃度不純物層５６
及び第２の高濃度不純物層７１に所望の不純物プロファ
イルを得られることはいうまでもない。

【０１０７】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【０１０８】図１１は第３の実施形態に係るスタックゲ
ート型の不揮発性半導体記憶装置の一記憶素子の断面構
成を示している。図１１において、図１に示す構成部材
と同一の構成部材には同一の符号を付している。

【０１０９】第３の実施形態に係る不揮発性半導体記憶
装置は、半導体基板１１上の活性領域に設けられた段差
部１６を、トンネル絶縁膜となる第１絶縁膜２２を介し
て跨ぐように形成された浮遊ゲート電極２３Ａと、該浮
遊ゲート電極の上に第２絶縁膜２４を介して形成され、
該浮遊ゲート電極２３Ａと容量結合する制御ゲート電極
２１Ａとを備えている。

【０１１０】このように、第３の実施形態に係る不揮発
性半導体記憶装置は、段差部１６の下段である第２表面
領域１４にドレイン領域３２を有し、該段差部を跨ぐよ
うに基板上に順次積層された浮遊ゲート電極２３Ａ及び
制御ゲート電極２１Ａを有するスタックゲート型であっ
て、半導体基板１１の内部に、第１表面領域１３の下方
における段差部１６の上側の角部と間隔をおいた位置か
ら段差部１６の下側の角部に向けて延びると共に段差側
面領域１５に達することなくドレイン領域３２と隣接す
るように形成され、ドレイン領域３２と反対の導電型の
高濃度不純物領域からなる空乏化規制層３３を有してい
る。

【０１１１】第１の実施形態と同様に、段差部１６の上
側の角部から間隔をおいた位置に、ドレイン領域３２と
隣接して該ドレイン領域と反対の導電型の空乏化規制層
３３が設けられているため、書き込み動作時に、空乏化
規制層３３はｐ型不純物濃度が高いため空乏化せず、半
導体基板１１における第１表面領域１３、段差側面領域
１５及び空乏化規制層３３に囲まれる部分が空乏化し
て、チャネルとして機能する。その結果、チャネル中の
電子が段差側面領域１５に向かって広がりを持って流れ
るようになり、浮遊ゲート電極２３Ａに対するキャリア
の注入効率を向上させることができる。

【０１１２】また、ｐ型の高濃度不純物領域からなる空
乏化規制層３３はｎ型のドレイン領域３２側の端部と隣
接するように形成されているため、空乏化規制層３３と
ドレイン領域３２の界面には、急激な濃度勾配を持つｐ
ｎ接合が形成されるので、該界面には高電界が発生す
る。両者の界面に発生した高電界が、段差部１６の下側
の角部付近に位置するように空乏化規制層３３を設ける
ことによって、段差部１６の下側の角部近傍に発生する
電子温度高温域の電子温度が飛躍的に上昇し、その結
果、書き込み速度が大幅に向上する。

【０１１３】また、ドレイン領域３２が、段差部１６の
下側の角部を完全に覆っている場合には、書き込み動作
時に、該角部の電位がドレイン電位によって高電位に保
たれるため、段差側面領域１５のポテンシャルの勾配が
急峻となって、段差部１６の下側の角部付近に発生する
電子温度高温域が段差側面13へ広がるので、書き込み速
度が向上する。

【０１１４】なお、本実施形態においても、段差側面領
域１５と第２表面領域１４とのなす角度を鈍角に設定し
てもよい。

【０１１５】以下、前記のように構成された不揮発性半
導体記憶装置の製造方法について図面を参照しながら説
明する。

【０１１６】図１２〜図１４は本発明の第３の実施形態
に係る不揮発性半導体記憶装置の製造方法の工程順の断
面構成を示している。

【０１１７】まず、図１２（ａ）に示すように、ｐ型シ
リコンからなる半導体基板５１上に、例えばトレンチ分
離構造を持つ素子分離層５２を形成する。続いて、素子
分離層５２に囲まれてなる活性領域１０の上に、熱酸化
法又はＣＶＤ法により、膜厚が約２０ｎｍの保護酸化膜
５３を形成し、その後、半導体基板５１上に、活性領域
１０のｐ型ウェル領域形成用パターンを持つ第１のレジ
ストパターン９１を形成する。続いて、第１のレジスト
パターン９１をマスクとして、ホウ素（Ｂ）イオンを、
例えば注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１０
¹⁴ｃｍ^-2程度で、注入エネルギーが約３００ｋｅＶの注
入条件で半導体基板５１に保護酸化膜５３を介してイオ
ン注入し、これにより、活性領域１０の表面近傍の不純
物濃度が５×１０¹³ｃｍ^-3〜１×１０¹⁴ｃｍ^-3程度のｐ
型ウェル領域を形成する。さらに、活性領域１０の全面
に、注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１０¹³
ｃｍ^-2程度で、注入エネルギーが約３０ｋｅＶのしきい
値電圧制御用のホウ素（Ｂ）イオンを保護酸化膜５３を
介してイオン注入する。

【０１１８】次に、図１２（ｂ）に示すように、第１の
レジストパターン９１を除去した後、半導体基板５１上
に、活性領域１０のドレイン形成領域に開口部を持つ第
２のレジストパターン９２を形成し、形成した第２のレ
ジストパターン９２をマスクとして、例えば注入ドーズ
量が０．５×１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程度で、
注入エネルギーが約１５ｋｅＶのホウ素（Ｂ）イオンを
半導体基板５１に保護絶縁膜５３を介してイオン注入
し、これにより、ドレイン形成領域にｐ型の高濃度不純
物層５６を形成する。

【０１１９】次に、図１２（ｃ）に示すように、第２の
レジストパターン９２を除去した後、半導体基板５１上
に、ソース形成領域及び高濃度不純物層５６のソース形
成領域側の端部をマスクする第３のレジストパターン９
３を形成し、形成した第３のレジストパターン９３をマ
スクとして、半導体基板５１に対してドライエッチング
を行なって、半導体基板５１のドレイン形成領域に凹部
５１ａを形成する。このとき、高濃度不純物層５６のソ
ース形成領域側の端部のマスク量（重なり量）を調節す
ることにより、後工程で高濃度不純物層５６から形成さ
れる空乏化規制層５６ａのゲート長方向の寸法を最適化
できる。

【０１２０】次に、図１２（ｄ）に示すように、第３の
レジストパターン９３をマスクとして、例えば注入ドー
ズ量が０．５×１０¹⁴ｃｍ^-2〜５×１０¹⁴ｃｍ^-2程度
で、注入エネルギーが約１０ｋｅＶのヒ素（Ａｓ）イオ
ンを半導体基板５１にイオン注入することにより、ドレ
イン形成領域にｎ型の低濃度ドレイン領域５８を形成す
る。

【０１２１】このとき、ｐ型の高濃度不純物層５６にお
けるサイドウォール５７の下側部分は、低濃度ドレイン
領域５８を形成する際のｎ型不純物の注入による補償効
果によってｐ型不純物濃度が低減する。これにより、半
導体基板５１における凹部５１ａの制御ゲート電極５５
側の段差部５１ｂに、制御ゲート電極５５の下方におけ
る段差部５１ｂの上側の角部と間隔をおいた位置から段
差部５１ｂの下側の角部に向けて延びると共に、段差側
面領域に達することなく低濃度ドレイン領域５８と隣接
するように形成された、ｐ型の高濃度不純物層５６から
なる空乏化規制層５６ａを形成できる。

【０１２２】次に、図１３（ａ）に示すように、第３の
レジストパターン９３及び保護酸化膜５３を除去するこ
とにより、半導体基板５１の上面、すなわち、上段とな
る第１表面領域５９、下段となる第２表面領域６０及び
上段と下段とをつなぐ段差側面領域６１からなる段差部
５１ｂを露出させる。

【０１２３】次に、図１３（ｂ）に示すように、熱酸化
法により、半導体基板５１の段差部５１ｂを含む露出面
に第１絶縁膜としてのゲート酸化膜５４を形成する。そ
の後、例えばＣＶＤ法を用いて、ゲート酸化膜５４上に
全面にわたって、第１のポリシリコン膜６３Ａ、第２絶
縁膜としてのシリコン酸化膜６７Ａ及び第２のポリシリ
コン膜５５Ａを堆積する。なお、シリコン酸化膜６７Ａ
は熱酸化膜として形成してもよい。

【０１２４】次に、図１３（ｃ）に示すように、第２の
ポリシリコン５５Ａ上に、段差部５１ｂを跨ぐゲート電
極パターンを持つ第４のレジストパターン９４を形成
し、形成した第４のレジストパターン９４をマスクとし
て、第２のポリシリコン膜５５Ａ、シリコン酸化膜６７
Ａ及び第１のポリシリコン膜６３Ａに対して異方性エッ
チングを行なって、第１のポリシリコン膜６３Ａからな
る浮遊ゲート電極電極６３Ｂと、シリコン酸化膜６７Ａ
からなる容量絶縁膜６７Ｂと、第２のポリシリコン膜５
５Ａからなる浮遊ゲート電極電極５５Ｂとを形成する。
ここで、半導体基板５１浮遊ゲート電極６３Ｂとの間の
ゲート酸化膜５４はトンネル膜として機能する。

【０１２５】次に、図１３（ｄ）に示すように、第４の
レジストパターン９４を除去し、その後、図１４に示す
ように、ソース形成領域及びドレイン形成領域の開口パ
ターンを持つ第５のレジストパターン９５を形成し、形
成した第５のレジストパターン９５及び制御ゲート電極
５５Ｂをマスクとして、半導体基板５１にヒ素（Ａｓ）
イオンを注入することにより、半導体基板５１の第１表
面領域５９に高濃度ソース領域６５を形成し、半導体基
板５１の第２表面領域６０で且つ低濃度ドレイン領域５
８と接続する高濃度ドレイン領域６６を形成して、スタ
ックゲート型の不揮発性半導体記憶装置の一記憶素子が
完成する。

【０１２６】以上説明したように、第３の実施形態に係
る不揮発性半導体記憶装置の製造方法によると、半導体
基板５１におけるドレイン形成領域にｐ型の高濃度不純
物層５６を形成しておく。その後、該高濃度不純物層５
６のソース領域側の端部をマスクして、半導体基板５１
に凹部５１ｂを形成することにより、半導体基板５１に
おけるサイドウォール５７の下側部分を第１表面領域
（上段）とし、凹部５１ｂの底面を第２表面領域６０
（下段）とする段差部５１ｂを形成する。続いて、第２
表面領域６０にｎ型の低濃度ドレイン領域５８を注入に
より形成する際に、ｐ型の高濃度不純物層５６に対する
補償効果により、段差部５１ｂの上側の角部から間隔を
おき、該角部と対向すると共に低濃度ドレイン領域５８
と隣接して局在する所望の不純物プロファイルを持つ空
乏化規制層５６ａを確実に形成できる。

【０１２７】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。

【０１２８】図１５は第４の実施形態に係るスタックゲ
ート型の不揮発性半導体記憶装置の一記憶素子の断面構
成を示している。図１５において、図１１に示す第３の
実施形態の構成部材と同一の構成部材には同一の符号を
付すことにより説明を省略する。

【０１２９】図１５に示すように、第４の実施形態に係
る不揮発性半導体記憶装置は、段差部１６の上側の角部
と空乏化規制層３３との間に形成され、空乏化規制層３
３と同一の導電型であるｐ型の不純物領域からなる高電
界形成層３４を有していることを特徴とする。ここで、
高電界形成層３４のｐ型不純物濃度は、空乏化規制層３
３のｐ型不純物濃度よりも低く且つ半導体基板１１のｐ
型不純物濃度よりも高くなるように設定されている。

【０１３０】第４の実施形態によると、ｐ型の高電界形
成層３４を段差部１６の上側の角部と空乏化規制層３３
との間に設けることにより、段差側面領域１５におい
て、高電界形成層３４とドレイン領域３２との界面から
なるｐｎ接合部によるエネルギー準位の勾配はより急峻
となる。その結果、高電界形成層３４とドレイン領域３
２との界面で高電界が発生し、発生した高電界が、段差
部１６の下側の角部によって発生する高電界、及び空乏
化規制層３３とドレイン領域３２との界面に発生する高
電界と重なり合って、段差部１６の下側の角部の近傍の
電子温度がより一層上昇する。これにより、チャネル中
の電子のホットエレクトロンの発生量が増加して、浮遊
ゲート電極２３Ａに対する電子の注入効率が格段に向上
する。

【０１３１】また、高濃度形成層３４を空乏化規制層３
３と独立に形成することにより、記憶素子のしきい値電
圧の制御性を向上させる効果もある。

【０１３２】なお、第１の実施形態で説明したように、
半導体基板１１における空乏化規制層３３、第１表面領
域１３及び段差側面領域１５によって囲まれる部分をチ
ャネルとして機能させ、チャネル電子が段差側面領域１
５に向かって広がりを持って流れるようなキャリアのパ
スを維持するためには、高電界形成層３４を書き込み動
作時に空乏化する程度の不純物濃度とすることが好まし
い。

【０１３３】なお、本実施形態においても、段差側面領
域１５と第２表面領域１４とのなす角度を鈍角に設定し
てもよい。

【０１３４】以下、前記のように構成された不揮発性半
導体記憶装置の製造方法について図面を参照しながら説
明する。

【０１３５】図１６〜図１８は本発明の第４の実施形態
に係る不揮発性半導体記憶装置の製造方法の工程順の断
面構成を示している。

【０１３６】まず、図１６（ａ）に示すように、ｐ型シ
リコンからなる半導体基板５１上に、例えばトレンチ分
離構造を持つ素子分離層５２を形成する。続いて、素子
分離層５２に囲まれてなる活性領域１０の上に、熱酸化
法又はＣＶＤ法により、膜厚が約２０ｎｍの保護酸化膜
５３を形成し、その後、半導体基板５１上に、活性領域
１０のｐ型ウェル領域形成用パターンを持つ第１のレジ
ストパターン９１を形成する。続いて、第１のレジスト
パターン９１をマスクとして、ホウ素（Ｂ）イオンを、
例えば注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１０
¹⁴ｃｍ^-2程度で、注入エネルギーが約３００ｋｅＶの注
入条件で半導体基板５１に保護酸化膜５３を介してイオ
ン注入し、これにより、活性領域１０の表面近傍の不純
物濃度が５×１０¹³ｃｍ^-3〜１×１０¹⁴ｃｍ^-3程度のｐ
型ウェル領域を形成する。さらに、活性領域１０の全面
に、注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１０¹³
ｃｍ^-2程度で、注入エネルギーが約３０ｋｅＶのしきい
値電圧制御用のホウ素（Ｂ）イオンを保護酸化膜５３を
介してイオン注入する。

【０１３７】次に、図１６（ｂ）に示すように、第１の
レジストパターン９１を除去した後、半導体基板５１上
に、活性領域１０のドレイン形成領域に開口部を持つ第
２のレジストパターン９２を形成し、形成した第２のレ
ジストパターン９２をマスクとして、ホウ素（Ｂ）イオ
ンをそれぞれ異なる加速電圧で２回のイオン注入を行な
う。１回目は、例えば注入ドーズ量が０．５×１０¹³ｃ
ｍ^-2〜１×１０¹⁴ｃｍ ^-2程度で、注入エネルギーが約３
０ｋｅＶの注入条件でゲート酸化膜５４を介して半導体
基板５１にイオン注入して、ドレイン形成領域にｐ型の
第１の高濃度不純物層５６を形成する。２回目は、第１
の高濃度不純物層５６よりも接合深さが浅くなるよう
に、注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１０¹⁴
ｃｍ^-2程度で、注入エネルギーが約１５ｋｅＶの注入条
件でイオン注入して、ドレイン形成領域にｐ型の第２の
高濃度不純物層７１を形成する。

【０１３８】次に、図１６（ｃ）に示すように、第２の
レジストパターン９２を除去した後、半導体基板５１上
に、ソース形成領域及び高濃度不純物層５６のソース形
成領域側の端部をマスクする第３のレジストパターン９
３を形成し、形成した第３のレジストパターン９３をマ
スクとして、半導体基板５１に対してドライエッチング
を行なって、半導体基板５１のドレイン形成領域に凹部
５１ａを形成する。このとき、第１の高濃度不純物層５
６のソース形成領域側の端部のマスク量を調節すること
により、後工程で高濃度不純物層５６から形成される空
乏化規制層５６ａのゲート長方向の寸法を最適化でき
る。

【０１３９】次に、図１６（ｄ）に示すように、第３の
レジストパターン９３をマスクとして、例えば注入ドー
ズ量が０．５×１０¹⁴ｃｍ^-2〜５×１０¹⁴ｃｍ^-2程度
で、注入エネルギーが約１０ｋｅＶのヒ素（Ａｓ）イオ
ンを半導体基板５１にイオン注入することにより、ドレ
イン形成領域にｎ型の低濃度ドレイン領域５８を形成す
る。

【０１４０】このとき、ｐ型の第１の高濃度不純物層５
６におけるサイドウォール５７の下側部分は、低濃度ド
レイン領域５８を形成する際のｎ型不純物の注入による
補償効果によってｐ型不純物濃度が低減する。これによ
り、半導体基板５１における凹部５１ａの制御ゲート電
極５５側の段差部５１ｂに、制御ゲート電極５５の下方
における段差部５１ｂの上側の角部と間隔をおいた位置
から段差部５１ｂの下側の角部に向けて延びると共に、
段差側面領域に達することなく低濃度ドレイン領域５８
と隣接するように形成された、ｐ型の第１の高濃度不純
物層５６からなる空乏化規制層５６ａを形成できる。

【０１４１】また、このとき同時に、ｐ型の第２の高濃
度不純物層７１から、低濃度ドレイン領域５８の形成時
の補償効果により第１の高濃度不純物層５６よりも低濃
度となる高電界形成層７１ａを、段差部５１ｂの上側の
角部と空乏化規制層５６ａとの間に形成できる。

【０１４２】次に、図１７（ａ）に示すように、第３の
レジストパターン９３及び保護酸化膜５３を除去するこ
とにより、半導体基板５１の上面、すなわち、上段とな
る第１表面領域５９、下段となる第２表面領域６０及び
上段と下段とをつなぐ段差側面領域６１からなる段差部
５１ｂを露出させる。

【０１４３】次に、図１７（ｂ）に示すように、熱酸化
法により、半導体基板５１の段差部５１ｂを含む露出面
に第１絶縁膜としてのゲート酸化膜５４を形成する。そ
の後、例えばＣＶＤ法を用いて、ゲート酸化膜５４上に
全面にわたって、第１のポリシリコン膜６３Ａ、第２絶
縁膜としてのシリコン酸化膜６７Ａ及び第２のポリシリ
コン膜５５Ａを堆積する。なお、シリコン酸化膜６７Ａ
は熱酸化膜として形成してもよい。

【０１４４】次に、図１７（ｃ）に示すように、第２の
ポリシリコン５５Ａ上に、段差部５１ｂを跨ぐゲート電
極パターンを持つ第４のレジストパターン９４を形成
し、形成した第４のレジストパターン９４をマスクとし
て、第２のポリシリコン膜５５Ａ、シリコン酸化膜６７
Ａ及び第１のポリシリコン膜６３Ａに対して異方性エッ
チングを行なって、第１のポリシリコン膜６３Ａからな
る浮遊ゲート電極電極６３Ｂと、シリコン酸化膜６７Ａ
からなる容量絶縁膜６７Ｂと、第２のポリシリコン膜５
５Ａからなる浮遊ゲート電極電極５５Ｂとを形成する。
ここで、半導体基板５１浮遊ゲート電極６３Ｂとの間の
ゲート酸化膜５４はトンネル膜として機能する。

【０１４５】次に、図１７（ｄ）に示すように、第４の
レジストパターン９４を除去し、その後、図１８に示す
ように、ソース形成領域及びドレイン形成領域の開口パ
ターンを持つ第５のレジストパターン９５及び制御ゲー
ト電極５５Ｂをマスクとして、半導体基板５１にヒ素
（Ａｓ）イオンを注入することにより、半導体基板５１
の第１表面領域５９に高濃度ソース領域６５を形成し、
半導体基板５１の第２表面領域６０で且つ低濃度ドレイ
ン領域５８と接続する高濃度ドレイン領域６６を形成し
て、スタックゲート型の不揮発性半導体記憶装置の一記
憶素子が完成する。

【０１４６】以上説明したように、第４の実施形態に係
る不揮発性半導体記憶装置の製造方法によると、半導体
基板５１におけるドレイン形成領域にｐ型の第１の高濃
度不純物層５６及び該第１の高濃度不純物層５６よりも
浅い接合を持つ第２の高濃度不純物層７１を形成してお
く。その後、第１及び第２の高濃度不純物層５６、７１
のソース領域側の端部をマスクして、半導体基板５１に
凹部５１ｂを形成することにより、半導体基板５１にお
けるサイドウォール５７の下側部分を第１表面領域（上
段）とし、凹部５１ｂの底面を第２表面領域６０（下
段）とする段差部５１ｂを形成する。続いて、第２表面
領域６０にｎ型の低濃度ドレイン領域５８を注入により
形成する際に、第１の高濃度不純物層５６に対する補償
効果により、段差部５１ｂの上側の角部から間隔をお
き、該角部と対向すると共に低濃度ドレイン領域５８と
隣接して局在する所望の不純物プロファイルを持つ空乏
化規制層５６ａを確実に形成できる。その上、段差部５
１ｂの上側の角部と空乏化規制層５６ａとの間に、第２
の高濃度不純物層７１からなる所望の不純物プロファイ
ルを持つ高電界形成層７１ａを形成できる。

【０１４７】なお、第４の実施形態においては、第１の
高濃度不純物層５６と第２の高濃度不純物層７１とを同
一の第２のレジストパターン９２を用いて、連続してイ
オン注入を行なうことにより、それぞれ所望の不純物プ
ロファイルを形成したが、これに代えて、例えば１回目
と２回目のイオン注入を、それぞれ別のマスクパターン
でイオン注入を行なっても、第１の高濃度不純物層５６
及び第２の高濃度不純物層７１に所望の不純物プロファ
イルを得られることはいうまでもない。

【０１４８】（第５の実施形態）以下、本発明の第５の
実施形態について図面を参照しながら説明する。

【０１４９】前述した第１〜第４の実施形態において
は、半導体基板１１の段差部１６に、該段差部１６から
間隔をおき且つ段差部１６と対向する空乏化規制層３３
を設けることにより、例えば書き込み動作時に浮遊ゲー
ト電極２３の下側に形成されるチャネル領域のキャリア
パスを段差側面領域１５に沿うように形成して、段差部
１６の下側に生じる電子温度高温域をキャリアが通過す
る構成とすることにより、キャリアの浮遊ゲート電極２
３への注入効率の向上を図っている。

【０１５０】一方、第５の実施形態においては、ドレイ
ン領域と反対の導電型を有する空乏化規制層３３を設け
る代わりに、書き込み動作時に、半導体基板に対してド
レイン電圧と極性が反対の基板電圧を印加することによ
り、チャネル領域のキャリアパスを段差側面領域１５に
沿うように形成する。

【０１５１】以下、図１９（ａ）及び図１９（ｂ）に示
すスプリットゲート型及びスタックゲート型の不揮発性
半導体記憶装置を用いて説明する。

【０１５２】図１９（ａ）及び（ｂ）は本実施形態に係
る不揮発性半導体記憶装置の一記憶素子の断面構成であ
って、（ａ）はスプリットゲート型を示し、（ｂ）はス
タックゲート型を示している。ここで、図１９（ａ）に
おいては、図１に示す構成部材と同一の構成部材には同
一の符号を付し、図１９（ｂ）においては、図１１に示
す構成部材と同一の構成部材には同一の符号を付すこと
により説明を省略する。

【０１５３】まず、図１９（ａ）に示すように、第５の
実施形態に係る不揮発性半導体記憶装置は、半導体基板
１１の不純物濃度よりも高いｐ型の不純物濃度を持つ高
濃度不純物領域３５が段差部１６の上側の角部に形成さ
れており、書き込み動作時に基板に負電圧が印加される
ことが特徴である。

【０１５４】なお、高濃度不純物領域３５は、段差側面
領域１５の電子温度を高める効果と、記憶素子のしきい
値電圧を制御する効果とを有している。

【０１５５】このような高濃度不純物領域３５を形成す
ると、該高濃度不純物領域３５は空乏化しにくく、従っ
てチャネルが形成されにくくなり、電子は半導体基板１
１の高濃度不純物領域３５の界面付近で流れやすくな
る。このように、電子は、段差部の上側の角部及び下側
の角部から離れたパスを流れるため、段差部の下側の角
部付近に生じる電子温度高温域を通過せずにドレイン電
極３２に直接に流れ込み、浮遊ゲート電極２３へのキャ
リア注入には寄与しない。

【０１５６】そこで、本実施形態においては、書き込み
動作時に半導体基板１１に負電圧、例えば、−１．０Ｖ
〜−５．０Ｖ程度の電圧を印加することにより、電子が
段差側面領域１５に向かって広がって流れるようにな
り、段差部１６の下側の角部付近に生ずる電子温度高温
域に向かうキャリアのパスを形成することができる。

【０１５７】これは、半導体基板１１に対して負の基板
電圧を印加すると、段差部１６を設けた半導体基板１１
にあっては、段差部１６の上側の角部付近に浮遊ゲート
電極２３の電位を相対的に高くした場合と同様の効果を
得られ、電子が半導体基板１１の表面へ引き付けられる
ようになるからである。その結果、空乏化規制層３３を
設けなくても、図３（ａ）に示したような、段差部１６
の上側の角部に囲まれた領域にキャリアパスを形成する
ことができる。

【０１５８】また、本実施形態に係る不揮発性半導体記
憶装置は、基板電位を印加している場合にのみ電流密度
が高くなるため、書込み動作を行なわないときの消費電
力を大幅に低減できる。

【０１５９】また、図１９（ｂ）に示すように、スタッ
クゲート型の不揮発性半導体記憶装置であっても、半導
体基板１１の不純物濃度よりも高いｐ型の不純物濃度を
持つ高濃度不純物領域３５を段差部１６の上側の角部に
形成して、書き込み動作時に基板に負電圧を印加するこ
とにより、図１９（ａ）に示したスプリットゲート型不
揮発性半導体記憶装置と同等の効果を得ることができ
る。

【０１６０】また、第１〜第４の実施形態に示したよう
な空乏化規制層３３を設けた不揮発性半導体記憶装置で
あっても、書き込み動作時に基板電圧を印加することに
よる、キャリアの注入効率をより一層向上させることが
できる。

【０１６１】さらには、段差部１６の上側の角部に高濃
度不純物領域３５を設けない構成の不揮発性半導体記憶
装置であっても、書き込み動作時に負の基板電圧を印加
することによる、キャリアの注入効率向上を図ることが
できる。

【０１６２】なお、第１〜第５の実施形態における記憶
素子は、いずれもｎチャネル型の素子として説明した
が、各ソース領域及びドレイン領域の導電型をｐ型とし
た、ｐチャネル型の素子の場合も同様の効果を奏する。
この場合は、空乏化規制層の導電型は、ドレイン領域と
反対のｎ型とし、また、書き込み時の基板電圧の極性は
正の電圧とする。

【０１６３】また、本実施形態においては、書き込み動
作時に基板電圧を印加する場合の効果について述べた
が、ドレイン電圧及び制御ゲート電圧を適当に変更する
ことによっても同様の効果を生じさせることができる。

【０１６４】（第６の実施形態）以下、本発明の第６の
実施形態について図面を参照しながら説明する。

【０１６５】図２０は第６の実施形態に係るスプリット
ゲート型の不揮発性半導体記憶装置の一記憶素子の断面
構成を示している。図２０において、図１に示す第１の
実施形態の構成部材と同一の構成部材には同一の符号を
付すことにより説明を省略する。

【０１６６】図２０に示すように、第６の実施形態に係
る不揮発性半導体記憶装置は、ソース領域３１がチャネ
ル領域側の端部に形成された中濃度層３１ａとその外側
に形成され中濃度層３１ａよりも不純物濃度が高い高濃
度層３１ｂとからなり、ドレイン領域３２が、チャネル
領域側から外側に順次不純物濃度が高くなるように形成
された、低濃度層３２ａ、中濃度層３２ｂ及び高濃度層
３２ｃからなることを特徴とする。低濃度層３２ａのチ
ャネル領域側の端部は、空乏化規制層３３と接するよう
に形成されている。

【０１６７】ここで、本実施形態の装置について、デー
タの書き込み動作、消去動作及び読み出し動作の動作に
ついて図２１（ａ）及び図２１（ｂ）を参照しながらそ
の一例を説明する。

【０１６８】まず、図２１（ａ）に示すように、データ
の書き込み動作時には、制御ゲート電極２１に４．０Ｖ
〜７．０Ｖ程度の電圧を印加し、ソース領域（不図示）
に０Ｖの電圧を印加し、ドレイン領域３２に４．０Ｖ〜
６．０Ｖ程度の電圧を印加する。これにより、段差側面
領域１５の角部周辺においてホットエレクトロンが発生
し、発生したホットエレクトロンは段差側面領域１５を
通して浮遊ゲート電極２３に注入される。

【０１６９】次に、図２１（ｂ）に示すように、データ
の消去動作時には、制御ゲート電極２１に−５．０Ｖの
電圧を印加し、ドレイン領域３２に４．０Ｖ〜７．０V
程度の電圧を印加し、ソース領域（不図示）に０Ｖの電
圧を印加する。これにより、浮遊ゲート電極２３に蓄積
されていた電子を、ＦＮ型トンネル現象によりトンネル
酸化膜である第３絶縁膜２５を介してドレイン領域３２
に向けて矢印の方向に引き抜く。

【０１７０】また、データの読み出し時には、ソース領
域に１．０Ｖ〜３．０Ｖ程度の電圧を印加し、ドレイン
領域３２に０Ｖの電圧を印加し、制御ゲート電極２１に
２．０Ｖ〜４．０Ｖ程度の電圧を印加するか、又はドレ
イン領域３２に１．０Ｖ〜３．０Ｖ程度の電圧を印加
し、ソース領域に０Ｖの電圧を印加し、制御ゲート電極
２１に２．０Ｖ〜４．０Ｖ程度の電圧を印加する。これ
により、浮遊ゲート電極２３に蓄積された電荷量によっ
て電流値が異なる読み出し電流がソース領域又はドレイ
ン領域に読み出される。

【０１７１】このように、第６の実施形態に係る不揮発
性半導体記憶装置は、上段である第１表面領域１３にソ
ース領域３１が形成され、下段である第２表面領域１４
にドレイン領域３２が形成された段差部１６を有してい
る。さらに半導体基板１１における段差部１６の近傍に
は、ｐ型の空乏化規制層３３が第１表面領域１４及び段
差側面領域１５に達しない位置に形成されている。その
上、空乏化規制層３３のドレイン領域３２側の端部がド
レイン領域３２の低濃度層３２ａと接しているため、前
述したように、書き込み動作時に、段差側面領域１５の
下側の角部付近に発生する高電子温度域に向かって流れ
る電流パスが生成される。従って、段差側面領域１５の
近傍でホットエレクトロンとなった電子は、段差側面領
域１５を通って浮遊ゲート電極２３に注入され、その結
果、チャネル電子の浮遊ゲート電極２３への高い注入効
率を得ることができる。

【０１７２】さらに、第６の実施形態においては、ドレ
イン領域３２を、チャネル領域側から低濃度層３２ａ、
中濃度層３２ｂ及び高濃度層３２ｃと不純物濃度を段階
的に高くしており、言い換えればドレイン領域３２はチ
ャネル領域側に近づくにつれてｎ型不純物濃度が低くな
るように設定されている。このように、高濃度層３２ｃ
よりも不純物濃度が低い中濃度層３２ｂを浮遊ゲート電
極２３の下側の領域３２ｄに設けているため、消去動作
時には領域３２ｄ付近の電界が緩和されるので、該領域
３２ｄのｐｎ接合面に発生するホットホールが減少す
る。その結果、トンネル膜である第３絶縁膜２５の信頼
性の低下を防止することができる。

【０１７３】なお、第６の実施形態においては、図２０
に示すように、ソース領域３１に対しても、中濃度層３
１ａと高濃度層３１ｂとを形成したが、ソース領域３１
は均一な濃度となるように形成してもよい。

【０１７４】また、段差部１６を持たないスプリットゲ
ート型フラッシュメモリとしても同等の効果を奏するこ
とはいうまでもない。

【０１７５】以下、前記のように構成された不揮発性半
導体記憶装置の製造方法について図面を参照しながら説
明する。

【０１７６】図２２〜図２４は本発明の第６の実施形態
に係る不揮発性半導体記憶装置の製造方法の工程順の断
面構成を示している。

【０１７７】まず、図２２（ａ）に示すように、ｐ型シ
リコンからなる半導体基板５１上に、例えばトレンチ分
離構造を持つ素子分離層５２を形成する。続いて、半導
体基板５１上に、活性領域１０のｐ型ウェル領域形成用
パターンを持つ第１のレジストパターン９１を形成す
る。続いて、第１のレジストパターン９１をマスクとし
て、ホウ素（Ｂ）イオンを、例えば注入ドーズ量が０．
５×１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程度で、注入エネ
ルギーが約３００ｋｅＶの注入条件で半導体基板５１に
イオン注入し、これにより、活性領域１０の表面近傍の
不純物濃度が５×１０¹³ｃｍ^-3〜１×１０¹⁴ｃｍ^-3程度
のｐ型ウェル領域を形成する。さらに、活性領域１０の
全面に、注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１
０¹³ｃｍ^-2程度で、注入エネルギーが約３０ｋｅＶのし
きい値電圧制御用のホウ素（Ｂ）イオンを注入する。

【０１７８】次に、図２２（ｂ）に示すように、第１の
レジストパターン９１を除去した後、活性領域１０上に
ＣＶＤ法又は熱酸化法により第１絶縁膜としてのゲート
酸化膜５４を形成する。その後、例えば、ＣＶＤ法によ
り、半導体基板５１上の全面に第１のポリシリコン膜を
堆積し、堆積した第１のポリシリコン膜に対してフォト
リソグラフィ法によりパターニングを行なって、ポリシ
リコンからなる制御ゲート電極５５を形成する。続い
て、半導体基板５１上に、活性領域１０のドレイン形成
領域に開口部を持つ第２のレジストパターン９２を形成
し、形成した第２のレジストパターン９２及びゲート電
極５５をマスクとして、例えば注入ドーズ量が０．５×
１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程度で、注入エネルギ
ーが約１５ｋｅＶのホウ素（Ｂ）イオンを半導体基板５
１にゲート酸化膜５４を介してイオン注入し、これによ
り、ドレイン形成領域にｐ型の高濃度不純物層５６を形
成する。

【０１７９】次に、図２２（ｃ）に示すように、第２の
レジストパターン９２を除去した後、例えば、ＣＶＤ法
を用いて、半導体基板５１上に全面にわたってＢＰＳＧ
膜を堆積する。続いて、堆積したＢＰＳＧ膜に対して異
方性エッチングを行なうことにより、制御ゲート電極５
５の側面にＢＰＳＧ膜からなるサイドウォール５７を形
成する。ここで、ＢＰＳＧの堆積膜厚を調節することに
より、制御ゲート電極５５の側面と後工程で半導体基板
５１に形成する段差部との間の間隔を自己整合的に決定
することができる。

【０１８０】次に、図２２（ｄ）に示すように、半導体
基板５１上にドレイン形成領域に開口部を持つ第３のレ
ジストパターン９３を形成し、形成した第３のレジスト
パターン９３、ゲート電極５５及びサイドウォール５７
をマスクとして、半導体基板５１に対してドライエッチ
ングを行なって、半導体基板５１のドレイン形成領域に
凹部５１ａを形成する。

【０１８１】次に、図２３（ａ）に示すように、第３の
レジストパターン９３、ゲート電極５５及びサイドウォ
ール５７をマスクとして、ｐ型不純物であるホウ素
（Ｂ）イオンとｎ型不純物であるヒ素（Ａｓ）イオンと
を連続してイオン注入する。これにより、半導体基板５
１における段差部の近傍ではホウ素イオンとヒ素イオン
とが互いに補償し合って、半導体基板５１における凹部
５１ａの制御ゲート電極５５側の段差部５１ｂに、制御
ゲート電極５５の下方における段差部５１ｂの上側の角
部と間隔をおいた位置から段差部５１ｂの下側の角部に
向けて延びると共に、段差側面領域に達することなく低
濃度ドレイン領域５８と接するように形成されたｐ型の
高濃度不純物層５６からなる空乏化規制層５６ａを形成
できる。このときのホウ素イオンの注入条件は、例えば
注入ドーズ量を０．５×１０¹⁴ｃｍ^-2〜５×１０¹⁴ｃｍ
^-2程度とし、注入エネルギーを約２５ｋｅＶとし、基板
面の法線に対する注入角度を約３０°としている。ま
た、ヒ素イオンの注入条件は、例えば注入ドーズ量を
０．５×１０¹⁴ｃｍ^-2〜５×１０¹⁴ｃｍ^-2程度とし、注
入エネルギーを約１０ｋｅＶとし、注入角度を０°とし
ている。

【０１８２】次に、図２３（ｂ）に示すように、第３の
レジストパターン９３を除去した後、サイドウォール５
７及びゲート酸化膜５４の露出部分をウエットエッチン
グにより除去することにより、上段となる第１表面領域
５９、下段となる第２表面領域６０及び上段と下段とを
つなぐ段差側面領域６１からなる段差部５１ｂと、制御
ゲート電極５５の側面とを露出する。

【０１８３】次に、図２３（ｃ）に示すように、熱酸化
法により、半導体基板５１の段差部５１ｂを含む露出面
及び制御ゲート電極５５の表面に第２絶縁膜及び第３絶
縁膜としての熱酸化膜６２を形成する。なお、熱酸化膜
６２はＣＶＤ法等によるシリコン酸化膜であってもよ
い。

【０１８４】次に、図２３（ｄ）に示すように、例えば
ＣＶＤ法を用いて、半導体基板５１上に制御ゲート電極
５５を含む全面にわたって第２のポリシリコン膜を堆積
し、堆積した第２のポリシリコン膜に対して異方性エッ
チングを行なうことにより、段差部５１ｂを跨ぐと共
に、制御ゲート電極５５の段差部５１ｂ側の側面と熱酸
化膜６２を介して容量結合し、さらに第２表面領域６０
と熱酸化膜６２を介して対向する、ポリシリコンからな
る浮遊ゲート電極６３を自己整合的に形成する。ここ
で、熱酸化膜６２の浮遊ゲート電極６３と半導体基板５
１との間に挟まれた領域はトンネル膜として機能する。

【０１８５】続いて、制御ゲート電極５５及び浮遊ゲー
ト電極６３をマスクとして、半導体基板５１に燐（Ｐ）
イオンを注入することにより、半導体基板５１の制御ゲ
ート電極５５に対して浮遊ゲート電極６３と反対側の領
域に中濃度ソース領域６８を形成すると共に、半導体基
板５１の浮遊ゲート電極６３側の領域に中濃度ドレイン
領域６９を形成する。このときの燐イオンの注入条件
は、例えば注入ドーズ量を５×１０¹²ｃｍ^-2〜５×１０
¹³ｃｍ^-2程度とし、注入エネルギーを約２０ｋｅＶとし
ている。

【０１８６】次に、図２４（ａ）に示すように、半導体
基板５１上に酸化シリコン等の絶縁膜膜を全面に形成
し、その後、形成した絶縁膜をエッチングして制御ゲー
ト電極５５及び浮遊ゲート電極６３の側面上に絶縁膜サ
イドウォール７２を形成する。

【０１８７】次に、図２４（ｂ）に示すように、制御ゲ
ート電極５５、浮遊ゲート電極６３及び絶縁膜サイドウ
ォール７２をマスクとして、半導体基板５１にヒ素（Ａ
ｓ）イオンを注入することにより、半導体基板５１の制
御ゲート電極５５に対して浮遊ゲート電極６３と反対側
の領域に高濃度ソース領域６５を形成し、半導体基板５
１の制御ゲート電極５５に対して浮遊ゲート電極６３側
の領域で且つ中濃度ドレイン領域６９と接続する高濃度
ドレイン領域６６を形成して、不揮発性半導体記憶装置
の一記憶素子が完成する。ここでのヒ素イオンの注入条
件は、例えば注入ドーズ量を１×１０¹⁵ｃｍ^-2〜５×１
０¹⁵ｃｍ^-2程度とし、注入エネルギーを約４０ｋｅＶと
している。

【０１８８】以上説明したように、第６の実施形態に係
る製造方法によると、ｐ型の半導体基板５１における段
差部５１ｂの近傍にｐ型の空乏化規制層５６ａを形成す
ることができる。さらに、チャネル領域側から段階的に
ｎ型不純物濃度を高くした低濃度ドレイン領域５８、中
濃度ドレイン領域６９及び高濃度ドレイン領域６６から
なるドレイン領域を確実に形成することができる。

【０１８９】（第６の実施形態の一変形例)以下、本発
明の第６の実施形態の一変形例について図面を参照しな
がら説明する。

【０１９０】図２５は第６の実施形態の一変形例に係る
スプリットゲート型の不揮発性半導体記憶装置の一記憶
素子の断面構成を示している。図２５において、図２０
に示す第６の実施形態の構成部材と同一の構成部材には
同一の符号を付すことにより説明を省略する。

【０１９１】図２５に示すように、本変形例に係る不揮
発性半導体記憶装置は、空乏化規制層に代えて、段差部
１６の上側の角部に形成されｐ型不純物が拡散してなる
高電界形成層３４を有していることを特徴とする。ここ
で、高電界形成層３４のｐ型不純物濃度は、半導体基板
１１のｐ型不純物濃度よりも高くなるように設定されて
いる。また、高電界形成層３４のドレイン領域３２側の
端部は低濃度層３２ａと接している。

【０１９２】ｐ型の高電界形成層３４を段差部１６の上
側の角部とドレイン領域３２の低濃度層３２ａとの間に
設けることにより、段差側面領域１５において、高電界
形成層３４とドレイン領域３２との界面からなるｐｎ接
合部によるエネルギー準位の勾配はより急峻となる。そ
の結果、高電界形成層３４と低濃度層３２ａとの界面で
高電界が発生し、段差部１６の下側の角部の近傍の電子
温度が上昇する。これにより、チャネル中の電子のホッ
トエレクトロンの発生量が増加して、浮遊ゲート電極２
３に対する電子の注入効率がより向上する。

【０１９３】なお、本変形例は、図２２（ｂ）で示した
ホウ素（Ｂ）イオンのイオン注入と、図２３（ａ）で示
したホウ素（Ｂ）イオン及びヒ素（Ａｓ）イオンのイオ
ン注入とにおける注入加速電圧及びドーズ量を調節する
ことによって、例えば図２３（ａ）における角度注入に
よるホウ素イオンのドーズ量を増やすことにより実現で
きる。さらには、図２２（ｂ）で示したホウ素（Ｂ）イ
オンのイオン注入を行なわず、図２３（ａ）で示したホ
ウ素（Ｂ）イオン及びヒ素（Ａｓ）イオンの注入工程の
みを行なっても良い。

【０１９４】また、本変形例においても、ソース領域３
１を中濃度層３１ａと高濃度層３１ｂとに分けて形成し
たが、均一な濃度で形成してもよい。

【０１９５】また、段差部１６を持たないスプリットゲ
ート型フラッシュメモリとしても同等の効果を得ること
ができる。

【０１９６】（第７の実施形態）以下、本発明の第７の
実施形態について図面を参照しながら説明する。

【０１９７】図２６は第７の実施形態に係るスプリット
ゲート型の不揮発性半導体記憶装置の一記憶素子の断面
構成を示している。図２６において、図２０に示す第６
の実施形態の構成部材と同一の構成部材には同一の符号
を付すことにより説明を省略する。

【０１９８】図２６に示すように、第７の実施形態に係
る不揮発性半導体記憶装置は、ソース領域３１の半導体
基板１１との接合面を覆うように、すなわち第１表面領
域１３におけるソース領域３１の下側外周部に形成さ
れ、ｐ型不純物領域からなるショートチャネル効果抑制
領域３６を有していることを特徴とする。このように、
ｎ型のソース領域３１とチャネル領域との間にｐ型のシ
ョートチャネル効果抑制領域３６を設けているため、ソ
ース領域３１とドレイン領域３２と間の電界が緩和され
るので、ショートチャネル効果が抑制され、デバイス寸
法の縮小が可能となる。

【０１９９】以下、前記のように構成された不揮発性半
導体記憶装置の製造方法について図面を参照しながら説
明する。

【０２００】図２７〜図２９は本発明の第７の実施形態
に係る不揮発性半導体記憶装置の製造方法の工程順の断
面構成を示している。

【０２０１】まず、図２７（ａ）に示すように、ｐ型シ
リコンからなる半導体基板５１上に、例えばトレンチ分
離構造を持つ素子分離層５２を形成する。続いて、半導
体基板５１上に、活性領域１０のｐ型ウェル領域形成用
パターンを持つ第１のレジストパターン９１を形成す
る。続いて、第１のレジストパターン９１をマスクとし
て、ホウ素（Ｂ）イオンを、例えば注入ドーズ量が０．
５×１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程度で、注入エネ
ルギーが約３００ｋｅＶの注入条件で半導体基板５１に
イオン注入し、これにより、活性領域１０の表面近傍の
不純物濃度が５×１０¹³ｃｍ^-3〜１×１０¹⁴ｃｍ^-3程度
のｐ型ウェル領域を形成する。さらに、活性領域１０の
全面に、注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１
０¹³ｃｍ^-2程度で、注入エネルギーが約３０ｋｅＶのし
きい値電圧制御用のホウ素（Ｂ）イオンを注入する。

【０２０２】次に、図２７（ｂ）に示すように、第１の
レジストパターン９１を除去した後、活性領域１０上に
ＣＶＤ法又は熱酸化法により第１絶縁膜としてのゲート
酸化膜５４を形成する。その後、例えば、ＣＶＤ法によ
り、半導体基板５１上の全面に第１のポリシリコン膜を
堆積し、堆積した第１のポリシリコン膜に対してフォト
リソグラフィ法によりパターニングを行なって、ポリシ
リコンからなる制御ゲート電極５５を形成する。続い
て、半導体基板５１上に、活性領域１０のドレイン形成
領域に開口部を持つ第２のレジストパターン９２を形成
し、形成した第２のレジストパターン９２及びゲート電
極５５をマスクとして、例えば注入ドーズ量が０．５×
１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程度で、注入エネルギ
ーが約１５ｋｅＶのホウ素（Ｂ）イオンを半導体基板５
１にゲート酸化膜５４を介してイオン注入し、これによ
り、ドレイン形成領域にｐ型の高濃度不純物層５６を形
成する。

【０２０３】次に、図２７（ｃ）に示すように、第２の
レジストパターン９２を除去した後、例えば、ＣＶＤ法
を用いて、半導体基板５１上に全面にわたってＢＰＳＧ
膜を堆積する。続いて、堆積したＢＰＳＧ膜に対して異
方性エッチングを行なうことにより、制御ゲート電極５
５の側面にＢＰＳＧ膜からなるサイドウォール５７を形
成する。ここで、ＢＰＳＧの堆積膜厚を調節することに
より、制御ゲート電極５５の側面と後工程で半導体基板
５１に形成する段差部との間の間隔を自己整合的に決定
することができる。

【０２０４】次に、図２７（ｄ）に示すように、半導体
基板５１上にドレイン形成領域に開口部を持つ第３のレ
ジストパターン９３を形成し、形成した第３のレジスト
パターン９３、ゲート電極５５及びサイドウォール５７
をマスクとして、半導体基板５１に対してドライエッチ
ングを行なって、半導体基板５１のドレイン形成領域に
凹部５１ａを形成する。

【０２０５】次に、図２８（ａ）に示すように、第３の
レジストパターン９３、ゲート電極５５及びサイドウォ
ール５７をマスクとして、ｐ型不純物であるホウ素
（Ｂ）イオンとｎ型不純物であるヒ素（Ａｓ）イオンと
を連続してイオン注入する。これにより、半導体基板５
１における段差部の近傍ではホウ素イオンとヒ素イオン
とが互いに補償し合って、半導体基板５１における凹部
５１ａの制御ゲート電極５５側の段差部５１ｂに、制御
ゲート電極５５の下方における段差部５１ｂの上側の角
部と間隔をおいた位置から段差部５１ｂの下側の角部に
向けて延びると共に、段差側面領域に達することなく低
濃度ドレイン領域５８と接するように形成されたｐ型の
高濃度不純物層５６からなる空乏化規制層５６ａを形成
できる。このときのホウ素イオンの注入条件は、例えば
注入ドーズ量を０．５×１０¹⁴ｃｍ^-2〜５×１０¹⁴ｃｍ
^-2程度とし、注入エネルギーを約２５ｋｅＶとし、基板
面の法線に対する注入角度を３０°としている。また、
ヒ素イオンの注入条件は、例えば注入ドーズ量を０．５
×１０¹⁴ｃｍ^-2〜５×１０¹⁴ｃｍ^-2程度とし、注入エネ
ルギーを約１０ｋｅＶとし、注入角度を０°としてい
る。

【０２０６】次に、図２８（ｂ）に示すように、第３の
レジストパターン９３を除去した後、サイドウォール５
７及びゲート酸化膜５４の露出部分をウエットエッチン
グにより除去することにより、上段となる第１表面領域
５９、下段となる第２表面領域６０及び上段と下段とを
つなぐ段差側面領域６１からなる段差部５１ｂと、制御
ゲート電極５５の側面とを露出する。続いて、半導体基
板５１上に、活性領域１０のソース形成領域に開口部を
持つ第４のレジストパターン９４を形成し、形成した第
４のレジストパターン９４及びゲート電極５５をマスク
として、例えば注入ドーズ量が０．５×１０¹³ｃｍ^-2〜
５×１０¹³ｃｍ^-2程度で、注入エネルギーが約３０ｋｅ
Ｖのホウ素（Ｂ）イオンを基板の法線に対して約３０°
の角度を持たせて半導体基板５１にイオン注入し、これ
により、ソース形成領域にｐ型のショートチャネル効果
抑制層７０を形成する。

【０２０７】次に、図２８（ｃ）に示すように、第４の
レジストパターン９４を除去した後、熱酸化法により、
半導体基板５１の段差部５１ｂを含む露出面及び制御ゲ
ート電極５５の表面に第２絶縁膜及び第３絶縁膜として
の熱酸化膜６２を形成する。なお、熱酸化膜６２はＣＶ
Ｄ法等によるシリコン酸化膜であってもよい。

【０２０８】次に、図２８（ｄ）に示すように、例えば
ＣＶＤ法を用いて、半導体基板５１上に制御ゲート電極
５５を含む全面にわたって第２のポリシリコン膜を堆積
し、堆積した第２のポリシリコン膜に対して異方性エッ
チングを行なうことにより、段差部５１ｂを跨ぐと共
に、制御ゲート電極５５の段差部５１ｂ側の側面と熱酸
化膜６２を介して容量結合し、さらに第２表面領域６０
と熱酸化膜６２を介して対向する、ポリシリコンからな
る浮遊ゲート電極６３を自己整合的に形成する。ここ
で、熱酸化膜６２の浮遊ゲート電極６３と半導体基板５
１との間に挟まれた領域はトンネル膜として機能する。

【０２０９】次に、図２９に示すように、ソース形成領
域及びドレイン形成領域の開口パターンを持つ第５のレ
ジストパターン９５を形成し、形成した第５のレジスト
パターン９５、制御ゲート電極５５及び浮遊ゲート電極
６３をマスクとして、半導体基板５１にヒ素（Ａｓ）イ
オンを注入することにより、半導体基板５１の制御ゲー
ト電極５５に対して浮遊ゲート電極６３と反対側の領域
で且つショートチャネル効果抑制層７０の内側に高濃度
ソース領域６５を形成し、半導体基板５１の制御ゲート
電極５５に対して浮遊ゲート電極６３側の領域で且つ低
濃度ドレイン領域５８と接続する高濃度ドレイン領域６
６を形成して、不揮発性半導体記憶装置の一記憶素子が
完成する。

【０２１０】以上説明したように、第７の実施形態に係
る製造方法によると、ｐ型の半導体基板５１における段
差部５１ｂの近傍にｐ型の空乏化規制層５６ａを形成す
ることができる。その上、ｎ型の高濃度ソース領域６５
の接合面を下側から覆うｐ型のショートチャネル効果抑
制層７０をも確実に形成することができる。

【０２１１】なお、段差部１６を持たないスプリットゲ
ート型フラッシュメモリとしてもショートチャネル効果
を抑制できる効果を奏することはいうまでもない。

【０２１２】（第７の実施形態の一変形例）以下、本発
明の第７の実施形態の一変形例について図面を参照しな
がら説明する。

【０２１３】図３０は第７の実施形態の一変形例に係る
スプリットゲート型の不揮発性半導体記憶装置の一記憶
素子の断面構成を示している。図３０において、図２６
に示す第７の実施形態の構成部材と同一の構成部材には
同一の符号を付すことにより説明を省略する。

【０２１４】図３０に示すように、本変形例に係る不揮
発性半導体記憶装置は、空乏化規制層に代えて、段差部
１６の上側の角部に形成されｐ型不純物が拡散してなる
高電界形成層３４を有していることを特徴とする。ここ
で、高電界形成層３４のｐ型不純物濃度は、半導体基板
１１のｐ型不純物濃度よりも高くなるように設定されて
いる。高電界形成層３４のドレイン領域３２側の端部は
低濃度層３２ａと接している。

【０２１５】ｐ型の高電界形成層３４を段差部１６の上
側の角部とドレイン領域３２の低濃度層３２ａとの間に
設けることにより、段差側面領域１５において、高電界
形成層３４とドレイン領域３２との界面からなるｐｎ接
合部によるエネルギー準位の勾配はより急峻となる。そ
の結果、高電界形成層３４と低濃度層３２ａとの界面で
高電界が発生し、段差部１６の下側の角部の近傍の電子
温度が上昇する。これにより、チャネル中の電子のホッ
トエレクトロンの発生量が増加して、浮遊ゲート電極２
３に対する電子の注入効率がより向上する。

【０２１６】本変形例は、図２７（ｂ）で示したホウ素
（Ｂ）イオンのイオン注入と、図２８（ａ）で示したホ
ウ素（Ｂ）イオン及びヒ素（Ａｓ）イオンのイオン注入
とにおける注入加速電圧及びドーズ量を調節することに
よって実現することができる。さらには、図２７（ｂ）
で示したホウ素（Ｂ）イオンのイオン注入を行なわず、
図２８（ａ）で示したホウ素（Ｂ）イオン及びヒ素（Ａ
ｓ）イオンの注入工程のみを行なっても良い。

【０２１７】（第８の実施形態）以下、本発明の第８の
実施形態について図面を参照しながら説明する。

【０２１８】図３１は第８の実施形態に係るスタックゲ
ート型の不揮発性半導体記憶装置の一記憶素子の断面構
成を示している。図３１において、図１１に示す第３の
実施形態の構成部材と同一の構成部材には同一の符号を
付すことにより説明を省略する。

【０２１９】図３１に示すように、第８の実施形態に係
る不揮発性半導体記憶装置は、ソース領域３１がチャネ
ル領域側の端部に形成された中濃度層３１ａとその外側
に形成され中濃度層３１ａよりも不純物濃度が高い高濃
度層３１ｂとからなり、ドレイン領域３２が、チャネル
領域側から外側に順次不純物濃度が高くなるように形成
された、低濃度層３２ａ、中濃度層３２ｂ及び高濃度層
３２ｃからなることを特徴とする。ここで、低濃度層３
２ａのチャネル領域側の端部は、空乏化規制層３３と接
するように形成されている。

【０２２０】この構成により、第３の実施形態と同様
に、書き込み動作時には、空乏化規制層３３のｐ型不純
物濃度が高いため空乏化せず、半導体基板１１における
第１表面領域１３、段差側面領域１５及び空乏化規制層
３３に囲まれる部分が空乏化して、チャネルとして機能
する。その結果、チャネル中の電子が段差側面領域１５
に向かって広がりを持って流れるようになり、浮遊ゲー
ト電極２３Ａに対するキャリアの注入効率を向上させる
ことができる。

【０２２１】その上、第６の実施形態と同様に、高濃度
層３２ｃよりも不純物濃度が低い中濃度層３２ｂを浮遊
ゲート電極２３Ａの下側の領域に設けているため、消去
動作時には該下側領域付近の電界が緩和されるので、そ
の近傍のｐｎ接合面に発生するホットホールが減少す
る。その結果、トンネル膜である第１絶縁膜２２の信頼
性の低下を防止することができる。

【０２２２】なお、第８の実施形態においては、図３１
に示すように、ソース領域３１に対しても、中濃度層３
１ａと高濃度層３１ｂとを形成したが、ソース領域３１
は均一な濃度で形成してもよい。

【０２２３】また、段差部１６を持たないスプリットゲ
ート型フラッシュメモリとしても同等の効果を奏するこ
とはいうまでもない。

【０２２４】以下、前記のように構成された不揮発性半
導体記憶装置の製造方法について図面を参照しながら説
明する。

【０２２５】図３２〜図３４は本発明の第８の実施形態
に係る不揮発性半導体記憶装置の製造方法の工程順の断
面構成を示している。

【０２２６】まず、図３２（ａ）に示すように、ｐ型シ
リコンからなる半導体基板５１上に、例えばトレンチ分
離構造を持つ素子分離層５２を形成する。続いて、半導
体基板５１上に、活性領域１０のｐ型ウェル領域形成用
パターンを持つ第１のレジストパターン９１を形成す
る。続いて、第１のレジストパターン９１をマスクとし
て、ホウ素（Ｂ）イオンを、例えば注入ドーズ量が０．
５×１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程度で、注入エネ
ルギーが約３００ｋｅＶの注入条件で半導体基板５１に
イオン注入し、これにより、活性領域１０の表面近傍の
不純物濃度が５×１０¹³ｃｍ^-3〜１×１０¹⁴ｃｍ^-3程度
のｐ型ウェル領域を形成する。さらに、活性領域１０の
全面に、注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１
０¹³ｃｍ^-2程度で、注入エネルギーが約３０ｋｅＶのし
きい値電圧制御用のホウ素（Ｂ）イオンを注入する。

【０２２７】次に、図３２（ｂ）に示すように、第１の
レジストパターン９１を除去した後、半導体基板５１上
に、活性領域１０のドレイン形成領域に開口部を持つ第
２のレジストパターン９２を形成し、形成した第２のレ
ジストパターン９２をマスクとして、例えば注入ドーズ
量が０．５×１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程度で、
注入エネルギーが約１５ｋｅＶのホウ素（Ｂ）イオンを
半導体基板５１に保護絶縁膜５３を介してイオン注入
し、これにより、ドレイン形成領域にｐ型の高濃度不純
物層５６を形成する。

【０２２８】次に、図３２（ｃ）に示すように、第２の
レジストパターン９２を除去した後、半導体基板５１上
に、ソース形成領域及び高濃度不純物層５６のソース形
成領域側の端部をマスクする第３のレジストパターン９
３を形成し、形成した第３のレジストパターン９３をマ
スクとして、半導体基板５１に対してドライエッチング
を行なうことにより、半導体基板５１のドレイン形成領
域に凹部５１ａを形成する。このとき、高濃度不純物層
５６のソース形成領域側の端部のマスク量（重なり量）
を調節することにより、後工程で高濃度不純物層５６か
ら形成される空乏化規制層５６ａのゲート長方向の寸法
を最適化できる。

【０２２９】次に、図３２（ｄ）に示すように、第３の
レジストパターン９３をマスクとして、ｐ型不純物であ
るホウ素（Ｂ）イオンとｎ型不純物であるヒ素（Ａｓ）
イオンとを連続してイオン注入する。これにより、半導
体基板５１における段差部の近傍ではホウ素イオンとヒ
素イオンとが互いに補償し合って、半導体基板５１にお
ける凹部５１ａの制御ゲート電極５５側の段差部５１ｂ
に、制御ゲート電極５５の下方における段差部５１ｂの
上側の角部と間隔をおいた位置から段差部５１ｂの下側
の角部に向けて延びると共に、段差側面領域に達するこ
となく低濃度ドレイン領域５８と接するように形成され
たｐ型の高濃度不純物層５６からなる空乏化規制層５６
ａを形成できる。このときのホウ素イオン及びヒ素イオ
ンの注入条件は、それぞれ、注入ドーズ量を０．５×１
０¹⁴ｃｍ^-2〜５×１０¹⁴ｃｍ^-2程度とし、注入エネルギ
ーを約１０ｋｅＶとし、ホウ素イオンのみ注入角度が約
３０°の角度注入としている。

【０２３０】次に、図３３（ａ）に示すように、第３の
レジストパターン９３を除去することにより、半導体基
板５１の上面、すなわち、上段となる第１表面領域５
９、下段となる第２表面領域６０及び上段と下段とをつ
なぐ段差側面領域６１からなる段差部５１ｂを露出す
る。

【０２３１】次に、図３３（ｂ）に示すように、熱酸化
法により、半導体基板５１の段差部５１ｂを含む露出面
に第１絶縁膜としてのゲート酸化膜５４を形成する。そ
の後、例えばＣＶＤ法を用いて、ゲート酸化膜５４上に
全面にわたって、第１のポリシリコン膜６３Ａ、第２絶
縁膜としてのシリコン酸化膜６７Ａ及び第２のポリシリ
コン膜５５Ａを堆積する。なお、シリコン酸化膜６７Ａ
は熱酸化膜として形成してもよい。

【０２３２】次に、図３３（ｃ）に示すように、第２の
ポリシリコン５５Ａ上に、段差部５１ｂを跨ぐゲート電
極パターンを持つ第４のレジストパターン９４を形成
し、形成した第４のレジストパターン９４をマスクとし
て、第２のポリシリコン膜５５Ａ、シリコン酸化膜６７
Ａ及び第１のポリシリコン膜６３Ａに対して異方性エッ
チングを行なって、第１のポリシリコン膜６３Ａからな
る浮遊ゲート電極電極６３Ｂと、シリコン酸化膜６７Ａ
からなる容量絶縁膜６７Ｂと、第２のポリシリコン膜５
５Ａからなる浮遊ゲート電極電極５５Ｂとを形成する。
ここで、半導体基板５１浮遊ゲート電極６３Ｂとの間の
ゲート酸化膜５４はトンネル膜として機能する。

【０２３３】次に、図３３（ｄ）に示すように、第４の
レジストパターン９４を除去し、その後、ソース形成領
域及びドレイン形成領域の開口パターンを持つ第５のレ
ジストパターン９５を形成し、形成した第５のレジスト
パターン９５及び制御ゲート電極５５Ｂをマスクとし
て、半導体基板５１にヒ素（Ａｓ）イオンを注入するこ
とにより、半導体基板５１の第１表面領域５９に中濃度
ソース領域６８を形成し、半導体基板５１の第２表面領
域６０で且つ低濃度ドレイン領域５８と接続する中濃度
ドレイン領域６９を形成する。

【０２３４】次に、図３４（ａ）に示すように、半導体
基板５１上に酸化シリコン等の絶縁膜膜を全面に形成
し、その後、形成した絶縁膜をエッチングして浮遊ゲー
ト電極６３Ｂ及び制御ゲート電極５５Ｂ及びの各側面上
に絶縁膜サイドウォール７２を形成する。

【０２３５】次に、図３４（ｂ）に示すように、ソース
形成領域及びドレイン形成領域の開口パターンを持つ第
６のレジストパターン９６を形成し、形成した第６のレ
ジストパターン９６、制御ゲート電極５５Ｂ及び絶縁膜
サイドウォール７２をマスクとして、半導体基板５１に
ヒ素（Ａｓ）イオンを注入することにより、半導体基板
５１の第１表面領域５９に中濃度ソース領域６８と接続
する高濃度ソース領域６５を形成し、半導体基板５１の
第２表面領域６０で且つ中濃度ドレイン領域６９と接続
する高濃度ドレイン領域６６を形成して、スタックゲー
ト型の不揮発性半導体記憶装置の一記憶素子が完成す
る。

【０２３６】以上説明したように、第８の実施形態に係
る製造方法によると、ｐ型の半導体基板５１における段
差部５１ｂの近傍にｐ型の空乏化規制層５６ａを形成す
ることができる。さらに、チャネル領域側から段階的に
ｎ型不純物濃度を高くした低濃度ドレイン領域５８、中
濃度ドレイン領域６９及び高濃度ドレイン領域６６から
なるドレイン領域を確実に形成することができる。

【０２３７】（第８の実施形態の一変形例)以下、本発
明の第８の実施形態の一変形例について図面を参照しな
がら説明する。

【０２３８】図３５は第８の実施形態の一変形例に係る
スタックゲート型の不揮発性半導体記憶装置の一記憶素
子の断面構成を示している。図３５において、図３１に
示す第８の実施形態の構成部材と同一の構成部材には同
一の符号を付すことにより説明を省略する。

【０２３９】図３５に示すように、本変形例に係る不揮
発性半導体記憶装置は、空乏化規制層に代えて、段差部
１６の上側の角部に形成されｐ型不純物が拡散してなる
高電界形成層３４を有していることを特徴とする。ここ
で、高電界形成層３４のｐ型不純物濃度は、半導体基板
１１のｐ型不純物濃度よりも高くなるように設定されて
いる。また、高電界形成層３４のドレイン領域３２側の
端部は低濃度層３２ａと接している。

【０２４０】ｐ型の高電界形成層３４を段差部１６の上
側の角部とドレイン領域３２の低濃度層３２ａとの間に
設けることにより、段差側面領域１５において、高電界
形成層３４とドレイン領域３２との界面からなるｐｎ接
合部によるエネルギー準位の勾配はより急峻となる。そ
の結果、高電界形成層３４と低濃度層３２ａとの界面で
高電界が発生し、段差部１６の下側の角部の近傍の電子
温度が上昇する。これにより、チャネル中の電子のホッ
トエレクトロンの発生量が増加して、浮遊ゲート電極２
３Ａに対する電子の注入効率がより向上する。

【０２４１】なお、本変形例は、図３２（ｂ）で示した
ホウ素（Ｂ）イオンのイオン注入と、図３２（ｄ）で示
したホウ素（Ｂ）イオン及びヒ素（Ａｓ）イオンのイオ
ン注入とにおける注入加速電圧及びドーズ量を調節する
ことによって実現できる。さらには、図３２（ｂ）で示
したホウ素（Ｂ）イオンのイオン注入を行なわず、図３
２（ｄ）で示したホウ素（Ｂ）イオン及びヒ素（Ａｓ）
イオンの注入工程のみを行なっても良い。

【０２４２】また、本変形例においても、ソース領域３
１を中濃度層３１ａと高濃度層３１ｂとに分けて形成し
たが、均一な濃度で形成してもよい。

【０２４３】また、段差部１６を持たないスプリットゲ
ート型フラッシュメモリとしても同等の効果を得ること
ができる。

【０２４４】（第９の実施形態）以下、本発明の第９の
実施形態について図面を参照しながら説明する。

【０２４５】図３６は第９の実施形態に係るスタックゲ
ート型の不揮発性半導体記憶装置の一記憶素子の断面構
成を示している。図３６において、図３１に示す第８の
実施形態の構成部材と同一の構成部材には同一の符号を
付すことにより説明を省略する。

【０２４６】図３６に示すように、第９の実施形態に係
る不揮発性半導体記憶装置は、ソース領域３１の半導体
基板１１との接合面を覆うように、すなわち第１表面領
域１３におけるソース領域３１の下側外周部に形成さ
れ、ｐ型不純物領域からなるショートチャネル効果抑制
領域３６を有していることを特徴とする。このように、
ｎ型のソース領域３１とチャネル領域との間にｐ型のシ
ョートチャネル効果抑制領域３６を設けているため、ソ
ース領域３１とドレイン領域３２と間の電界が緩和され
るので、ショートチャネル効果が抑制され、デバイス寸
法の縮小が可能となる。

【０２４７】以下、前記のように構成された不揮発性半
導体記憶装置の製造方法について図面を参照しながら説
明する。

【０２４８】図３７〜図３９は本発明の第９の実施形態
に係る不揮発性半導体記憶装置の製造方法の工程順の断
面構成を示している。

【０２４９】まず、図３７（ａ）に示すように、ｐ型シ
リコンからなる半導体基板５１上に、例えばトレンチ分
離構造を持つ素子分離層５２を形成する。続いて、半導
体基板５１上に、活性領域１０のｐ型ウェル領域形成用
パターンを持つ第１のレジストパターン９１を形成す
る。続いて、第１のレジストパターン９１をマスクとし
て、ホウ素（Ｂ）イオンを、例えば注入ドーズ量が０．
５×１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程度で、注入エネ
ルギーが約３００ｋｅＶの注入条件で半導体基板５１に
イオン注入し、これにより、活性領域１０の表面近傍の
不純物濃度が５×１０¹³ｃｍ^-3〜１×１０¹⁴ｃｍ^-3程度
のｐ型ウェル領域を形成する。さらに、活性領域１０の
全面に、注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１
０¹³ｃｍ^-2程度で、注入エネルギーが約３０ｋｅＶのし
きい値電圧制御用のホウ素（Ｂ）イオンを注入する。

【０２５０】次に、図３７（ｂ）に示すように、第１の
レジストパターン９１を除去した後、半導体基板５１上
に、活性領域１０のドレイン形成領域に開口部を持つ第
２のレジストパターン９２を形成し、形成した第２のレ
ジストパターン９２をマスクとして、例えば注入ドーズ
量が０．５×１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程度で、
注入エネルギーが約１５ｋｅＶのホウ素（Ｂ）イオンを
半導体基板５１に保護絶縁膜５３を介してイオン注入
し、これにより、ドレイン形成領域にｐ型の高濃度不純
物層５６を形成する。

【０２５１】次に、図３７（ｃ）に示すように、第２の
レジストパターン９２を除去した後、半導体基板５１上
に、ソース形成領域及び高濃度不純物層５６のソース形
成領域側の端部をマスクする第３のレジストパターン９
３を形成し、形成した第３のレジストパターン９３をマ
スクとして、半導体基板５１に対してドライエッチング
を行なうことにより、半導体基板５１のドレイン形成領
域に凹部５１ａを形成する。このとき、高濃度不純物層
５６のソース形成領域側の端部のマスク量（重なり量）
を調節することにより、後工程で高濃度不純物層５６か
ら形成される空乏化規制層５６ａのゲート長方向の寸法
を最適化できる。

【０２５２】次に、図３７（ｄ）に示すように、第３の
レジストパターン９３をマスクとして、ｐ型不純物であ
るホウ素（Ｂ）イオンとｎ型不純物であるヒ素（Ａｓ）
イオンとを連続してイオン注入する。これにより、半導
体基板５１における段差部の近傍ではホウ素イオンとヒ
素イオンとが互いに補償し合って、半導体基板５１にお
ける凹部５１ａの制御ゲート電極５５側の段差部５１ｂ
に、制御ゲート電極５５の下方における段差部５１ｂの
上側の角部と間隔をおいた位置から段差部５１ｂの下側
の角部に向けて延びると共に、段差側面領域に達するこ
となく低濃度ドレイン領域５８と接するように形成され
たｐ型の高濃度不純物層５６からなる空乏化規制層５６
ａを形成できる。このときのホウ素イオン及びヒ素イオ
ンの注入条件は、それぞれ、注入ドーズ量を０．５×１
０¹⁴ｃｍ^-2〜５×１０¹⁴ｃｍ^-2程度とし、注入エネルギ
ーを約１０ｋｅＶとし、ホウ素イオンのみ注入角度が約
３０°の角度注入としている。

【０２５３】次に、図３８（ａ）に示すように、第３の
レジストパターン９３を除去することにより、半導体基
板５１の上面、すなわち、上段となる第１表面領域５
９、下段となる第２表面領域６０及び上段と下段とをつ
なぐ段差側面領域６１からなる段差部５１ｂを露出す
る。

【０２５４】次に、図３８（ｂ）に示すように、熱酸化
法により、半導体基板５１の段差部５１ｂを含む露出面
に第１絶縁膜としてのゲート酸化膜５４を形成する。そ
の後、例えばＣＶＤ法を用いて、ゲート酸化膜５４上に
全面にわたって、第１のポリシリコン膜６３Ａ、第２絶
縁膜としてのシリコン酸化膜６７Ａ及び第２のポリシリ
コン膜５５Ａを堆積する。なお、シリコン酸化膜６７Ａ
は熱酸化膜として形成してもよい。

【０２５５】次に、図３８（ｃ）に示すように、第２の
ポリシリコン５５Ａ上に、段差部５１ｂを跨ぐゲート電
極パターンを持つ第４のレジストパターン９４を形成
し、形成した第４のレジストパターン９４をマスクとし
て、第２のポリシリコン膜５５Ａ、シリコン酸化膜６７
Ａ及び第１のポリシリコン膜６３Ａに対して異方性エッ
チングを行なって、第１のポリシリコン膜６３Ａからな
る浮遊ゲート電極電極６３Ｂと、シリコン酸化膜６７Ａ
からなる容量絶縁膜６７Ｂと、第２のポリシリコン膜５
５Ａからなる浮遊ゲート電極電極５５Ｂとを形成する。
ここで、半導体基板５１浮遊ゲート電極６３Ｂとの間の
ゲート酸化膜５４はトンネル膜として機能する。

【０２５６】次に、図３８（ｄ）に示すように、半導体
基板５１上に、活性領域１０のソース形成領域に開口部
を持つ第５のレジストパターン９５を形成し、形成した
第５のレジストパターン９５及びゲート電極５５Ｂをマ
スクとして、例えば注入ドーズ量が０．５×１０¹³ｃｍ
^-2〜５×１０¹³ｃｍ^-2程度で、注入エネルギーが約３０
ｋｅＶのホウ素（Ｂ）イオンを半導体基板５１にイオン
注入し、これにより、ソース形成領域にｐ型のショート
チャネル効果抑制層７０を形成する。

【０２５７】次に、図３９に示すように、第５のレジス
トパターン９５を除去した後、ソース形成領域及びドレ
イン形成領域の開口パターンを持つ第６のレジストパタ
ーン９６を形成し、形成した第６のレジストパターン９
６及び制御ゲート電極５５Ｂをマスクとして、半導体基
板５１にヒ素（Ａｓ）イオンを注入することにより、半
導体基板５１の第１表面領域５９で且つショートチャネ
ル効果抑制層７０の内側に高濃度ソース領域６５を形成
し、半導体基板５１の第２表面領域６０で且つ低濃度ド
レイン領域５８と接続する高濃度ドレイン領域６６を形
成して、スタックゲート型の不揮発性半導体記憶装置の
一記憶素子が完成する。

【０２５８】以上説明したように、第９の実施形態に係
る製造方法によると、ｐ型の半導体基板５１における段
差部５１ｂの近傍にｐ型の空乏化規制層５６ａを形成す
ることができる。その上、ｎ型の高濃度ソース領域６５
の接合面を覆うｐ型のショートチャネル効果抑制層７０
をも確実に形成することができる。

【０２５９】なお、段差部１６を持たないスプリットゲ
ート型フラッシュメモリとしてもショートチャネル効果
を抑制できる効果を奏することはいうまでもない。

【０２６０】（第９の実施形態の一変形例）以下、本発
明の第９の実施形態の一変形例について図面を参照しな
がら説明する。

【０２６１】図４０は第９の実施形態の一変形例に係る
スタックゲート型の不揮発性半導体記憶装置の一記憶素
子の断面構成を示している。図４０において、図３６に
示す第９の実施形態の構成部材と同一の構成部材には同
一の符号を付すことにより説明を省略する。

【０２６２】図４０に示すように、本変形例に係る不揮
発性半導体記憶装置は、空乏化規制層に代えて、段差部
１６の上側の角部に形成されｐ型不純物が拡散してなる
高電界形成層３４を有していることを特徴とする。ここ
で、高電界形成層３４のｐ型不純物濃度は、半導体基板
１１のｐ型不純物濃度よりも高くなるように設定されて
いる。高電界形成層３４のドレイン領域３２側の端部は
低濃度層３２ａと接している。

【０２６３】ｐ型の高電界形成層３４を段差部１６の上
側の角部とドレイン領域３２の低濃度層３２ａとの間に
設けることにより、段差側面領域１５において、高電界
形成層３４とドレイン領域３２との界面からなるｐｎ接
合部によるエネルギー準位の勾配はより急峻となる。そ
の結果、高電界形成層３４と低濃度層３２ａとの界面で
高電界が発生し、段差部１６の下側の角部の近傍の電子
温度が上昇する。これにより、チャネル中の電子のホッ
トエレクトロンの発生量が増加して、浮遊ゲート電極２
３Ａに対する電子の注入効率がより向上する。

【０２６４】本変形例は、図３７（ｂ）で示したホウ素
（Ｂ）イオンのイオン注入と、図３７（ｄ）で示したホ
ウ素（Ｂ）イオン及びヒ素（Ａｓ）イオンのイオン注入
とにおける注入加速電圧及びドーズ量を調節することに
よって実現することができる。さらには、図３７（ｂ）
で示したホウ素（Ｂ）イオンのイオン注入を行なわず、
図３７（ｄ）で示したホウ素（Ｂ）イオン及びヒ素（Ａ
ｓ）イオンの注入工程のみを行なっても良い。

【０２６５】（第１０の実施形態）以下、本発明の第１
０の実施形態について図面を参照しながら説明する。

【０２６６】第１０の実施形態は本発明に係る不揮発性
半導体記憶装置の制御方法であって、浮遊ゲート電極か
ら蓄積された電子を引き抜く（消去動作）際のバイアス
印加方法である。

【０２６７】図４１（ａ）及び図４１（ｂ）は、例えば
第７の実施形態に係るスプリットゲート型の不揮発性半
導体記憶装置における段差部１６近傍を拡大した断面構
成を示している。図４１（ａ）及び（ｂ）において、図
２６に示す構成部材と同一の構成部材には同一の符号を
付すことにより説明を省略する。

【０２６８】図４１（ａ）において、消去バイアス条件
として、例えば、制御ゲート電極２１に対する印加電圧
を−６Ｖ〜−８Ｖとし、ドレイン領域３２に対する印加
電圧を５Ｖ〜６Ｖとしている。このようにすると、図４
１（ａ）に示すように、半導体基板１１におけるドレイ
ン領域３２の低濃度層３２ａの下側の領域１１ａでホッ
トホールが発生する。

【０２６９】さらに、上述の消去バイアス条件では、ド
レイン領域３２の下側に発生したホットホールは、矢印
Ａの方向に走行し、ゲート絶縁膜としての第１絶縁膜２
２、容量絶縁膜としての第２絶縁膜２４又はトンネル絶
縁膜としての第３絶縁膜２５の制御ゲート電極２１側の
端部に捕獲される虞がある。これらの場所にホットホー
ルが捕獲されると、チャネル領域に接近しているため、
読み出し電流の電流値が低下してしまうことになる。

【０２７０】そこで、第１０の実施形態においては、図
４１（ｂ）において、消去バイアス条件として、例え
ば、制御ゲート電極２１に対する印加電圧を−４Ｖ〜−
５Ｖとし、ドレイン領域３２に対する印加電圧を６Ｖ〜
７Ｖとしている。すなわち、制御ゲートバイアスを小さ
くし、且つドレインバイアスを大きくしている。このよ
うにすると、図４１（ｂ）に示すように、ドレイン領域
３２の低濃度層３２ａの下側の領域１１ａで発生したホ
ットホールは、矢印Ｂの方向、すなわち第３の絶縁膜
（トンネル膜）２５における浮遊ゲート電極２３の下側
に走行して、第３の絶縁膜２５のチャネル領域から離れ
た部分に捕獲される。このように、チャネル領域から離
れた部分にホットホールが捕獲されるため、読み出し電
流値に与える影響を小さくすることができる。

【０２７１】なお、第１０の実施形態に係るバイアス条
件は、デバイスのデザインルールにより大きく変わるも
のであり、上記の電圧範囲に限定されない。

【０２７２】また、本実施例では段差部１６を有するス
プリットゲート型フラッシュメモリについて説明した
が、段差部１６を有しないスプリットゲート型フラッシ
ュメモリにおいても同等の効果を有することはいうまで
もない。

【０２７３】

【発明の効果】本発明に係る第１又は第２の不揮発性半
導体記憶装置によると、書き込み動作時に、段差部の下
側の角部付近に発生する高電子温度域に向かって流れる
キャリアのパスが生じるため、段差側面領域の近傍及び
その下部でホットエレクトロンとなった電子を段差側面
領域から浮遊ゲート電極へ効率良く注入することができ
る。

【０２７４】また、本発明に係る第３又は第５の不揮発
性半導体記憶装置は、ドレイン領域のチャネル側の周辺
部の電界が緩和されるため、チャネル周辺部で発生する
ホットホールの発生を抑制することができるので、トン
ネル膜の信頼性の低下を防止できる。その上、ショート
チャネル効果をも抑制できる。

【０２７５】また、本発明に係る第４又は第６の不揮発
性半導体記憶装置は、ソースとドレインと間の電界が緩
和されてショートチャネル効果が抑制されるため、デバ
イス寸法の縮小が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るスプリットゲー
ト型の不揮発性半導体記憶装置の一記憶素子を示す構成
断面図である。

【図２】本発明の第１の実施形態に係るスプリットゲー
ト型の不揮発性半導体記憶装置における段差部近傍の拡
大図を示し、電子が段差部の下側の角部付近に発生する
電子温度高温域に向かって流れる様子を示す断面図であ
る。

【図３】（ａ）は本発明の第１の実施形態に係るスプリ
ットゲート型の不揮発性半導体記憶装置の段差部近傍の
拡大図を示し、書き込み動作時の電流密度の計算機によ
るシミュレーション結果を示す断面図である。（ｂ）は
従来のスプリットゲート型の不揮発性半導体記憶装置の
段差部近傍の拡大図を示し、書き込み動作時の電流密度
の計算機によるシミュレーション結果を示す断面図であ
る。

【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係
るスプリットゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の断面図である。

【図５】（ａ）〜（ｄ）は本発明の第１の実施形態に係
るスプリットゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の断面図である。

【図６】（ａ）及び（ｂ）は本発明の第１の実施形態に
係るスプリットゲート型の不揮発性半導体記憶装置の製
造方法を示す工程順の断面図である。

【図７】本発明の第２の実施形態に係るスプリットゲー
ト型の不揮発性半導体記憶装置の一記憶素子を示す構成
断面図である。

【図８】（ａ）〜（ｄ）は本発明の第２の実施形態に係
るスプリットゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の断面図である。

【図９】（ａ）〜（ｄ）は本発明の第２の実施形態に係
るスプリットゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の断面図である。

【図１０】（ａ）及び（ｂ）は本発明の第２の実施形態
に係るスプリットゲート型の不揮発性半導体記憶装置の
製造方法を示す工程順の断面図である。

【図１１】本発明の第３の実施形態に係るスタックゲー
ト型の不揮発性半導体記憶装置の一記憶素子を示す構成
断面図である。

【図１２】（ａ）〜（ｄ）は本発明の第３の実施形態に
係るスタックゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の断面図である。

【図１３】（ａ）〜（ｄ）は本発明の第３の実施形態に
係るスタックゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の断面図である。

【図１４】本発明の第３の実施形態に係るスタックゲー
ト型の不揮発性半導体記憶装置の製造方法を示す工程順
の断面図である。

【図１５】本発明の第４の実施形態に係るスタックゲー
ト型の不揮発性半導体記憶装置の一記憶素子を示す構成
断面図である。

【図１６】（ａ）〜（ｄ）は本発明の第４の実施形態に
係るスタックゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の断面図である。

【図１７】（ａ）〜（ｄ）は本発明の第４の実施形態に
係るスタックゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の断面図である。

【図１８】本発明の第４の実施形態に係るスタックゲー
ト型の不揮発性半導体記憶装置の製造方法を示す工程順
の断面図である。

【図１９】（ａ）は本発明の第５の実施形態に係るスプ
リットゲート型の不揮発性半導体記憶装置の一記憶素子
を示す構成断面図である。（ｂ）は本発明の第５の実施
形態に係るスタックゲート型の不揮発性半導体記憶装置
の一記憶素子を示す構成断面図である。

【図２０】本発明の第６の実施形態に係るスプリットゲ
ート型の不揮発性半導体記憶装置の一記憶素子を示す構
成断面図である。

【図２１】（ａ）及び（ｂ）は本発明の第６の実施形態
に係るスプリットゲート型の不揮発性半導体記憶装置に
おける段差部近傍の拡大図を示し、（ａ）は書き込み動
作時における電子の流れを示す断面図であり、（ｂ）は
消去動作時における電子の流れを示す断面図である。

【図２２】（ａ）〜（ｄ）は本発明の第６の実施形態に
係るスプリットゲート型の不揮発性半導体記憶装置の製
造方法を示す工程順の断面図である。

【図２３】（ａ）〜（ｄ）は本発明の第６の実施形態に
係るスプリットゲート型の不揮発性半導体記憶装置の製
造方法を示す工程順の断面図である。

【図２４】（ａ）及び（ｂ）は本発明の第６の実施形態
に係るスプリットゲート型の不揮発性半導体記憶装置の
製造方法を示す工程順の断面図である。

【図２５】本発明の第６の実施形態の一変形例に係るス
プリットゲート型の不揮発性半導体記憶装置の一記憶素
子を示す構成断面図である。

【図２６】本発明の第７の実施形態に係るスプリットゲ
ート型の不揮発性半導体記憶装置の一記憶素子を示す構
成断面図である。

【図２７】（ａ）〜（ｄ）は本発明の第７の実施形態に
係るスプリットゲート型の不揮発性半導体記憶装置の製
造方法を示す工程順の断面図である。

【図２８】（ａ）〜（ｄ）は本発明の第７の実施形態に
係るスプリットゲート型の不揮発性半導体記憶装置の製
造方法を示す工程順の断面図である。

【図２９】本発明の第７の実施形態に係るスプリットゲ
ート型の不揮発性半導体記憶装置の製造方法を示す工程
順の断面図である。

【図３０】本発明の第７の実施形態の一変形例に係るス
プリットゲート型の不揮発性半導体記憶装置の一記憶素
子を示す構成断面図である。

【図３１】本発明の第８の実施形態に係るスタックゲー
ト型の不揮発性半導体記憶装置の一記憶素子を示す構成
断面図である。

【図３２】（ａ）〜（ｄ）は本発明の第８の実施形態に
係るスタックゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の断面図である。

【図３３】（ａ）〜（ｄ）は本発明の第８の実施形態に
係るスタックゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の断面図である。

【図３４】（ａ）及び（ｂ）は本発明の第８の実施形態
に係るスタックゲート型の不揮発性半導体記憶装置の製
造方法を示す工程順の断面図である。

【図３５】本発明の第８の実施形態の一変形例に係るス
タックゲート型の不揮発性半導体記憶装置の一記憶素子
を示す構成断面図である。

【図３６】本発明の第９の実施形態に係るスタックゲー
ト型の不揮発性半導体記憶装置の一記憶素子を示す構成
断面図である。

【図３７】（ａ）〜（ｄ）は本発明の第９の実施形態に
係るスタックゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の断面図である。

【図３８】（ａ）〜（ｄ）は本発明の第９の実施形態に
係るスタックゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の断面図である。

【図３９】本発明の第９の実施形態に係るスタックゲー
ト型の不揮発性半導体記憶装置の製造方法を示す工程順
の断面図である。

【図４０】本発明の第９の実施形態の一変形例に係るス
タックゲート型の不揮発性半導体記憶装置の一記憶素子
を示す構成断面図である。

【図４１】（ａ）及び（ｂ）はスプリットゲート型の不
揮発性半導体記憶装置における消去動作時の段差部近傍
のホットホールの流れを示し、（ａ）は比較用のバイア
ス印加方法を用いた場合の断面図であり、（ｂ）は本発
明の第１０の実施形態に係るバイアス印加方法を用いた
場合の断面図である。

【図４２】従来のスプリットゲート型の不揮発性半導体
記憶装置の一記憶素子を示す構成断面図である。

【符号の説明】

１ 電子温度高温域 ２ 電子温度最大領域 １０ 活性領域 １１ 半導体基板 １２ 素子分離層 １３ 第１表面領域 １４ 第２表面領域 １５ 段差側面領域 １６ 段差部 ２１ 制御ゲート電極 ２１Ａ 制御ゲート電極 ２２ 第１絶縁膜 ２３ 浮遊ゲート電極 ２３Ａ 浮遊ゲート電極 ２４ 第２絶縁膜 ２５ 第３絶縁膜 ３１ ソース領域 ３１ａ 中濃度層 ３１ｂ 高濃度層 ３２ ドレイン領域 ３２ａ 低濃度層 ３２ｂ 中濃度層 ３２ｃ 高濃度層 ３３ 空乏化規制層 ３４ 高電界形成層 ３５ 高濃度不純物領域 ３６ ショートチャネル効果抑制領域 ５１ 半導体基板 ５１ａ 凹部 ５１ｂ 段差部 ５２ 素子分離層 ５３ 保護酸化膜 ５４ ゲート酸化膜（第１絶縁膜） ５５ 制御ゲート電極 ５５Ａ 第２のポリシリコン膜 ５５Ｂ 制御ゲート電極 ５６ 高濃度不純物層（第１の高濃度不純物層） ５６ａ 空乏化規制層 ５７ サイドウォール ５８ 低濃度ドレイン領域 ５９ 第１表面領域 ６０ 第２表面領域 ６１ 段差側面領域 ６２ 熱酸化膜（第２絶縁膜及び第３絶縁膜） ６３ 浮遊ゲート電極 ６３Ａ 第１のポリシリコン膜 ６３Ｂ 浮遊ゲート電極 ６４ 絶縁膜 ６５ 高濃度ソース領域 ６６ 高濃度ドレイン領域 ６７Ａ シリコン酸化膜 ６７Ｂ 容量絶縁膜（第２絶縁膜） ６８ 中濃度ソース領域 ６９ 中濃度ドレイン領域 ７０ ショートチャネル効果抑制層 ７１ 第２の高濃度不純物層 ７１ａ 高電界形成層 ７２ 絶縁膜サイドウォール ９１ 第１のレジストパターン ９２ 第２のレジストパターン ９３ 第３のレジストパターン ９４ 第４のレジストパターン ９５ 第５のレジストパターン ９６ 第６のレジストパターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 裕雅 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小椋 正気 アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズ フォールス，オールド ホープウェル ロード 140，ヘイロー エルエスアイ デザイン アンド デバ イス テクノロジー インコーポレイテッ ド内 (72)発明者 小田中 紳二 大阪府豊中市待兼山町１番１号 大阪大学 大学院理学研究科数学教室５Ｆ サイバー メディアセンター内 (72)発明者 ▲杉▼山 信代 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F083 EP03 EP13 EP14 EP23 EP26 EP34 EP62 EP63 ER02 ER15 ER22 PR03 PR05 PR36 5F101 BA03 BA04 BA14 BB04 BB05 BC02 BC13 BD03 BD05 BD06 BD07 BD12 BD13 BD14 BD15 BD35 BD36 BD37 BE05 BE07 BH09 BH13 BH14

Claims (25)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成され、上段となる第１
   表面領域、下段となる第２表面領域及び上段と下段とを
   つなぐ段差側面領域からなる段差部と、 前記第１表面領域上に形成された第１絶縁膜と、 前記第１表面領域上における前記段差部の近傍に前記第
   １絶縁膜を介して形成された制御ゲート電極と、 前記半導体基板上に前記段差部を跨ぐように形成され、
   前記制御ゲート電極の段差部側の側面と第２絶縁膜を介
   して容量結合すると共に前記第２表面領域と第３絶縁膜
   を介して対向する浮遊ゲート電極と、 前記第１表面領域における前記制御ゲート電極に対して
   前記浮遊ゲート電極と反対側の領域に形成されたソース
   領域と、 前記第２表面領域における前記浮遊ゲート電極の下側の
   領域に形成されたドレイン領域と、 前記半導体基板に、前記第１表面領域の下方における前
   記段差部の上側の角部と間隔をおいた位置から前記段差
   部の下側の角部に向けて延びると共に前記段差側面領域
   に達することなく前記ドレイン領域と隣接するように形
   成され、前記ドレイン領域と反対の導電型の高濃度不純
   物領域からなる空乏化規制層とを備えていることを特徴
   とする不揮発性半導体記憶装置。
2. 【請求項２】 前記段差部の上側の角部と前記空乏化規
   制層との間に形成され、前記空乏化規制層と同一導電型
   の不純物領域からなる高電界形成層をさらに備えている
   ことを特徴とする請求項１に記載の不揮発性半導体記憶
   装置。
3. 【請求項３】 前記高電界形成層の不純物濃度は、前記
   空乏化規制層の不純物濃度よりも低く且つ前記半導体基
   板の不純物濃度よりも高いことを特徴とする請求項２に
   記載の不揮発性半導体記憶装置。
4. 【請求項４】 半導体基板に形成され、上段となる第１
   表面領域、下段となる第２表面領域及び上段と下段とを
   つなぐ段差側面領域からなる段差部と、 前記半導体基板上に前記段差部を跨ぐように形成された
   第１絶縁膜と、 前記第１絶縁膜上に前記段差部を跨ぐように形成された
   浮遊ゲート電極と、 前記浮遊ゲート電極上に第２絶縁膜を介して形成され、
   前記浮遊ゲート電極と容量結合する制御ゲート電極と、 前記第１表面領域における前記浮遊ゲート電極に対して
   前記段差部と反対側の領域に形成されたソース領域と、 前記第２表面領域における前記浮遊ゲート電極の下側の
   領域に形成されたドレイン領域と、 前記半導体基板に、前記第１表面領域の下方における前
   記段差部の上側の角部と間隔をおいた位置から前記段差
   部の下側の角部に向けて延びると共に前記段差側面領域
   に達することなく前記ドレイン領域と隣接するように形
   成され、前記ドレイン領域と反対の導電型の高濃度不純
   物領域からなる空乏化規制層とを備えていることを特徴
   とする不揮発性半導体記憶装置。
5. 【請求項５】 前記段差部の上側の角部と前記空乏化規
   制層との間に形成され、前記空乏化規制層と同一導電型
   の不純物領域からなる高電界形成層をさらに備えている
   ことを特徴とする請求項４に記載の不揮発性半導体記憶
   装置。
6. 【請求項６】 前記高電界形成層の不純物濃度は、前記
   空乏化規制層の不純物濃度よりも低く且つ前記半導体基
   板の不純物濃度よりも高いことを特徴とする請求項５に
   記載の不揮発性半導体記憶装置。
7. 【請求項７】 前記ドレイン領域における前記ソース領
   域側の端部は、前記第１表面領域に達することなく前記
   段差側面領域に位置していることを特徴とする請求項１
   〜６のうちのいずれか１項に記載の不揮発性半導体記憶
   装置。
8. 【請求項８】 前記ドレイン領域は、前記第２表面領域
   の面方向で且つ前記ソース領域側から不純物濃度が順次
   高くなるように形成された少なくとも３つの不純物領域
   を有していることを特徴とする請求項１〜７のうちのい
   ずれか１項に記載の不揮発性半導体記憶装置。
9. 【請求項９】 前記第１表面領域に前記ソース領域の接
   合面を覆うように形成され、前記ソース領域と反対の導
   電型を持ちショートチャネル効果を抑制する不純物領域
   をさらに備えていることを特徴とする請求項１〜８のう
   ちのいずれか１項に記載の不揮発性半導体記憶装置。
10. 【請求項１０】 半導体基板に形成され、上段となる第
    １表面領域、下段となる第２表面領域及び上段と下段と
    をつなぐ段差側面領域からなる段差部と、 前記第１表面領域上に形成された第１絶縁膜と、 前記第１表面領域上における前記段差部の近傍に前記第
    １絶縁膜を介して形成された制御ゲート電極と、 前記半導体基板上に前記段差部を跨ぐように形成され、
    前記制御ゲート電極の段差部側の側面と第２絶縁膜を介
    して容量結合すると共に前記第２表面領域と第３絶縁膜
    を介して対向する浮遊ゲート電極と、 前記第１表面領域における前記制御ゲート電極に対して
    前記浮遊ゲート電極と反対側の領域に形成されたソース
    領域と、 前記第２表面領域における前記浮遊ゲート電極の下側の
    領域に形成されたドレイン領域と、 前記半導体基板における前記第１表面領域と前記段差側
    面領域との間の角部近傍に形成され、前記半導体基板の
    不純物濃度よりも高く且つ前記ドレイン領域と反対の導
    電型を有する不純物領域とを備え、 前記ドレイン領域は、前記第２表面領域の面方向で且つ
    前記ソース領域側から不純物濃度が高くなるように形成
    された少なくとも３つの不純物拡散領域を有しているこ
    とを特徴とする不揮発性半導体記憶装置。
11. 【請求項１１】 半導体基板に形成され、上段となる第
    １表面領域、下段となる第２表面領域及び上段と下段と
    をつなぐ段差側面領域からなる段差部と、 前記第１表面領域上に形成された第１絶縁膜と、 前記第１表面領域上における前記段差部の近傍に前記第
    １絶縁膜を介して形成された制御ゲート電極と、 前記半導体基板上に前記段差部を跨ぐように形成され、
    前記制御ゲート電極の段差部側の側面と第２絶縁膜を介
    して容量結合すると共に前記第２表面領域と第３絶縁膜
    を介して対向する浮遊ゲート電極と、 前記第１表面領域における前記制御ゲート電極に対して
    前記浮遊ゲート電極と反対側の領域に形成されたソース
    領域と、 前記第２表面領域における前記浮遊ゲート電極の下側の
    領域に形成されたドレイン領域と、 前記半導体基板における前記第１表面領域と前記段差側
    面領域との間の角部近傍に形成され、前記半導体基板の
    不純物濃度よりも高く且つ前記ドレイン領域と反対の導
    電型を有する第１の不純物領域と、 前記第１表面領域に前記ソース領域の接合面を覆うよう
    に形成され、前記ソース領域と反対の導電型を持ちショ
    ートチャネル効果を抑制する第２の不純物領域とを備え
    ていることを特徴とする不揮発性半導体記憶装置。
12. 【請求項１２】 半導体基板に形成され、上段となる第
    １表面領域、下段となる第２表面領域及び上段と下段と
    をつなぐ段差側面領域からなる段差部と、 前記半導体基板上に前記段差部を跨ぐように形成された
    第１絶縁膜と、 前記第１絶縁膜上に前記段差部を跨ぐように形成された
    浮遊ゲート電極と、 前記浮遊ゲート電極上に第２絶縁膜を介して形成され、
    前記浮遊ゲート電極と容量結合する制御ゲート電極と、 前記第１表面領域における前記浮遊ゲート電極に対して
    前記段差部と反対側の領域に形成されたソース領域と、 前記第２表面領域における前記浮遊ゲート電極の下側の
    領域に形成されたドレイン領域と、 前記半導体基板における前記第１表面領域と前記段差側
    面領域との間の角部近傍に形成され、前記半導体基板の
    不純物濃度よりも高く且つ前記ドレイン領域と反対の導
    電型を有する不純物領域とを備え、 前記ドレイン領域は、前記第２表面領域の面方向で且つ
    前記ソース領域側から不純物濃度が順次高くなるように
    形成された少なくとも３つの不純物拡散領域を有してい
    ることを特徴とする不揮発性半導体記憶装置。
13. 【請求項１３】 半導体基板に形成され、上段となる第
    １表面領域、下段となる第２表面領域及び上段と下段と
    をつなぐ段差側面領域からなる段差部と、 前記半導体基板上に前記段差部を跨ぐように形成された
    第１絶縁膜と、 前記第１絶縁膜上に前記段差部を跨ぐように形成された
    浮遊ゲート電極と、 前記浮遊ゲート電極上に第２絶縁膜を介して形成され、
    前記浮遊ゲート電極と容量結合する制御ゲート電極と、 前記第１表面領域における前記浮遊ゲート電極に対して
    前記段差部と反対側の領域に形成されたソース領域と、 前記第２表面領域における前記浮遊ゲート電極の下側の
    領域に形成されたドレイン領域と、 前記半導体基板における前記第１表面領域と前記段差側
    面領域との間の角部近傍に形成され、前記半導体基板の
    不純物濃度よりも高く且つ前記ドレイン領域と反対の導
    電型を有する第１の不純物領域と、 前記第１表面領域に前記ソース領域の接合面を覆うよう
    に形成され、前記ソース領域と反対の導電型を持ちショ
    ートチャネル効果を抑制する第２の不純物領域とを備え
    ていることを特徴とする不揮発性半導体記憶装置。
14. 【請求項１４】 前記半導体基板に対して基板電圧を印
    加することにより、前記第１表面領域における前記浮遊
    ゲート電極の下側部分から前記段差側面領域に向かって
    キャリアが流れるチャネル領域を形成することを特徴と
    する請求項１〜１３のうちのいずれか１項に記載の不揮
    発性半導体記憶装置。
15. 【請求項１５】 前記ドレイン領域及び前記制御ゲート
    電極に対して、所定のドレイン電圧及び所定の制御ゲー
    ト電圧を印加することにより、前記第１表面領域におけ
    る前記浮遊ゲート電極の下側部分から前記段差側面領域
    に向かってキャリアが流れるチャネル領域を形成するこ
    とを特徴とする請求項１〜１３のうちのいずれか１項に
    記載の不揮発性半導体記憶装置。
16. 【請求項１６】 半導体基板に形成され、上段となる第
    １表面領域、下段となる第２表面領域及び上段と下段と
    をつなぐ段差側面領域からなる段差部と、 前記第１表面領域上に形成された第１絶縁膜と、 前記第１表面領域上における前記段差部の近傍に前記第
    １絶縁膜を介して形成された制御ゲート電極と、 前記半導体基板上に前記段差部を跨ぐように形成され、
    前記制御ゲート電極の段差部側の側面と第２絶縁膜を介
    して容量結合すると共に前記第２表面領域と第３絶縁膜
    を介して対向する浮遊ゲート電極と、 前記第１表面領域における前記制御ゲート電極に対して
    前記浮遊ゲート電極と反対側の領域に形成されたソース
    領域と、 前記第２表面領域における前記浮遊ゲート電極の下側の
    領域に形成されたドレイン領域と、 前記半導体基板における前記第１表面領域及び前記段差
    側面領域に形成され、前記半導体基板の不純物濃度より
    も高く且つ前記ドレイン領域と反対の導電型を有する不
    純物領域とを備えた不揮発性半導体記憶装置において、 前記半導体基板に対して基板電圧を印加することによ
    り、前記第１表面領域における前記浮遊ゲート電極の下
    側部分から前記段差側面領域に向かってキャリアが流れ
    るチャネル領域が形成されることを特徴とする不揮発性
    半導体記憶装置。
17. 【請求項１７】 半導体基板に形成され、上段となる第
    １表面領域、下段となる第２表面領域及び上段と下段と
    をつなぐ段差側面領域からなる段差部と、 前記半導体基板上に前記段差部を跨ぐように形成された
    第１絶縁膜と、 前記第１絶縁膜上に前記段差部を跨ぐように形成された
    浮遊ゲート電極と、 前記浮遊ゲート電極上に第２絶縁膜を介して形成され、
    前記浮遊ゲート電極と容量結合する制御ゲート電極と、 前記第１表面領域における前記浮遊ゲート電極に対して
    前記段差部と反対側の領域に形成されたソース領域と、 前記第２表面領域における前記浮遊ゲート電極の下側の
    領域に形成されたドレイン領域と、 前記半導体基板における前記第１表面領域及び前記段差
    側面領域に形成され、前記半導体基板の不純物濃度より
    も高く且つ前記ドレイン領域と反対の導電型を有する不
    純物領域とを備えた不揮発性半導体記憶装置において、 前記半導体基板に対して基板電圧を印加することによ
    り、前記第１表面領域における前記浮遊ゲート電極の下
    側部分から前記段差側面領域に向かってキャリアが流れ
    るチャネル領域が形成されることを特徴とする不揮発性
    半導体記憶装置。
18. 【請求項１８】 半導体基板の上に第１絶縁膜を介して
    制御ゲート電極を形成する第１の工程と、 前記半導体基板のソース形成領域をマスクすると共に、
    前記制御ゲート電極をマスクとして前記半導体基板に第
    １導電型の高濃度不純物をイオン注入することにより、
    高濃度不純物領域を形成する第２の工程と、 前記ゲート電極の側面に絶縁膜からなるサイドウォール
    を形成し、形成したサイドウォール、前記制御ゲート電
    極をマスクとし且つ前記ソース形成領域をマスクして前
    記半導体基板に対してエッチングを行なうことにより、
    前記半導体基板に凹部を形成すると共に、前記半導体基
    板に、前記サイドウォールの下側が上段となる第１表面
    領域、前記凹部の底面が下段となる第２表面領域及び上
    段と下段とをつなぐ段差側面領域からなる段差部を形成
    する第３の工程と、 前記半導体基板の第２表面領域に対して第２導電型の低
    濃度不純物を選択的にイオン注入を行なって、前記第２
    表面領域に第２導電型の低濃度ドレイン領域を形成する
    と共に、前記高濃度不純物領域における前記第１表面領
    域の近傍、前記段差部の上側の角部及び前記段差側面領
    域の近傍の導電型を反転することにより、前記高濃度不
    純物領域からなり、前記第１表面領域及び段差側面領域
    から間隔をおいて局在し且つ前記低濃度ドレイン領域と
    隣接する空乏化規制層を形成する第４の工程と、 前記サイドウォールを除去した後、前記制御ゲート電極
    の前記段差部側の側面、第１表面領域、段差側面領域及
    び第２表面領域の上に第２絶縁膜を形成する第５の工程
    と、 前記第２絶縁膜上に全面にわたって導体膜を堆積し、堆
    積した導体膜に対してエッチングを行なうことにより、
    前記段差部を跨ぐと共に、前記制御ゲート電極の段差部
    側の側面と第２絶縁膜を介して容量結合し且つ前記第２
    表面領域と第２絶縁膜を介して対向する浮遊ゲート電極
    を自己整合的に形成する第６の工程と、 前記制御ゲート電極及び浮遊ゲート電極をマスクとし
    て、前記半導体基板に対して第２導電型の不純物をイオ
    ン注入することにより、前記第１表面領域に第２導電型
    のソース領域を形成すると共に、前記第２表面領域に第
    ２導電型のドレイン領域を形成する第７の工程とを備え
    ていることを特徴とする不揮発性半導体記憶装置の製造
    方法。
19. 【請求項１９】 前記第２の工程は、前記高濃度不純物
    領域を形成した後に、前記高濃度不純物領域に対して第
    １導電型の不純物を再度イオン注入することにより、前
    記高濃度不純物領域よりも拡散の深さが浅い第１導電型
    の他の不純物領域を形成する工程を含み、 前記第４の工程は、前記段差部の上側の角部と前記空乏
    化規制層との間に、前記他の不純物領域からなる高電界
    形成層を形成する工程を含むことを特徴とする請求項１
    ８に記載の不揮発性半導体記憶装置の製造方法。
20. 【請求項２０】 前記第７の工程よりも後に、 前記浮遊ゲート電極の上に第３絶縁膜を堆積し、堆積し
    た第３絶縁膜及び前記浮遊ゲート電極をマスクとして、
    前記半導体基板に対して第２導電型の不純物をイオン注
    入することにより、前記第２表面領域に前記ドレイン領
    域よりも不純物濃度が大きい第２導電型の高濃度ドレイ
    ン領域を形成する第８の工程をさらに備えていることを
    特徴とする請求項１８又は１９に記載の不揮発性半導体
    記憶装置の製造方法。
21. 【請求項２１】 前記第４の工程の後に、 前記制御ゲート電極から前記第２表面領域に至る領域を
    マスクして、前記ソース形成領域に拡散深さが前記ソー
    ス領域よりも深い第１導電型の不純物領域を形成する工
    程をさらに備えていることを特徴とする請求項１８〜２
    ０のうちのいずれか１項に記載の不揮発性半導体記憶装
    置の製造方法。
22. 【請求項２２】 半導体基板のドレイン形成領域に対し
    て第１導電型の高濃度不純物を選択的にイオン注入する
    ことにより、第１導電型の高濃度不純物領域を形成する
    第１の工程と、 前記高濃度不純物領域における前記ソース形成領域側の
    端部を除く領域に対して選択的にエッチングを行なうこ
    とにより、前記半導体基板に凹部を形成すると共に、前
    記半導体基板に、前記高濃度不純物領域の端部が上段と
    なる第１表面領域、前記凹部の底面が下段となる第２表
    面領域及び上段と下段とをつなぐ段差側面領域からなる
    段差部を形成する第２の工程と、 前記半導体基板の第２表面領域に対して第２導電型の低
    濃度不純物を選択的にイオン注入を行なって、前記第２
    表面領域に第２導電型の低濃度ドレイン領域を形成する
    と共に、前記高濃度不純物領域における前記第１表面領
    域の近傍、前記段差部の上側の角部及び前記段差側面領
    域の近傍の導電型を反転することにより、前記高濃度不
    純物領域からなり、前記第１表面領域及び段差側面領域
    から間隔をおいて局在し且つ前記低濃度ドレイン領域と
    隣接する空乏化規制層を形成する第３の工程と、 前記半導体基板上に前記段差部を跨ぐように、第１絶縁
    膜、浮遊ゲート電極、第２絶縁膜及び制御ゲート電極を
    順次形成する第４の工程と、 前記制御ゲート電極をマスクとして、前記半導体基板に
    対して第２導電型の不純物をイオン注入することによ
    り、前記ソース形成領域に第２導電型のソース領域を形
    成すると共に、前記ドレイン形成領域に第２導電型のド
    レイン領域を形成する第５の工程とを備えていることを
    特徴とする不揮発性半導体記憶装置の製造方法。
23. 【請求項２３】 前記第１の工程は、前記高濃度不純物
    領域を形成した後に、前記高濃度不純物領域に対して第
    １導電型の不純物を再度イオン注入することにより、前
    記高濃度不純物領域よりも拡散の深さが浅い第１導電型
    の他の不純物領域を形成する工程を含み、 前記第３の工程は、前記段差部の上側の角部と前記空乏
    化規制層との間に、前記他の不純物領域からなる高電界
    形成層を形成する工程を含むことを特徴とする請求項２
    ２に記載の不揮発性半導体記憶装置の製造方法。
24. 【請求項２４】 前記第５の工程よりも後に、 前記制御ゲート電極の上に第３絶縁膜を堆積し、堆積し
    た第３絶縁膜絶縁膜をエッチングして、前記浮遊ゲート
    電極及び制御ゲート電極の側面にサイドウォールを形成
    する第６の工程と、 前記制御ゲート電極及びサイドウォールをマスクとし
    て、前記半導体基板に対して第２導電型の不純物をイオ
    ン注入することにより、前記第２表面領域に前記ドレイ
    ン領域よろも不純物濃度が大きい第２導電型の高濃度ド
    レイン領域を形成する第７の工程とをさらに備えている
    ことを特徴とする請求項２２又は２３に記載の不揮発性
    半導体記憶装置の製造方法。
25. 【請求項２５】 前記第３の工程の後に、 前記制御ゲート電極から前記第２表面領域に至る領域を
    マスクして、前記ソース形成領域に拡散深さが前記ソー
    ス領域よりも深い第１導電型の不純物領域を形成する工
    程をさらに備えていることを特徴とする請求項２２〜２
    ４のうちのいずれか１項に記載の不揮発性半導体記憶装
    置の製造方法。