JP2011124552A - 絶縁層の下に埋め込まれた第2のコントロールゲートを有するSeOI上のフラッシュメモリセル - Google Patents
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Abstract
【解決手段】絶縁BOX層によってベース基板5から分離された半導体材料からなる薄膜を備えた半導体・オン・インシュレータ基板上の、フローティングゲート20を備え薄膜内にチャネル4を有するFETトランジスタからなるフラッシュメモリセル1Aに関する。フラッシュメモリセル1Aは2つのコントロールゲートを備え、フロント・コントロール・ゲート22が、フローティングゲート20の上方に配置され、かつ、ゲート間誘電体層23によってフローティングゲート20から分離され、バック・コントロール・ゲート6が、絶縁BOX層のみによってチャネル4から分離されるように、ベース基板5内において絶縁BOX層の真下に配置され、これらの2つのコントロールゲート22;6がセル書き込み動作を実行するために併用されるように設計されている。
【選択図】図2
Description
−セルからなる第1および第2の集合に共通する第1の一連のステップであり、この第1の一連のステップは、それぞれのセルごとに、
・薄膜内にトレンチを形成するステップと、
・トレンチの壁をゲート誘電体層によってコーティングするステップと、
・トレンチをゲート材料で充填するステップと、
を備えた第1の一連のステップと、
−第1の一連のステップに続いて、
・第1の集合に含まれるそれぞれのセルごとに、トレンチ上にゲート間誘電体層を形成し、フロント・コントロール・ゲートをゲート間誘電体層上に形成するステップと、
・第2の集合に含まれるそれぞれのセルごとに、コントロールゲートをトレンチ上に直接に形成するステップと、
を備える。
−セルからなる前記第1及び第2の集合に共通する第1の一連のステップであって、この第1の一連のステップは、それぞれのセルごとに、
・薄膜内にトレンチを形成するステップと、
・トレンチの壁をゲート誘電体層によってコーティングするステップと、
・ゲート材料でトレンチを充填するステップと、
を備えた第1の一連のステップと、
−前記第1の一連のステップに続いて、
・第1の集合に含まれるそれぞれのセルごとに、トレンチ上にゲート間誘電体層を形成し、フロント・コントロール・ゲートをゲート間誘電体層上に形成し、それによって、フローティングゲートを備えたフラッシュセルを形成するステップと、
・第2の集合に含まれるそれぞれのセルごとに、コントロールゲートをトレンチ上に直接に形成し、それによって、フローティングゲートを備えたDRAMセルを形成するステップと、
を備える。
2 ソース領域
3 ドレイン領域
4 チャネル
5,31, ベース基板
6,34,35,36,37 バック・コントロール・ゲート
10,20 フローティングゲート
11,21 ゲート誘電体層
12,22 フロント・コントロール・ゲート
13,23 ゲート間誘電体層
30 薄膜
32 P型ウェル
33 N型ウェル
38 絶縁トレンチ
39 絶縁領域
Claims (15)
- 絶縁(BOX)層によってベース基板(5)から分離された半導体材料からなる薄膜を備えた半導体・オン・インシュレータ基板上の、フローティングゲート(10、20)を備えかつ前記薄膜内にチャネル(4)を有するFETトランジスタからなるフラッシュメモリセル(1、1A)であって、
前記フラッシュメモリセル(1、1A)は、2つのコントロールゲートを備え、フロント・コントロール・ゲート(12、22)が、前記フローティングゲート(10、20)の上方に配置され、かつ、ゲート間誘電体層(13、23)によって前記フローティングゲート(10、20)から分離され、バック・コントロール・ゲート(6、34〜37)が、前記絶縁(BOX)層のみによって前記チャネル(4)から分離されるように、前記ベース基板(5)内において前記絶縁(BOX)層の真下に配置され、これらの2つのコントロールゲート(12、22;6、34〜37)が、セル書き込み動作を実行するために併用されるように設計されている、
ことを特徴とするフラッシュメモリセル。 - 前記バック・コントロール・ゲート(36,37)が、メモリセルの全幅にわたって延びることを特徴とする請求項1に記載のメモリセル。
- 前記バック・コントロール・ゲート(6、34、35)が、前記フローティングゲート(10、20)だけに面して延びるように配置されていることを特徴とする請求項1に記載のメモリセル。
- 前記バック・コントロール・ゲートの極性が、前記トランジスタの前記チャネルの極性と同じ型であることを特徴とする請求項1乃至3のいずれかに記載のメモリセル。
- 前記バック・コントロール・ゲートが、逆バイアスのウェル(32、33)によって、前記ベース基板(5、31)内において絶縁されていることを特徴とする請求項1乃至4のいずれかに記載のメモリセル。
- 前記バック・コントロール・ゲートを絶縁するために、前記ベース基板の中へ深さ方向に延びる絶縁トレンチ(38)をさらに備えることを特徴とする請求項1乃至5のいずれかに記載のメモリセル。
- 前記メモリセルが、完全空乏型であることを特徴とする請求項1乃至6のいずれかに記載のメモリセル。
- 前記フローティングゲート(10)が、前記薄膜の表面上に配置され、かつ、ゲート誘電体層(11)によって前記薄膜内の前記チャネル(4)から絶縁されていることを特徴とする請求項1乃至7のいずれかに記載のメモリセル。
- 前記フローティングゲート(20)が、前記チャネルに形成されたトレンチ内に形成され、かつ、前記トレンチの壁上に配置されたゲート誘電体層(21)によって前記チャネルから絶縁されていることを特徴とする請求項1乃至7のいずれかに記載のメモリセル。
- 前記FETトランジスタが、前記薄膜内において、前記チャネル内に形成された前記フローティングゲートのいずれかの側に非対称的に配置されたソース領域とドレイン領域とを備え、それによって、前記ソース領域よりも前記ドレイン領域が前記フローティングゲートにより近いことを特徴とする請求項9に記載のメモリセル。
- 行および列に配置された請求項1乃至10のいずれかに記載の複数のメモリセルを備えるメモリアレイであって、
バックゲートラインが、行または列に沿ったセルの各々の前記バック・コントロール・ゲートに結合されていることを特徴とするメモリアレイ。 - ワードライン(WL1、WL2)が、列に沿ったセル(C1、C2)の各々の前記フロント・コントロール・ゲートに結合され、かつ、前記バックゲートライン(BG1、BG2)が、前記ワードラインと平行に延びていることを特徴とする請求項11に記載のメモリアレイ。
- 行および列に配置された複数のメモリセルを備えるメモリアレイであって、
前記複数のメモリセルのうちのメモリセルからなる第1の集合は、請求項9または10に記載のフラッシュメモリセルからなり、かつ、前記複数のメモリセルのうちのメモリセルからなる第2の集合は、フローティングチャネルと前記チャネルの凹部に形成されたコントロールゲートとを備えたDRAMセルからなることを特徴とするメモリアレイ。 - 請求項13に記載のメモリアレイを製造する方法であって、
セルからなる前記第1および第2の集合に共通する第1の一連のステップであって、それぞれのセルごとに、
前記薄膜内にトレンチを形成するステップと、
前記トレンチの壁を前記ゲート誘電体層によってコーティングするステップと、
前記トレンチをゲート材料で充填するステップと、
を備える前記第1の一連のステップと、
前記第1の一連のステップに続いて、
前記第1の集合に含まれるそれぞれのセルごとに、前記トレンチ上に前記ゲート間誘電体層を形成し、前記フロント・コントロール・ゲートを前記ゲート間誘電体層上に形成するステップと、
前記第2の集合に含まれるそれぞれのセルごとに、コントロールゲートを前記トレンチ上に直接に形成するステップと、
を含む方法。 - 請求項1乃至10のいずれかに記載のメモリセルを制御する方法であって、
セル書き込み動作中、第1の正の電圧を前記フロント・コントロール・ゲートに印加し、かつ第2の正の電圧を前記バック・コントロール・ゲートに印加することによって、前記フロント・コントロール・ゲートと前記バック・コントロール・ゲートとが併用され、前記第1の正の電圧は、前記バック・コントロール・ゲートに電圧が印加されない場合に前記セルに書き込むのに必要な電圧よりも低いことを特徴とする方法。
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