JP2003068896A - メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧で動作可能な、メモリ膜を提供するこ
と。 【解決手段】 第１の電極となる半導体基板２１１と、
半導体基板２１１上に形成された第１の絶縁膜２１２
と、第１の絶縁膜２１２上に形成された第１の導電体膜
２１３と、第１の導電体膜２１３上に形成された第２の
導電体からなる微粒子２２１を含む窒化シリコン膜２３
１と、シリコン窒化膜２３１上に形成された第２の電極
となる第３の導電体膜２１９とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ膜およびそ
の製造方法、並びにメモリ素子、半導体記憶装置、半導
体集積回路、および携帯電子機器に関する。より具体的
には、窒化シリコンと導電体を含むメモリ膜、およびそ
の製造方法、並びにそのようなメモリ膜を有するメモリ
素子に関する。また、そのようなメモリ素子を有する半
導体記憶装置、半導体集積回路および携帯電子機器に関
する。

【０００２】

【従来の技術】電荷を蓄積するメモリ膜をゲート絶縁膜
中に備えた電界効果トランジスタを、メモリ素子として
用いる従来技術として、フラッシュメモリが挙げられ
る。フラッシュメモリには、コントロールゲートとチャ
ネル領域との間の絶縁膜中に、フローティングゲートと
呼ばれる導電体膜がある。チャネル領域からフローティ
ングゲートへ、ＦＮ（ファウラーノルドハイム）トンネ
リングにより電子を注入または放出することにより、フ
ローティングゲート中の電荷量を変化させ、この電荷量
の寡多を記憶情報として保持する。記憶情報の読み出し
には、フローティングゲート中の電荷量の寡多を、電界
効果トランジスタの閾値の差として検知することができ
る。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来の技術では、動作電圧が高いという問題があった。フ
ラッシュメモリの動作例としては、例えば、書き込み時
には選択ワード線に−８Ｖ、選択ビット線に６Ｖを印加
し、消去時には選択ワード線に１０Ｖ、ビット線に−８
Ｖを印加する。このように動作電圧が高いため、書き込
み及び消去時の消費電力が大きく、低消費電力化を阻害
していた。また、ゲート絶縁膜に高電界がかかるため、
素子の劣化が問題になっていた。

【０００４】そこで、本発明の課題は、低電圧で動作可
能な、メモリ膜およびその製造方法を提供することにあ
る。また、本発明の課題は、そのようなメモリ膜を有す
るメモリ素子を提供することにある。さらに、本発明の
課題は、そのようなメモリ素子を有する半導体記憶装
置、半導体集積回路および携帯電子機器を提供すること
にある。

【０００５】

【課題を解決するための手段】上記課題を解決するた
め、第１の発明であるメモリ膜は、第１の電極となる半
導体基板と、上記半導体基板上に形成された第１の絶縁
膜と、上記第１の絶縁膜上に形成された第１の導電体膜
と、上記第１の導電体膜上に形成された、シリコン窒化
膜と第２の導電体膜とからなる積層膜と、上記積層膜上
に形成された第２の電極となる第３の導電体膜とからな
ることを特徴としている。

【０００６】この第１の発明によれば、上記半導体基板
と上記第３の導電体膜が夫々電極となり、上記第１の導
電体膜および上記積層膜とが電荷蓄積部となってメモリ
膜を構成する。このメモリ膜は、低電圧（例えば±３
Ｖ）で書き込み・消去が行われ、ヒステリシス特性を持
つ。特に、第２の導電体膜がシリコン窒化膜と積層膜を
なしているために、ヒステリシス特性が増大している。
しかも、例えば１Ｖでは、記憶は破壊されないため、非
破壊読出しが可能である。したがって、従来技術のフラ
ッシュメモリのメモリ膜に比べて著しく低電圧動作が可
能である。また、低電圧動作が可能なことにより、メモ
リ膜の劣化を抑制することができる。したがって、低電
圧で信頼性の高いメモリ膜が提供される。

【０００７】一実施形態では、上記積層膜はシリコン窒
化膜と第２の導電体膜とを交互に複数回積層して形成さ
れていることを特徴としている。

【０００８】この実施形態によれば、上記第２の導電体
膜が２層以上あるので、特に大きなヒステリシス特性が
現れる。なお、上記第２の導電体膜が３層以下であれ
ば、メモリ膜が薄く、素子の微細化が容易である。

【０００９】また、第２の発明のメモリ膜は、第１の電
極となる半導体基板と、上記半導体基板上に形成された
第１の絶縁膜と、上記第１の絶縁膜上に形成された第１
の導電体膜と、上記第１の導電体膜上に形成された第２
の導電体からなる微粒子を含む窒化シリコン膜と、上記
シリコン窒化膜上に形成された第２の電極となる第３の
導電体膜とからなることを特徴としている。

【００１０】この明細書において、「微粒子」とは、ナ
ノメートル（ｎｍ）オーダーの寸法を持つ粒子を意味す
る。

【００１１】この第２の発明によってもまた、第１の発
明のメモリ膜と同様な作用・効果を得ることができる。

【００１２】また、第３の発明のメモリ膜は、第１の電
極となる半導体基板と、上記半導体基板上に形成された
第１の絶縁膜と、上記第１の絶縁膜上に形成された第１
の導電体膜と、上記第１の導電体膜上に形成され、第２
の絶縁膜で覆われた第２の導電体からなる微粒子と、上
記微粒子間に散在する窒化シリコンと、上記微粒子上に
形成された第２の電極となる第３の導電体膜とからなる
ことを特徴としている。

【００１３】この第３の発明によってもまた、第１の発
明のメモリ膜と同様な作用・効果を得ることができる。

【００１４】一実施形態では、上記第２または第３の発
明のメモリ膜において、上記第１の絶縁膜の厚さは２ｎ
ｍ乃至５ｎｍの範囲内であり、第２の導電体からなる微
粒子の直径は３ｎｍ乃至７ｎｍの範囲内であることを特
徴としている。

【００１５】この実施形態によれば、上記第１の絶縁膜
の厚さを２ｎｍ乃至５ｎｍの範囲内としているので、電
荷がトンネル現象で絶縁膜を透過する確率が増して記憶
保持時間が減少したり、短チャネル効果が増して素子の
微細化が困難となることを防ぐことができる。また、上
記導電体の微粒子の直径を３ｎｍ乃至７ｎｍの範囲内と
しているので、量子サイズ効果が大きくなって電荷の移
動に大きな電圧が必要となったり、素子の微細化に伴っ
て素子毎の微粒子数のばらつきが大きくなり、素子特性
がばらつくのを防ぐことができる。したがって、記憶保
持時間が長く、低電圧動作で、微細化が容易なメモリ素
子が提供される。

【００１６】一実施形態では、上記第１乃至第３のいず
れかの発明のメモリ膜において、上記半導体基板、上記
第１の導電体及び第２の導電体はいずれもシリコンから
なり、上記第１の絶縁膜はシリコン酸化膜もしくはシリ
コン酸窒化膜であることを特徴としている。

【００１７】この実施形態によれば、ＬＳＩの材料とし
て最も広く使われているシリコンを用いることで、メモ
リ膜を用いた素子を、他の素子と混載するのが容易とな
る。

【００１８】また、第４の発明のメモリ膜の製造方法
は、第１の電極となる半導体基板上に第１の絶縁膜を形
成する工程と、上記第１の絶縁膜上に第１の導電体膜を
形成する工程と、上記第１の導電体膜上に窒化シリコン
を堆積する工程と、上記窒化シリコンを堆積する工程の
後に、第２の導電体を堆積する工程と窒化シリコンを堆
積する工程とからなる一連の工程を少なくとも１回以上
行い、上記一連の工程の後、第２の電極となる第３の導
電体膜を形成する工程とを行うことを特徴としている。

【００１９】この第４の発明のメモリ膜の製造方法によ
れば、第１の電極となる上記半導体基板上に上記第１の
絶縁膜を介して上記第１の導電体膜が形成され、上記第
１の導電体膜上に窒化シリコン膜と第２の導電体膜との
積層膜、または第２の導電体からなる微粒子を含む窒化
シリコン膜、または第２の絶縁膜で覆われた第２の導電
体からなる微粒子と窒化シリコンとの混合膜のいずれか
が形成され、その後に第２の電極となる上記第３の導電
体膜が形成される。それゆえ、上記半導体基板と上記第
３の導電体膜が夫々電極となり、上記第１の導電体膜
と、窒化シリコン膜と第２の導電体膜との積層膜、また
は第２の導電体からなる微粒子を含む窒化シリコン膜、
または第２の絶縁膜で覆われた第２の導電体からなる微
粒子と窒化シリコンとの混合膜とが電荷蓄積部となっ
て、メモリ膜を構成する。このようにして形成されたメ
モリ膜は低電圧での書き込み・消去および非破壊読み出
しが可能である。さらには、窒化シリコンの存在によ
り、大きなヒステリシス特性を得ることができる。

【００２０】一実施形態では、上記第１の導電体膜及び
上記第２の導電体はいずれもシリコンであり、上記第１
の絶縁膜上に第１の導電体膜を形成する工程と、上記第
２の導電体を堆積する工程と上記窒化シリコンを堆積す
る工程とは化学的気相成長法によることを特徴としてい
る。

【００２１】この実施形態によれば、上記第１の導電体
膜の形成以降（第３の導電体膜の形成は除く）の工程
は、全て化学的気相成長法によるものである。このよう
に単純な工程の繰り返しにより、再現性よくヒステリシ
ス特性の顕著なメモリ膜を製造することができる。ま
た、上記化学的気相成長法による工程における堆積条件
（温度）を変えるだけで第１乃至第３の発明のメモリ膜
を作り分けることが可能である。

【００２２】一実施形態では、上記窒化シリコンを堆積
する工程の後であって、上記第２の導電体を堆積する工
程の前に熱酸化工程を行うことを特徴としている。

【００２３】上記実施形態によれば、上記第２の導電体
の微粒子または膜と窒化シリコンとの間に酸化膜が形成
される。この結果、メモリ膜の保持時間のばらつきを低
減し、メモリ膜の信頼性を高めることができる。

【００２４】一実施形態では、上記第２の導電体を堆積
する工程の後であって、上記窒化シリコンを堆積する工
程の前に熱酸化工程を行うことを特徴としている。

【００２５】この実施形態によってもまた、上記第２の
導電体の微粒子または膜と窒化シリコンとの間に酸化膜
が形成される。この結果、メモリ膜の保持時間のばらつ
きを低減し、メモリ膜の信頼性を高めることができる。

【００２６】一実施形態では、上記一連の工程内で最後
に行われる上記窒化シリコンを堆積する工程の後であっ
て、上記第２の電極となる第３の導電体膜を形成する工
程の前に、熱酸化工程を行うことを特徴としている。

【００２７】上記実施形態によってもまた、メモリ膜の
保持時間のばらつきを低減し、メモリ膜の信頼性を高め
ることができる。

【００２８】また、第５の発明のメモリ素子は、浮遊ゲ
ートを有する電界効果型トランジスタを備え、上記浮遊
ゲートが上記第１乃至第３のいずれかの発明のメモリ膜
からなることを特徴としている。

【００２９】この第５の発明のメモリ素子は、浮遊ゲー
トを有する電界効果型トランジスタを備え、上記浮遊ゲ
ートが上記第１乃至第３のいずれかの発明のメモリ膜か
らなる電界効果トランジスタ型メモリ素子である。これ
により、例えば、±３Ｖでの書きこみおよび消去、１Ｖ
での非破壊読出しが可能である。したがって、従来技術
のフラッシュメモリに比べて著しい低電圧動作が可能
で、低消費電力化が可能となり、素子の信頼性が向上す
る。

【００３０】一実施形態では、上記電界効果型トランジ
スタがＳＯＩ基板上に形成されたことを特徴としてい
る。

【００３１】この実施形態によれば、ソース領域および
ドレイン領域と、ボディとの接合容量を非常に小さくす
ることができる。さらにまた、ＳＯＩ基板を用いると、
ソース領域およびドレイン領域の深さを浅くするのが容
易であり、短チャネル効果を抑制し、メモリ素子を更に
微細化することができる。

【００３２】また、第６の発明である半導体集積回路
は、上記第５の発明のメモリ素子を集積したことを特徴
としている。

【００３３】この第６の発明によれば、低電源電圧で動
作可能で、低消費電力であるメモリ集積回路が提供され
る。

【００３４】また、第７の発明である半導体記憶装置
は、半導体基板の表面に、一方向に蛇行して延びる複数
の素子分離領域が上記一方向に垂直な方向に関して並ん
で形成されて、隣り合う素子分離領域の間にそれぞれ上
記一方向に蛇行して延びる活性領域が定められ、上記各
活性領域内の蛇行の各折り返し個所に、それぞれソース
領域またはドレイン領域として働く不純物拡散領域が形
成されて、同一の活性領域内で隣り合う上記不純物拡散
領域の間にそれぞれチャネル領域が定められ、上記半導
体基板上に、上記一方向に垂直な方向にストレートに延
びる複数のワード線が、それぞれメモリ機能を有する膜
を介して各活性領域内のチャンネル領域上を通るように
設けられ、上記半導体基板上に、上記一方向にストレー
トに延びる第１のビット線が、同一の活性領域内の蛇行
の片側の折り返し個所に設けられた上記不純物拡散領域
上を通るように設けられるとともに、上記一方向にスト
レートに延びる第２ビット線が、同一の活性領域内で蛇
行の他方の側の折り返し個所に設けられた上記不純物拡
散領域上を通るように設けられ、上記一方向に蛇行して
延びる活性領域は所定の導電型を持つウェル領域からな
り、このウェル領域が上記不純物拡散領域の下方を通し
て第３のビット線として働き、上記第１のビット線、第
２ビット線がそれぞれ直下に存する上記不純物拡散領域
とコンタクト孔を介して接続され、上記メモリ機能を有
する膜は、第１乃至第３のいずれかの発明のメモリ膜か
らなることを特徴としている。

【００３５】この第７の発明によれば、各メモリセルの
メモリ膜として上記第１乃至第３のいずれかの発明のメ
モリ膜を用いているので、低電圧動作が可能である。ま
た、１つのセルの面積が４Ｆ^２（Ｆは最小加工ピッチ）
であり、従来のＡＮＤ型メモリセルアレイよりも小さ
い。したがって、低消費電力化、高信頼性化、高集積化
が可能となる。

【００３６】また、第８の発明である半導体記憶装置
は、半導体基板の表面に、一方向に延びる複数の素子分
離領域が上記一方向に垂直な方向に関して並んで形成さ
れて、隣り合う素子分離領域の間にそれぞれ上記一方向
に延びる活性領域が定められ、上記半導体基板上に、上
記一方向に垂直な方向に延びる複数のワード線が、それ
ぞれメモリ機能を有する膜を介して各活性領域上を通る
ように形成され、上記ワード線で覆われた上記活性領域
がチャネル領域となり、上記活性領域内の上記チャネル
領域の両側に、それぞれソース領域またはドレイン領域
として働く不純物拡散領域が形成され、上記半導体基板
上に、上記一方向に延びる第１のビット線が、上記各活
性領域上を通るように設けられ、上記第１のビット線が
直下に存する上記ソース領域とドレイン領域とのうちの
一方とコンタクト孔を介して接続され、上記半導体基板
上に、層状で上記コンタクト孔を囲むパターン孔を有す
るプレート電極が、上記ワード線および第１ビット線に
対して絶縁膜を介して電気的に絶縁された状態に形成さ
れ、上記プレート電極が直下に存する上記ソース領域と
上記ドレイン領域とのうちの他方と接続され、上記一方
向に延びる活性領域は所定の導電型を持つウェル領域か
らなり、このウェル領域が上記不純物拡散領域の下方を
通して第３ビット線として働き、上記メモリ機能を有す
る膜は、第１乃至第３のいずれかの発明のメモリ膜から
なることを特徴としている。

【００３７】この第８の発明の半導体記憶装置によれ
ば、第７の発明の半導体記憶装置と同様な作用効果を奏
する上に、ビット線の１つを上記プレート電極に置きか
えているので、上記素子分離領域および上記活性領域を
蛇行させる必要がなく、ストレートに延ばすことができ
る。したがって、メモリセルの構造が単純になり、メモ
リセルアレイの歩留を向上することができる。

【００３８】一実施形態の半導体記憶装置は、書き込み
時及び消去時において、選択されたメモリセルにおい
て、上記ワード線と上記第３のビット線との間の電位差
の絶対値ＶがＶ＝Ｖ_ＤＤであるとき、選択ワード線もし
くは選択ビット線のどちらか一方にのみ接続されている
メモリセルにおいて、Ｖ_ＤＤ／３≦Ｖ＜Ｖ_ＤＤ／２とな
ることを特徴としている。

【００３９】この実施形態によれば、選択されたメモリ
セルのメモリ膜にかかる電圧と、非選択のメモリセルの
メモリ膜にかかる電圧の最大値との比が大きく、ランダ
ムアクセスが可能で、動作マージンの大きなメモリを実
現することが可能となる。

【００４０】また、第９の発明の半導体集積回路は、第
７または第８の発明の半導体記憶装置と、ロジック回路
とを混載したことを特徴としている。

【００４１】この第９の発明の半導体集積回路によれ
ば、第７または第８の発明の半導体記憶装置のセル面積
は４Ｆ^２と、通常の１トランジスタ型不揮発性メモリの
メモリセル面積より小さいので，メモリが占める面積を
小さくできる。このため、チップ面積を小さくでき、歩
留りが向上すると共にチップの価格を安くすることがで
きる。更にチップ面積が一定の場合は、メモリ部の面積
が小さくなった分、論理回路や他のメモリの面積を大き
くとることができ、機能の向上を図ることができる。も
しくは、メモリの記憶容量を大きくとることができる。
その場合、例えば、大規模なプログラムを一時的に読込
み、電源を切断した後もそのプログラムを保持し、電源
を再投入した後もプログラムを実行するといったことが
可能になり、かつ、そのプログラムを他のプログラムと
入れかえることもできる。したがって、集積回路の集積
度を向上し、機能の向上を図ることができる。

【００４２】また、第１０の発明である携帯電子機器
は、第６または第９の発明の半導体集積回路を具備した
ことを特徴としている。

【００４３】この第１０の発明によれば、ＬＳＩ部を高
機能化、低消費電力化することができるので、高機能で
電池寿命の長い携帯電子機器が提供される。

【００４４】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。

【００４５】以下のメモリ膜に関する実施形態では、半
導体基板としてシリコン基板を用いた場合を示している
が、半導体であれば特にこれに限定されない。なお、以
下の実施形態では、Ｎチャネル型素子をメモリとした場
合について述べているが、Ｐチャネル型素子をメモリと
して用いてもよい。この場合は、不純物の導電型を全て
逆にすれば良い。

【００４６】（第１実施形態）本発明の第１実施形態
を、図１〜図７を用いて説明する。本実施形態は、電荷
の保持が可能なメモリ膜及びその製造方法に関する。こ
の第１実施形態のメモリ膜は、第１の電極となる半導体
基板と、第２の電極となる導電体膜との間に、絶縁体お
よび導電体からなる電荷蓄積膜が挟まれた構造を有して
いる。

【００４７】（１） 具体的には、この第１実施形態の
メモリ膜の構造は、次に述べる第１〜第３の構造の３種
類に分類される。

【００４８】 第１の構造を有するメモリ膜の断面を
図１に示す。第１の電極となるシリコン基板１１１上
に、第１の絶縁膜としてのシリコン酸化膜１１２が形成
され、さらにシリコン酸化膜１１２上には第１の導電体
膜としてのポリシリコン膜１１３が形成されている。ポ
リシリコン膜１１３上には、上から順に窒化シリコン膜
１１８／ポリシリコン膜１１７／窒化シリコン膜１１６
／ポリシリコン膜１１５／窒化シリコン膜１１４という
ように、窒化シリコン膜とポリシリコン膜とを交互に複
数回積層してなる積層膜が形成されている。最上層の第
２の絶縁膜としての窒化シリコン膜１１８上には、第２
の電極となるポリシリコン膜１１９が形成されている。
なお、各ポリシリコン膜の表面には自然酸化膜が形成さ
れていても良いが、図１では省略している。

【００４９】 第２の構造を有するメモリ膜の断面を
図２に示す。第１の電極となるシリコン基板２１１上
に、第１の絶縁膜としてのシリコン酸化膜２１２が形成
され、さらにシリコン酸化膜２１２上には第１の導電体
膜としてのポリシリコン膜２１３が形成されている。ポ
リシリコン膜２１３上には、第２の導電体としてのシリ
コンの微粒子を含んだ窒化シリコン膜２３１が形成され
ている。シリコン微粒子は、ポリシリコン膜２１３の近
くに存在する第１のシリコン微粒子２２１と、第１のシ
リコン微粒子２２１の斜め上方に隣接し、ポリシリコン
膜２１３とはやや離れた位置に存在する第２のシリコン
微粒子２２２とに大別される。シリコン微粒子の直径は
いずれも約５ｎｍである。この窒化シリコン膜２３１上
には、第２の電極となるポリシリコン膜２１９が形成さ
れている。なお、各ポリシリコン膜の表面には自然酸化
膜が形成されていても良いが、図２では省略している。
なお、第１および第２のシリコン微粒子２２１，２２２
の直径は、あまりに小さいと量子サイズ効果が大きくな
って、電荷の移動に大きな電圧が必要となり、あまりに
大きいと、素子が微細化したときに素子毎の微粒子数の
ばらつきが大きくなり、素子特性がばらつく可能性があ
る。したがって、第１および第２のシリコン微粒子２２
１，２２２の直径は３ｎｍ〜７ｎｍであることが最も好
ましい。またシリコン酸化膜２１２の厚さは、あまりに
薄いとトンネル効果により電荷の保持時間が短くなり、
余りに厚いと短チャネル効果の増大により素子の微細化
が阻害されるので、２ｎｍ〜５ｎｍであることが最も好
ましい。

【００５０】 第３の構造を有するメモリ膜の断面を
図３に示す。第１の電極となるシリコン基板３１１上
に、第１の絶縁膜としてのシリコン酸化膜３１２が形成
され、さらにシリコン酸化膜３１２上には第１の導電体
膜としてのポリシリコン膜３１３が形成されている。ポ
リシリコン膜３１３上には、第２の絶縁膜としてのごく
薄い酸化膜３３２に覆われたシリコンからなる第１の微
粒子３２１と、第２の絶縁膜としてのごく薄い酸化膜３
３２に覆われたシリコンからなる第２の微粒子３２２
と、これらの微粒子３２１，３２２間に散在する窒化シ
リコン３３１とが形成されている。また、これらを覆う
ように、第２の電極となるポリシリコン膜３１９が形成
されている。この第３の構造が第２の構造と異なるの
は、第１および第２の微粒子３２１，３２２が必ずしも
窒化シリコン膜で覆われていないことである。第１およ
び第２の微粒子３２１，３２２は、ポリシリコン膜３１
３，３１９とごく薄い酸化膜３３２を介して接触してい
てもよい。なお、第１および第２の微粒子３２１，３２
２の直径およびポリシリコン膜３１３の厚さは、第２の
構造で記載したものと同じであるのが最も好ましい。

【００５１】（２） 上記第１〜第３の構造を有するメ
モリ膜の電気特性は次のようなものである。すなわち、
上記第１〜第３の構造を有するメモリ膜は、いずれもヒ
ステリシス特性を示した。例として、第２の構造を有す
るメモリ膜を用いて作製した電界効果トランジスタのゲ
ート電圧（Vg）対ドレイン電流（Id）の特性を図４に示
す。ゲート電極に−３Ｖおよび＋３Ｖを印加した後の、
夫々の閾値の差（ΔVth）は、０．４Ｖを越えている。
第１および第３の構造を有するメモリ膜を用いて作製し
た電界効果トランジスタの電気測定においても、閾値の
差に多少の違いはあるものの、同様のヒステリシス特性
が現れた。なお、メモリ膜単独で両電極間の電圧対容量
の特性を測定しても、上記電界効果トランジスタでの測
定における閾値の差相当のヒステリシス特性が現れた。
また、ゲート電極に−１Ｖおよび＋１Ｖを印加した後
は、閾値は変化しなかった。すなわち、メモリ膜に±３
Ｖの電圧が印加されるとメモリ膜の記憶情報が書き換え
られるが、±１Ｖでは書き換えが行われないことが分か
った。

【００５２】なお、書き込み・消去が行われる電圧は窒
化シリコン膜の厚さにより変化した。窒化シリコン膜を
薄くしたときは、例えば、メモリ膜に±１．５Ｖの電圧
が印加されるとメモリ膜の記憶情報が書き換えられる
が、±０．５Ｖでは書き換えが行われなかった。

【００５３】比較として、第２の構造と同様な構造を持
つが、窒化シリコン膜のかわりにシリコン酸化膜を用い
たメモリ膜を用いて作製した電界効果トランジスタの電
気特性を図５に示す。この場合も、ヒステリシス特性は
示すが、閾値の差は０．１５Ｖ程度と小さい。すなわ
ち、窒化シリコンの存在がヒステリシスの増大に寄与し
ていることがわかった。

【００５４】（３） この第１実施形態のメモリ膜の作
製手順を図６および図７を用いて説明する。ここでは、
例として第２の構造を有するメモリ膜を作製する場合を
説明するが、第１および第３の構造を有するメモリ膜を
作製する手順も同様であり、異なるのは各成膜条件のみ
である。

【００５５】まず図６（ａ）に示すように、シリコン基
板２１１上に、９００℃のＮ_２Ｏ雰囲気中で、２ｎｍの
シリコン酸化膜２１２を形成した。なお、このシリコン
酸化膜２１２の形成にはＣＶＤ法を用いることもでき
る。また、シリコン酸化膜以外にも、シリコン窒化膜、
シリコン酸化膜とシリコン窒化膜の積層膜、金属酸化膜
など、絶縁性を有する膜を用いても良い。なお、ゲート
酸化膜として電界効果トランジスタを形成する場合は界
面準位の少ない熱酸化法によるのが好ましい。

【００５６】次に、６２０℃のＳｉＨ_４雰囲気中で減圧
化学的気相成長法（ＬＰＣＶＤ法）によりポリシリコン
を成長させたところ、ポリシリコンは層状に成長し、厚
さ５ｎｍのポリシリコン膜２１３が形成された。

【００５７】次に図６（ｂ）に示すように、８００℃の
ＳｉＨ_２Ｃｌ_２とＮＨ_３との混合気によるＬＰＣＶＤ法
により、ポリシリコン膜２１３上に厚さ約３ｎｍの窒化
シリコン膜２３１を形成した。次いで、６２０℃のＳｉ
Ｈ_４雰囲気中でＬＰＣＶＤ法によりシリコンを成長させ
たところ、シリコンは層状には成長せず、シリコン微粒
子が散点状に形成された。かくして、窒化シリコン膜２
３１上に直径約５ｎｍの第１のシリコン微粒子２２１が
形成された。なお、窒化シリコン膜２３１の表面に沿っ
た平面内では、第１のシリコン微粒子２２１の形成位置
は実質的にランダムであった。

【００５８】次に、８００℃のＳｉＨ_２Ｃｌ_２とＮＨ_３
との混合気によるＬＰＣＶＤ法により、窒化シリコンを
堆積したところ、図６（ｃ）に示すように基板全面に膜
上に堆積し、第１のシリコン微粒子２２１の表面も窒化
シリコン２３１で覆われた。

【００５９】次に、６２０℃のＳｉＨ_４雰囲気中でＬＰ
ＣＶＤ法によりシリコンを成長させたところ、図６
（ｄ）に示すようにシリコン微粒子が散点状に形成さ
れ、直径約５ｎｍの第２のシリコン微粒子２２２が形成
された。この第２のシリコン微粒子２２２は、第１のシ
リコン微粒子２２１の斜め上方に窒化シリコン膜２３１
を介して隣接して形成されるものが多かった。ただし、
平面方向には、第２のシリコン微粒子２２２の形成位置
は、第１のシリコン微粒子２２１の形成位置と同様に、
実質的にランダムであった。

【００６０】次に、８００℃のＳｉＨ_２Ｃｌ_２とＮＨ_３
との混合気によるＬＰＣＶＤ法により、窒化シリコンを
堆積したところ、図７（ｅ）に示すように基板全面に膜
状に堆積し、第２のシリコン微粒子２２２の表面も窒化
シリコン２３１で覆われた。

【００６１】次に図７（ｆ）に示すようにＬＰＣＶＤ法
により電極となるポリシリコン膜２１９を形成した。こ
れにより、電極となるシリコン基板２１１と電極ポリシ
リコン膜２１９とに挟まれたメモリ膜が完成した。第１
のシリコン微粒子と第２のシリコン微粒子を合わせたシ
リコン微粒子の数密度は、３×１０^１１ｃｍ^−２程度で
あった。

【００６２】ポリシリコンをＬＰＣＶＤ法で堆積する際
の温度を高くすると、ポリシリコンはいずれも膜状に成
長し、第１の構造を有するメモリ膜が形成された。ま
た、窒化シリコンをＬＰＣＶＤ法で堆積する際の温度を
低くすると、窒化シリコンは膜状ではなく島状に成長
し、第３の構造を有するメモリ膜が形成された。

【００６３】なお、基板としてシリコン基板を用いてい
るが、半導体であればこの限りではない。ポリシリコン
膜２１３、第１のシリコン微粒子２２１、第２のシリコ
ン微粒子２２２、電極ポリシリコン膜２１９は、ゲルマ
ニウム、ガリウム砒素などの半導体や、アルミニウム、
銅、銀、金などの金属でもよく、導電性を有すれば良
い。

【００６４】上記製造手順によれば、ポリシリコン膜２
１３、第１のシリコン微粒子２２１、第２のシリコン微
粒子２２２の形成は、いずれもＬＰＣＶＤ法により、窒
化シリコン膜の堆積（３回行っている）にも、いずれも
ＬＰＣＶＤ法が用いられている。したがって、メモリ膜
部分の形成にあたっては、シリコン酸化膜２１２を形成
するための酸化工程１回と、ＬＰＣＶＤ工程６回を行う
だけでよい。このように単純な工程で、大きなヒステリ
シスを持つメモリ膜を再現性よく形成することができ
る。

【００６５】上記製造手順においては、１回目の窒化シ
リコン堆積工程の後、ポリシリコン堆積工程と窒化シリ
コン堆積工程とからなる一連の工程を２回繰り返してい
る。この上記一連の工程を全く行わずに電極ポリシリコ
ン２１９を形成したメモリ膜では、ヒステリシスはほと
んど観察されなかった。このメモリ膜の構造は、１層の
ポリシリコン膜が絶縁膜で挟まれているというものであ
った。一方、上記一連の工程を１回行った後、電極ポリ
シリコン２１９を形成したメモリ膜では０．２Ｖ程度の
比較的小さなヒステリシスが観察された。上記一連の工
程を３回行ったメモリ膜でも、２回行ったメモリ膜とほ
ぼ同等のヒステリシスが現れた。

【００６６】以上のことから、上記一連の工程は少なく
とも１回行う必要があり、２回以上行うことがより好ま
しいことが分かった。なお、４回以上行うとメモリ膜の
実効的な膜厚がさらに厚くなる。このメモリ膜を電界効
果トランジスタのゲート絶縁膜中に導入した場合、メモ
リ膜の実効的な膜厚が厚いと短チャネル効果の抑制が難
しくなり、メモリ素子の微細化が難しくなるので、上記
一連の工程は２回〜３回とするのが最も好ましい。

【００６７】なお、上記窒化シリコン堆積工程の後、ポ
リシリコン堆積工程前に熱酸化工程を行うのが好まし
い。熱酸化工程は、上記ポリシリコン堆積工程後、上記
窒化シリコン堆積前に行っても良い。これにより、シリ
コン微粒子またはポリシリコン膜と窒化シリコン膜との
間にシリコン酸化膜が形成される。この結果、メモリ膜
の保持時間のばらつきが低減し、メモリ膜の信頼性が増
した。この保持時間のばらつきの低減は、最後の窒化シ
リコン膜を堆積する工程の後、電極となるポリシリコン
膜の形成の前に熱酸化工程を行った時にも見られた。

【００６８】本実施形態のメモリ膜の製造方法によれ
ば、酸化工程と、６回のＬＰＣＶＤ工程を含む簡単な工
程により、ヒステリシスの大きなメモリ膜を再現性よく
製造することが可能である。

【００６９】また、本実施形態のメモリ膜によれば、低
電圧での書き込みおよび消去が可能であり、このメモリ
膜を電界効果トランジスタのゲート絶縁膜として用いた
場合、従来技術のフラッシュメモリのメモリ膜に比べて
著しく低電圧動作が可能なメモリ素子とすることができ
る。また、低電圧動作が可能なため、従来技術のフラッ
シュメモリで問題となっていた、高エネルギの電荷によ
るメモリ膜の劣化を抑制し、メモリ素子の信頼性を向上
することができる。

【００７０】（第２実施形態）本発明の第２実施形態
を、図８を用いて説明する。本実施形態のメモリ素子
は、第１実施形態のメモリ膜を電界効果トランジスタの
浮遊ゲートとして組み込んで形成したものである。な
お、メモリ膜を構成する要素には図２中の符号と同一の
符号を付して個々の説明を省略する。

【００７１】図８は、本実施形態であるメモリ素子の断
面図である。シリコン基板２１１上に、第１実施形態で
示した第２の構造を有するメモリ膜を介して電極ポリシ
リコン２１９（ゲート電極）が形成されている。メモリ
膜は、第１または第３の構造を有するものであってもよ
い。さらに、シリコン基板２１１表面のゲート電極２１
９の両側に相当する領域にはソース領域２４１とドレイ
ン領域２４２が形成されている。

【００７２】なお、本実施形態では、シリコン基板２１
１はＰ型の導電型を持ち、ゲート電極、ソース領域及び
ドレイン領域はＮ型の導電型を持っており、Ｎチャネル
型の電界効果トランジスタとなっている。しかし、これ
に限らず、Ｐチャネル型の電界効果トランジスタ（Ｎ型
のシリコン基板と、Ｐ型のソース領域及びドレイン領域
を持つ）であっても良いし、ゲート電極はポリシリコン
に限らず、金属であっても良い。

【００７３】本実施形態のメモリ素子は、第１実施形態
のメモリ膜を用いているので、大きなヒステリシス特性
を持つ。ヒステリシス特性は、既に図４に示した。

【００７４】更に、本実施形態のメモリ素子は、第１実
施形態のメモリ膜を用いているので、低電圧での書き込
み及び消去及び非破壊読み出しが可能である。具体的に
は、例えば、±３Ｖでの書き込み・消去がおよび１Ｖで
の非破壊読み出しが可能である。したがって、低電圧動
作が可能で、低消費電力化が可能となり、素子の信頼性
が向上する。

【００７５】本実施形態のメモリ素子を製造する手順
は、電界効果トランジスタを作製する公知の手順とほぼ
同じである。公知の手順と異なるのは、メモリ膜の形成
においてのみであり、メモリ膜を形成する手順は第１実
施形態に記載した通りである。すなわち、メモリ膜の形
成において必要なのは、酸化工程とＬＰＣＶＤ工程のみ
である。したがって、簡単な工程で電気特性が安定した
メモリ素子を形成することが可能である。

【００７６】（第３実施形態）本発明の第３実施形態
を、図９を用いて説明する。本実施形態のメモリ素子
は、第２実施形態のメモリ素子を、単なるシリコン基板
上ではなく、ＳＯＩ（Silicon on Insulator）基板上に
形成したものである。図９は、本実施形態の半導体装置
におけるメモリ素子の断面図である。２５１はシリコン
基板、２５３はボディ、２５２は埋め込み酸化膜であ
る。また、図９に示すメモリ素子は、第１実施形態の第
２の構造を有するメモリ膜を用いているが、第１または
第３の構造を有するメモリ膜を用いても良い。なお、図
９では、完全空乏型の場合を示しているが、部分空乏型
にしてもよい。

【００７７】本実施形態のメモリ素子を製造する手順
は、ＳＯＩ基板上に電界効果トランジスタを作製する公
知の手順とほぼ同じである。公知の手順と異なるのは、
メモリ膜の形成においてのみであり、メモリ膜を形成す
る手順は第１実施形態に記載した通りである。

【００７８】本実施形態の半導体装置においては、第２
実施形態のメモリ素子で得られる効果に加えて以下の効
果が得られる。本実施形態のメモリ素子においては、ソ
ース領域２４１及びドレイン領域２４２と、ボディ２５
３との接合容量を非常に小さくすることができる。さら
にまた、ＳＯＩ基板を用いると、ソース領域２４１及び
ドレイン領域２４２の深さを浅くするのが容易であり、
短チャネル効果を抑制し、素子を更に微細化することが
できる。

【００７９】（第４実施形態）本発明の第４実施形態に
ついて、図１０〜図１４に基づいて説明すれば以下の通
りである。

【００８０】図１０〜図１３は、本発明の第４実施形態
となるメモリセルアレイの概略図である。図１０は、平
面の概略図である。図１１は図１０の切断面線Ａ−Ａ’
から見た断面図であり、図１２は図１０の切断面線Ｂ−
Ｂ’から見た断面図であり、図１３は図１０の切断面線
Ｃ−Ｃ’から見た断面図である。図１４は、上記メモリ
セルアレイの回路図である。

【００８１】まず、本実施形態の半導体記憶装置の構成
を図１０〜図１３に基づいて説明する。図１１〜図１３
から分かるように、シリコン基板１７内にはＮ型の深い
ウェル領域２５とＰ型の浅いウェル領域２６が形成され
ている。さらに、複数の素子分離領域１６が、図１０に
おける横方向に蛇行して延びるように形成されている
（図１０中で、夫々蛇行した帯状の領域に斜線を施して
いる）。素子分離領域１６の縦方向のピッチは２Ｆ（Ｆ
は最小加工ピッチ）に設定されている。これにより、ウ
ェル領域２６の上部で隣り合う素子分離領域１６の間
に、夫々横方向に蛇行して延びるシリコン活性領域が残
されている。素子分離領域１６の深さは、素子分離領域
１６をはさむ両側のＰ型の浅いウェル領域２６が互いに
電気的に分離されるように設定される。

【００８２】図１０〜図１３を統合すれば分かるよう
に、上記各シリコン活性領域内の蛇行の各折り返し個所
に、それぞれ不純物領域としてのＮ^＋拡散層１９が形成
されている。各Ｎ^＋拡散層１９は、このメモリの使用時
にビット線による選択に応じてソース領域またはドレイ
ン領域として働く。その時、同一の活性領域内で隣り合
うＮ^＋拡散層１９の間の領域がそれぞれチャネル領域と
なる。

【００８３】ポリシリコンからなる複数のワード線１１
が、素子分離領域１６が延びる方向とは垂直方向（図１
０における縦方向）にストレートに延びるように形成さ
れている。ワード線１１の横方向のピッチは２Ｆに設定
されている。ワード線１１で覆われているシリコン活性
領域（ウェル領域２６の上部）は、チャネル領域となっ
ている。チャネル領域とワード線１１とは、第１実施形
態の第１〜第３のいずれかのメモリ膜２１により隔てら
れている。このチャネル領域上で、ワード線１１がコン
トロールゲートの役割をはたしている。

【００８４】第１層メタルからなる複数の第１ビット線
１２が、ワード線１１とは垂直方向（図１０における横
方向）にストレートに延びるように形成されている。第
１ビット線１２の縦方向のピッチは２Ｆに設定され、同
一のシリコン活性領域内で蛇行の片側（図１０では山
側）の折り返し個所に設けられたＮ^＋拡散層１９上を通
るように設けられている。この第１ビット線１２とその
直下に存するＮ^＋拡散層１９とは、横方向に関してピッ
チ４Ｆで、第１ビット線コンタクト１４により接続され
ている。また、第２層メタルからなる複数の第２ビット
線１３が、第１ビット線の隙間となる位置に、第１ビッ
ト線と平行にストレートに延びるように形成されてい
る。第２ビット線１３の縦方向のピッチは２Ｆに設定さ
れて、同一のシリコン活性領域内で蛇行の他方の側（図
１０では谷側）の折り返し個所に設けられたＮ^＋拡散層
１９上を通るように設けられている。この第２ビット線
１３とその直下に存するＮ^＋拡散層１９とは、横方向に
関してピッチ４Ｆで、第２ビット線コンタクト１５によ
り接続されている。第１および第２ビット線１２，１３
は、互いに層間絶縁膜２０で分離され、上述のようにそ
れぞれ必要なところでコンタクト１４，１５を介してＮ
^＋拡散層１９と接続されている。また、シリコン基板に
対してＰ型の浅いウェル領域２６は、素子分離領域１６
によって、第１ビット線及び第２ビット線と同じ方向に
走る細長い列状に分断されており、Ｎ^＋拡散層１９の下
方を通して第３ビット線を構成している。

【００８５】上記構成によれば、１つのメモリセルは図
１０中に二点鎖線で示す平行四辺形２２で表され、その
面積は４Ｆ^２である。

【００８６】次に、本実施形態であるメモリセルアレイ
の回路構成を、図１４に基づいて説明する。このメモリ
セルアレイは、いわゆるＡＮＤ型で配列されている。す
なわち、一本の第１ビット線と一本の第２ビット線とが
一対をなしており、これらのビット線の間にｎ個のメモ
リセルが並列に接続されている。図１４では、例えば１
番目のビット線対の第１ビット線をＢａ１、１番目のビ
ット線対の第２ビット線をＢｂ１と表記している。ま
た、例えば１番目のビット線対に接続されているｎ番目
のメモリセルをＭ１ｎと表記している。各ビット線には
選択トランジスタが設けられている。図１４では、例え
ば１番目のビット線対の第１ビット線選択トランジスタ
をＳＴＢａ１と表記している。本実施形態であるメモリ
セルアレイの特徴は、Ｐ型の浅いウェル領域が第３ビッ
ト線を形成している点である。この第３ビット線は、第
１ビット線及び第２ビット線からなる１対のビット線に
並列に接続されたメモリセルの浅いウェル領域を接続し
ている。この第３ビット線には選択トランジスタが接続
されている。図１４では、例えば、１番目の第３ビット
線はＢｗ１、それに対応する選択トランジスタはＳＴＢ
ｗ１と表記されている。また、ｎ本のワード線が、各ビ
ット線と垂直方向に走り、メモリセルのゲート間を接続
している。図１８では、各ワード線をＷ１〜Ｗｎで表記
している。

【００８７】次に、本実施形態のメモリセルアレイを作
製する手順を説明する。

【００８８】まず、図１１〜図１３中に示すシリコン基
板１７内に電気絶縁性の素子分離領域１６を形成し、続
いてＮ型の深いウェル領域２５とＰ型の浅いウェル領域
２６を形成する。Ｎ型の深いウェル領域とＰ型の浅いウ
ェル領域との接合の深さは、不純物の注入条件（注入エ
ネルギと注入量）とその後の熱工程（アニール工程や熱
酸化工程など）によって決まる。これら不純物注入条件
や熱工程条件と、素子分離領域の深さは、素子分離領域
１６がＰ型の浅いウェル領域２６を電気的に分離するよ
うに設定される。

【００８９】その後、第１実施形態で示した手順でメモ
リ膜２１を形成し、フォトリソグラフィとエッチングに
よりパターン加工する。このパターン加工後、メモリ膜
中のポリシリコン膜が露出し、後に形成するワード線と
短絡する恐れがあるので、熱酸化を行うのが好ましい。
その後、ポリシリコン膜を、化学的気相成長法（ＣＶＤ
法）で形成し、このポリシリコン膜とメモリ膜２１とを
フォトリソグラフィとエッチングによりパターン加工
し、ワード線１１を形成する。ここで、Ｎ型の不純物
を、ワード線１１をマスクとして低エネルギで注入する
と、自己整合的にＮ ^＋拡散層１９が形成される。この
後、層間絶縁膜の堆積、コンタクト工程、メタル工程を
繰り返し行い、第１ビット線１２及び第２ビット線１３
を形成する。

【００９０】本実施形態のメモリセルアレイは、第１実
施形態で示したメモリ膜を用いている。したがって、大
きなヒステリシス特性のために動作マージンを大きくと
ることができる。また、低電圧駆動が可能であるから、
低消費電力化が可能となり、メモリセルアレイの信頼性
が向上する。

【００９１】更にまた、本実施形態のメモリセルアレイ
は、１つのセルの面積が４Ｆ^２であり、従来のＡＮＤ型
メモリセルアレイよりも小さい。したがって、高集積化
が可能となり、製品の歩留りが向上し、製造コストを削
減することができる。

【００９２】また、本実施形態の半導体装置であるメモ
リと、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ
等）とを混載した場合、集積回路の集積度を向上し、機
能の向上を図ることができる。

【００９３】（第５実施形態）本発明の第５実施形態に
ついて、図１５〜図１９に基づいて説明すれば以下の通
りである。

【００９４】図１５〜図１７は、本発明の第５実施形態
となるメモリセルアレイの概略図である。図１５は、平
面の概略図である。図１６は図１５の切断面線Ａ−Ａ’
から見た断面図であり、図１７は図１５の切断面線Ｂ−
Ｂ’から見た断面図である。図１８は、図１５〜図１７
で示すメモリセルアレイの変形の平面図である。図１９
は、これらのメモリセルアレイの回路図である。

【００９５】まず、本実施形態の半導体記憶装置の構成
を図１５〜図１７に基づいて説明する。図１６および図
１７から分かるように、シリコン基板６７内にはＮ型の
深いウェル領域７５とＰ型の浅いウェル領域７６が形成
されている。さらに、複数の素子分離領域６６が、図１
５における横方向にストレートに延びるように形成され
ている（図１５中で、夫々帯状の領域に斜線を施してい
る）。素子分離領域６６の縦方向のピッチは２Ｆ（Ｆは
最小加工ピッチ）に設定されている。これにより、Ｐ型
の浅いウェル領域７６の上部で隣り合う素子分離領域６
６の間に、夫々横方向にストレートに延びるシリコン活
性領域が残されている。素子分離領域６６の深さは、素
子分離領域６６を挟む両側のＰ型の浅いウェル領域７６
が互いに電気的に分離されるように設定される。

【００９６】ポリシリコンからなる複数のワード線６１
が、素子分離領域６６が延びる方向とは垂直方向（図１
５における縦方向）にストレートに延びるように形成さ
れている。ワード線６１の横方向のピッチは２Ｆに設定
されている。ワード線６１で覆われているシリコン活性
領域（ウェル領域７６の上部）は、チャネル領域となっ
ている。チャネル領域とワード線６１とは、第１実施形
態の第１〜第３のいずれかの構造を持つメモリ膜７１に
より隔てられている。このチャネル領域上で、ワード線
６１がコントロールゲートの役割をはたしている。上記
各シリコン活性領域内のチャネル領域の両側には、それ
ぞれ不純物拡散領域としてのＮ^＋拡散層６９が形成さ
れ、それぞれソース領域またはドレイン領域となってい
る。

【００９７】第１層メタルからなる複数の第１ビット線
６２が、ワード線６１とは垂直方向（図１５における横
方向）に延びるように形成されている。第１ビット線６
２の縦方向のピッチは２Ｆに設定され、Ｎ^＋拡散層６９
上を通るように設けられている。この第１ビット線６２
とその直下に存するＮ^＋拡散層６９（ソース領域とドレ
イン領域とのうちの一方）とは、横方向に関してピッチ
４Ｆで、第１ビット線コンタクト６４により接続されて
いる。

【００９８】不純物を導入した層状のポリシリコン、ポ
リサイド、メタル等からなり、第１ビット線コンタクト
６４を囲むパターン孔６５を有するプレート電極６３
が、Ｎ ^＋拡散層６９上、素子分離領域６６上及びワード
線６１上を連なって覆っている。プレート電極６３は、
その直下に存するＮ^＋拡散層６９（ソース領域とドレイ
ン領域とのうちの他方）と電気的に接続されている。プ
レート電極６３とワード線６１とは、絶縁膜７７で電気
的に隔てられている。プレート電極６３と第１ビット線
６２とは、層間絶縁膜７０で電気的に隔てられている。

【００９９】第１ビット線６２は、下部構造とは層間絶
縁膜７０で分離され、プレート電極孔６５がある位置で
第１ビット線コンタクト６４を介してＮ^＋拡散層６９と
接続されている。また、Ｐ型の浅いウェル領域７６は、
素子分離領域６６によって、第１ビット線と同じ方向に
走る細長い列状に分断されており、Ｎ^＋拡散層６９の下
方を通して第３ビット線を構成している。

【０１００】上記構成によれば、１つのメモリセルは図
１５中に二点鎖線で示す平行四辺形７２で表され、その
面積は４Ｆ^２である。

【０１０１】次に、上述のメモリセルアレイの変形例
を、図１８を用いて説明する。この変形例は、上述のメ
モリセルアレイとは、プレート電極６３の形状と、第１
ビット線コンタクト６４の配列が異なる。すなわち、上
述のメモリセルアレイでは、第１ビット線コンタクト６
４は、隣り合う列の間で横方向にピッチを２Ｆ分だけず
らして千鳥状に配置されていたが（図１５参照）、この
メモリセルアレイでは、隣り合う列の間で横方向にピッ
チが揃った状態になっている。第１ビット線６２は、そ
の直下に存するＮ^＋拡散層６９（ソース領域およびドレ
イン領域の一方）とそれぞれ接続されている。プレート
電極６３の形状は、図１８の縦方向に延びる短冊状であ
り、横方向に関して第１ビット線コンタクト６４の列と
交互にピッチ４Ｆで配置されている。プレート電極６３
は、その直下に存するＮ^＋拡散層６９（ソース領域とド
レイン領域とのうちの他方）とそれぞれ接続されてい
る。

【０１０２】次に、本実施形態のメモリセルアレイの回
路構成を、図１９に基づいて説明する。一対の第１ビッ
ト線および第２ビット線に、ｎ個のメモリセルが並列に
接続されている。図１９では、例えば１番目の第１およ
び第３のビット線を、夫々Ｂａ１，Ｂｗ１と表記してい
る。また、例えば１番目の第１ビット線に接続されてい
るｎ番目のメモリセルをＭ１ｎと表記している。また、
ｎ本のワード線が、各ビット線と垂直方向に走り、メモ
リセルのゲート間を接続している。図１９では、各ワー
ド線をＷ１〜Ｗｎで表記している。なお、ソース・ドレ
イン領域の一方は第１ビット線と接続され、ソース・ド
レイン領域の他方はプレート電極（図１９ではＰｌｔと
表記）で接続されている。また、第３ビット線はウェル
領域と接続されている。

【０１０３】次に、本実施形態のメモリセルアレイを作
製する手順を説明する。まず、シリコン基板６７内に電
気絶縁性の素子分離領域６６を形成し、続いてＮ型の深
いウェル領域７５とＰ型の浅いウェル領域７６を形成す
る。Ｎ型の深いウェル領域とＰ型の浅いウェル領域との
接合の深さは、不純物の注入条件（注入エネルギと注入
量）とその後の熱工程（アニール工程や熱酸化工程な
ど）によって決まる。これら不純物注入条件や熱工程条
件と、素子分離領域の深さは、素子分離領域１６がＰ型
の浅いウェル領域２６を電気的に分離するように設定さ
れる。

【０１０４】その後、第１実施形態で示した手順でメモ
リ膜７１を形成し、フォトリソグラフィとエッチングに
よりパターン加工する。このパターン加工後、メモリ膜
中のポリシリコン膜が露出し、後に形成するワード線と
短絡する恐れがあるので、熱酸化を行うのが好ましい。
その後、ポリシリコン膜を、化学的気相成長法（ＣＶＤ
法）で形成し、さらに、上記ポリシリコン膜上にシリコ
ン酸化膜やシリコン窒化膜などの絶縁膜をＣＶＤ法で形
成する。この後、ポリシリコン膜上の絶縁膜、ポリシリ
コン膜、メモリ膜７１をフォトリソグラフィとエッチン
グによりパターン加工し、ワード線６１を形成する。こ
の時、フォトレジストをマスクとしてポリシリコン膜上
の絶縁膜のみをパターン加工し、フォトレジスト除去後
にパターン加工されたポリシリコン膜上の絶縁膜をマス
クとして、ポリシリコン膜、メモリ膜７１をエッチング
によりパターン加工してもよい。その後、全面にシリコ
ン窒化膜をＣＶＤ法で堆積し、エッチングバックをする
ことにより、ワード線の側壁及を絶縁膜７７で覆うこと
ができる。ここで、Ｎ型の不純物を、ワード線６１をマ
スクとして低エネルギで注入すると、自己整合的にＮ^＋
拡散層６９が形成される。この後、ポリシリコン膜を全
面に堆積し、パターニングしてプレート電極６３を形成
する。この後、層間絶縁膜の堆積、コンタクト工程、メ
タル工程を行い、第１ビット線６２を形成する。

【０１０５】本実施形態のメモリセルアレイは、第４実
施形態と同様な作用効果を奏する上に、ビット線の１つ
をプレート電極に置きかえているので、素子分離領域お
よび活性領域を蛇行させる必要がなく、既述のようにス
トレートに延ばすことができる。したがって、メモリセ
ルの構造が単純になり、メモリセルアレイの歩留を向上
することができる。

【０１０６】また、本実施形態の半導体装置であるメモ
リと、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ
等）とを混載した場合、集積回路の集積度を向上し、機
能の向上を図ることができる。

【０１０７】（第６実施形態）本実施形態は、第４実施
形態および第５実施形態のメモリセルアレイにおいて、
選択されたメモリセルのメモリ膜にかかる電圧と、非選
択のメモリセルのメモリ膜にかかる電圧の比をできる限
り大きくした、ランダムアクセスが可能なメモリセルア
レイに関する。

【０１０８】一般に、メモリセルの書き込み時または消
去時には、選択されたメモリセルのメモリ膜に最大の電
圧がかかる。そして、非選択のメモリセルのメモリ膜に
もある程度の電圧がかかってしまう。したがって、誤動
作を防ぐためには、選択されたメモリセルのメモリ膜に
かかる電圧と、非選択のメモリセルのメモリ膜にかかる
電圧の最大値との比をできるだけ大きくするのが好まし
い。

【０１０９】一般的に行われている方法では、例えば消
去時には、選択ワード線の電位をＶに、選択ビット線の
電位を接地電位に、その他のワード線及びビット線の電
位をＶ／２にする。このとき、選択されたメモリセルの
メモリ膜には電圧Ｖが、非選択のメモリセルのメモリ膜
には電圧０またはＶ／２がかかる。このとき、選択され
たメモリセルのメモリ膜にかかる電圧と、非選択のメモ
リセルのメモリ膜にかかる電圧の最大値との比は１／２
である。

【０１１０】本実施形態のメモリセルアレイにおける、
書き込み時及び消去時の各ワード線及びビット線への印
加電圧を表１および表２に示す。表１は第４実施形態の
メモリセルアレイにおける例であり、表２は第５実施形
態のメモリセルアレイにおける例である。第５実施形態
のメモリセルアレイは、プレート電極に常に０Ｖの電位
を与えることとした場合の例である。表１と表２の電圧
印加例は、全体に電圧Ｖだけシフトしただけの違いしか
なく、本質的には同じものである。なお、各ビット線
（第１および第２ビット線、表１ではさらに第３ビット
線も含む）には、同電位を与える。表１の例では、書き
込み時には、選択ワード線に電位０、非選択ワード線に
（１−Ａ）×Ｖ、選択ビット線にＶ、非選択ビット線に
Ａ×Ｖを印加する。また、消去時には、選択ワード線に
電位Ｖ、非選択ワード線にＡ×Ｖ、選択ビット線に０、
非選択ビット線に（１−Ａ）×Ｖを印加する。ここで、
１／３≦Ａ＜１／２である（Ａ＝１／２のときは、上記
一般的に行われている例となる）。選択されたメモリセ
ルのメモリ膜にかかる電圧と、非選択のメモリセルのメ
モリ膜にかかる電圧の最大値との比は、Ａ＝１／３のと
き（絶対値で）最大値３をとる。したがって、Ａ＝１／
３とするのがもっとも好ましい。

【０１１１】

【表１】

【表２】

【０１１２】上記のように印加電圧を設定した場合、１
ビット毎の書き込み動作及び消去動作、すなわちランダ
ムアクセスが可能となる。Ｖの具体的な値は、膜質や膜
構造ごとに最適な値を決めればよい。具体的には、メモ
リ膜にかかる電圧の絶対値ががＶのときには電荷の注入
または放出が起こり、メモリ膜にかかる電圧の絶対値が
がＡ×Ｖのときには電荷の注入または放出が起こらない
ようにする。なお、読み出し時には、メモリ膜にかかる
電圧がＡ×Ｖ以下となるようにするのが好ましく、その
場合、読み出しにより記憶を破壊することがない。

【０１１３】本実施形態のメモリセルアレイにおいて
は、選択されたメモリセルのメモリ膜にかかる電圧と、
非選択のメモリセルのメモリ膜にかかる電圧の最大値と
の比が大きく、ランダムアクセスが可能で、動作マージ
ンの大きなメモリを実現することが可能となる。

【０１１４】（第７実施形態）上記第２実施形態〜第６
実施形態のメモリ素子または半導体記憶装置を集積化し
て集積回路とすれば、この集積回路は低電源電圧で動作
させることが可能になり、集積回路を低消費電力化でき
る。

【０１１５】また、上記第２実施形態〜第６実施形態の
メモリ素子又は半導体記憶装置と、論理回路とを１つの
集積回路上に混載してもよい。更に、メモリ素子又は半
導体記憶装置と、論理回路とに加え、その他のメモリ
（ＤＲＡＭ、ＳＲＡＭ等）も混載しても良い。例えば、
第４実施形態または第５実施形態のメモリセルアレイを
用いれば、セル面積は４Ｆ^２であり、通常の１トランジ
スタ型不揮発性メモリのメモリセル面積より小さい。し
たがって、メモリが占める面積を小さくできる分、論理
回路や他のメモリの面積を大きくとることができ、機能
の向上を図ることができる。もしくは、本実施形態の半
導体装置であるメモリの記憶容量を大きくとることがで
きる。その場合、例えば、大規模なプログラムを一時的
に読みこみ、電源を切断した後もそのプログラムを保持
し、電源を再投入した後もプログラムを実行するといっ
たことが可能になり、かつ、そのプログラムを他のプロ
グラムと入れかえることもできる。

【０１１６】また、上記集積回路を、電池駆動の携帯電
子機器に組み込むことができる。携帯電子機器として
は、携帯情報端末、携帯電話、ゲーム機器などが挙げら
れる。図２０は、携帯電話の例を示している。制御回路
９１１には、上記集積回路が組み込まれている。なお、
制御回路９１１は、本発明の半導体装置からなるメモリ
回路と、論理回路とを混載したＬＳＩから成っていても
よい。９１２は電池、９１３はＲＦ回路部、９１４は表
示部、９１５はアンテナ部、９１６は信号線、９１７は
電源線である。本発明の半導体集積回路を携帯電子機器
に用いることにより、携帯電子機器を高機能化し、ＬＳ
Ｉ部の消費電力を大幅に下げることが可能になる。それ
により、電池寿命を大幅にのばすことが可能になる。

【０１１７】

【発明の効果】以上より明らかなように、上記第１の発
明のメモリ膜によれば、上記半導体基板と上記第３の導
電体膜が夫々電極となり、上記第１の導電体膜および上
記積層膜とが電荷蓄積部となってメモリ膜を構成する。
このメモリ膜は、低電圧（例えば±３Ｖ）で書き込み・
消去が行われ、ヒステリシス特性を持つ。特に、第２の
導電体膜がシリコン窒化膜と積層膜をなしているため
に、ヒステリシス特性が増大している。しかも、例えば
１Ｖでは、記憶は破壊されないため、非破壊読出しが可
能である。したがって、従来技術のフラッシュメモリの
メモリ膜に比べて著しく低電圧動作が可能である。ま
た、低電圧動作が可能なことにより、メモリ膜の劣化を
抑制することができる。したがって、低電圧で信頼性の
高いメモリ膜が提供される。

【０１１８】一実施形態によれば、上記積層膜はシリコ
ン窒化膜と第２の導電体膜とを交互に複数回積層して形
成されているので、特に大きなヒステリシス特性が現れ
る。なお、上記第２の導電体膜が３層以下であれば、メ
モリ膜が薄く、素子の微細化が容易である。

【０１１９】また、第２の発明のメモリ膜によってもま
た、第１の発明のメモリ膜と同様な作用・効果を得るこ
とができる。

【０１２０】また、第３の発明のメモリ膜によってもま
た、第１の発明のメモリ膜と同様な作用・効果を得るこ
とができる。

【０１２１】一実施形態によれば、上記第１の絶縁膜の
厚さを２ｎｍ乃至５ｎｍの範囲内としているので、電荷
がトンネル現象で絶縁膜を透過する確率が増して記憶保
持時間が減少したり、短チャネル効果が増して素子の微
細化が困難となることを防ぐことができる。また、上記
導電体の微粒子の直径を３ｎｍ乃至７ｎｍの範囲内とし
ているので、量子サイズ効果が大きくなって電荷の移動
に大きな電圧が必要となったり、素子の微細化に伴って
素子毎の微粒子数のばらつきが大きくなり、素子特性が
ばらつくのを防ぐことができる。したがって、記憶保持
時間が長く、低電圧動作で、微細化が容易なメモリ素子
が提供される。

【０１２２】一実施形態によれば、ＬＳＩの材料として
最も広く使われているシリコンを用いることで、メモリ
膜を用いた素子を、他の素子と混載するのが容易とな
る。

【０１２３】また、第４の発明のメモリ膜の製造方法に
よれば、第１の電極となる上記半導体基板上に上記第１
の絶縁膜を介して上記第１の導電体膜が形成され、上記
第１の導電体膜上に窒化シリコン膜と第２の導電体膜と
の積層膜、または第２の導電体からなる微粒子を含む窒
化シリコン膜、または第２の絶縁膜で覆われた第２の導
電体からなる微粒子と窒化シリコンとの混合膜のいずれ
かが形成され、その後に第２の電極となる上記第３の導
電体膜が形成される。それゆえ、上記半導体基板と上記
第３の導電体膜が夫々電極となり、上記第１の導電体膜
と、窒化シリコン膜と第２の導電体膜との積層膜、また
は第２の導電体からなる微粒子を含む窒化シリコン膜、
または第２の絶縁膜で覆われた第２の導電体からなる微
粒子と窒化シリコンとの混合膜とが電荷蓄積部となっ
て、メモリ膜を構成する。このようにして形成されたメ
モリ膜は低電圧での書き込み・消去および非破壊読み出
しが可能である。さらには、窒化シリコンの存在によ
り、大きなヒステリシス特性を得ることができる。

【０１２４】一実施形態によれば、上記第１の導電体膜
の形成以降（第３の導電体膜の形成は除く）の工程は、
全て化学的気相成長法によるものである。このように単
純な工程の繰り返しにより、再現性よくヒステリシス特
性の顕著なメモリ膜を製造することができる。また、上
記化学的気相成長法による工程における堆積条件（温
度）を変えるだけで第１乃至第３の発明のメモリ膜を作
り分けることが可能である。

【０１２５】一実施形態では、上記窒化シリコンを堆積
する工程の後であって、上記第２の導電体を堆積する工
程の前に熱酸化工程を行うので、上記第２の導電体の微
粒子または膜と窒化シリコンとの間に酸化膜が形成され
る。この結果、メモリ膜の保持時間のばらつきを低減
し、メモリ膜の信頼性を高めることができる。

【０１２６】一実施形態では、上記第２の導電体を堆積
する工程の後であって、上記窒化シリコンを堆積する工
程の前に熱酸化工程を行うので、上記第２の導電体の微
粒子または膜と窒化シリコンとの間に酸化膜が形成され
る。この結果、メモリ膜の保持時間のばらつきを低減
し、メモリ膜の信頼性を高めることができる。

【０１２７】一実施形態では、上記一連の工程内で最後
に行われる上記窒化シリコンを堆積する工程の後であっ
て、上記第２の電極となる第３の導電体膜を形成する工
程の前に、熱酸化工程を行うので、メモリ膜の保持時間
のばらつきを低減し、メモリ膜の信頼性を高めることが
できる。

【０１２８】また、第５の発明のメモリ素子は、浮遊ゲ
ートを有する電界効果トランジスタを備え、上記浮遊ゲ
ートが上記第１乃至第３のいずれかの発明のメモリ膜か
らなる電界効果トランジスタ型メモリ素子である。これ
により、例えば、±３Ｖでの書きこみおよび消去、１Ｖ
での非破壊読出しが可能である。したがって、従来技術
のフラッシュメモリに比べて著しい低電圧動作が可能
で、低消費電力化が可能となり、素子の信頼性が向上す
る。

【０１２９】一実施形態では、上記電界効果トランジス
タがＳＯＩ基板上に形成されたことを特徴としているの
で、ソース領域およびドレイン領域と、ボディとの接合
容量を非常に小さくすることができる。さらにまた、Ｓ
ＯＩ基板を用いると、ソース領域およびドレイン領域の
深さを浅くするのが容易であり、短チャネル効果を抑制
し、メモリ素子を更に微細化することができる。

【０１３０】また、第６の発明である半導体集積回路
は、上記第５の発明のメモリ素子を集積したことを特徴
としているので、低電源電圧で動作可能で、低消費電力
であるメモリ集積回路が提供される。

【０１３１】また、第７の発明である半導体記憶装置に
よれば、各メモリセルのメモリ膜として上記第１乃至第
３のいずれかの発明のメモリ膜を用いているので、低電
圧動作が可能である。また、１つのセルの面積が４Ｆ^２
（Ｆは最小加工ピッチ）であり、従来のＡＮＤ型メモリ
セルアレイよりも小さい。したがって、低消費電力化、
高信頼性化、高集積化が可能となる。

【０１３２】また、第８の発明である半導体記憶装置に
よれば、第７の発明の半導体記憶装置と同様な作用効果
を奏する上に、ビット線の１つを上記プレート電極に置
きかえているので、上記素子分離領域および上記活性領
域を蛇行させる必要がなく、ストレートに延ばすことが
できる。したがって、メモリセルの構造が単純になり、
メモリセルアレイの歩留を向上することができる。

【０１３３】一実施形態によれば、選択されたメモリセ
ルのメモリ膜にかかる電圧と、非選択のメモリセルのメ
モリ膜にかかる電圧の最大値との比が大きく、ランダム
アクセスが可能で、動作マージンの大きなメモリを実現
することが可能となる。

【０１３４】また、第９の発明の半導体集積回路によれ
ば、第７または第８の発明の半導体記憶装置のセル面積
は４Ｆ^２と、通常の１トランジスタ型不揮発性メモリの
メモリセル面積より小さいので，メモリが占める面積を
小さくできる。このため、チップ面積を小さくでき、歩
留りが向上すると共にチップの価格を安くすることがで
きる。更にチップ面積が一定の場合は、メモリ部の面積
が小さくなった分、論理回路や他のメモリの面積を大き
くとることができ、機能の向上を図ることができる。も
しくは、メモリの記憶容量を大きくとることができる。
その場合、例えば、大規模なプログラムを一時的に読込
み、電源を切断した後もそのプログラムを保持し、電源
を再投入した後もプログラムを実行するといったことが
可能になり、かつ、そのプログラムを他のプログラムと
入れかえることもできる。したがって、集積回路の集積
度を向上し、機能の向上を図ることができる。

【０１３５】また、第１０の発明である携帯電子機器
は、第６または第９の発明の半導体集積回路を具備した
ことを特徴としているので、ＬＳＩ部を高機能化、低消
費電力化することが可能で、高機能で電池寿命の長い携
帯電子機器が提供される。

【図面の簡単な説明】

【図１】 本発明の第１実施形態の、第１の構造を有す
るメモリ膜の断面図である。

【図２】 本発明の第１実施形態の、第２の構造を有す
るメモリ膜の断面図である。

【図３】 本発明の第１実施形態の、第３の構造を有す
るメモリ膜の断面図である。

【図４】 上記第２の構造を有するメモリ膜を用いて作
製したメモリ素子の、書き込み時及び消去時のドレイン
電流対ゲート電圧の関係を示すグラフである。

【図５】 上記第２の構造を有するメモリ膜と同様な構
造を持ち、窒化シリコン膜をシリコン酸化膜で置き換え
たメモリ膜を用いて作製したメモリ素子の、書き込み時
及び消去時のドレイン電流対ゲート電圧の関係を示すグ
ラフである。

【図６】 上記第２の構造を有するメモリ膜の製造方法
を示す図である。

【図７】 上記第２の構造を有するメモリ膜の製造方法
を示す図である。

【図８】 本発明の第２実施形態のメモリ素子の断面図
である。

【図９】 本発明の第３実施形態のメモリ素子の断面図
である。

【図１０】 本発明の第４実施形態のメモリセルアレイ
の平面図である。

【図１１】 図１０の切断面線Ａ−Ａ’から見た断面図
である。

【図１２】 図１０の切断面線Ｂ−Ｂ’から見た断面図
である。

【図１３】 図１０の切断面線Ｃ−Ｃ’から見た断面図
である。

【図１４】 本発明の第４実施形態のメモリセルアレイ
の回路図である。

【図１５】 本発明の第５実施形態のメモリセルアレイ
の平面図である。

【図１６】 図１５の切断面線Ａ−Ａ’から見た断面図
である。

【図１７】 図１５の切断面線Ｂ−Ｂ’から見た断面図
である。

【図１８】 本発明の第５実施形態のメモリセルアレイ
の変形例を示す平面図である。

【図１９】 本発明の第５実施形態のメモリセルアレイ
の回路図である。

【図２０】 本発明の第７実施形態の携帯情報機器の構
成図である。

【符号の説明】

１７，６７，１１１，２１１，３１１，２５１ シリコ
ン基板 １１２，２１２，３１２ シリコン酸化膜 １１４，１１６，１１８，２３１ 窒化シリコン膜 １１３，１１５，１１７，１１９，２１３，２１９，３
１３，３１９ ポリシリコン膜 ２２１ 第１のシリコン微粒子 ２２２ 第２のシリコン微粒子 ３２１ 第１の微粒子 ３２２ 第２の微粒子 ３３１ 窒化シリコン ３３２ ごく薄い酸化膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 洗 暢俊 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 小倉 孝之 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 足立 浩一郎 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 柿本 誠三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F083 EP17 EP23 EP79 ER30 GA05 GA09 HA02 JA53 LA12 LA16 PR21 PR39 5F101 BA45 BA54 BB02 BD22 BD30 BD34 BD36 BE06 BE07 BH02 BH05

Claims (19)

【特許請求の範囲】
1. 【請求項１】 第１の電極となる半導体基板と、 上記半導体基板上に形成された第１の絶縁膜と、 上記第１の絶縁膜上に形成された第１の導電体膜と、 上記第１の導電体膜上に形成された、シリコン窒化膜と
   第２の導電体膜とからなる積層膜と、 上記積層膜上に形成された第２の絶縁膜と、 上記第２の絶縁膜上に形成された第２の電極となる第３
   の導電体膜とからなることを特徴とするメモリ膜。
2. 【請求項２】 請求項１に記載のメモリ膜において、 上記積層膜はシリコン窒化膜と第２の導電体膜とを交互
   に複数回積層して形成されていることを特徴とするメモ
   リ膜。
3. 【請求項３】 第１の電極となる半導体基板と、 上記半導体基板上に形成された第１の絶縁膜と、 上記第１の絶縁膜上に形成された第１の導電体膜と、 上記第１の導電体膜上に形成された第２の導電体からな
   る微粒子を含む窒化シリコン膜と、 上記シリコン窒化膜上に形成された第２の電極となる第
   ３の導電体膜とからなることを特徴とするメモリ膜。
4. 【請求項４】 第１の電極となる半導体基板と、 上記半導体基板上に形成された第１の絶縁膜と、 上記第１の絶縁膜上に形成された第１の導電体膜と、 上記第１の導電体膜上に形成され、第２の絶縁膜で覆わ
   れた第２の導電体からなる微粒子と、 上記微粒子間に散在する窒化シリコンと、 上記微粒子上に形成された第２の電極となる第３の導電
   体膜とからなることを特徴とするメモリ膜。
5. 【請求項５】 請求項３あるいは請求項４に記載のメモ
   リ膜において、 上記第１の絶縁膜の厚さは２ｎｍ乃至５ｎｍの範囲内で
   あり、 第２の導電体からなる微粒子の直径は３ｎｍ乃至７ｎｍ
   の範囲内であることを特徴とするメモリ膜。
6. 【請求項６】 請求項１乃至５のいずれかに記載のメモ
   リ膜において、 上記半導体基板、上記第１の導電体及び第２の導電体は
   いずれもシリコンからなり、 上記第１の絶縁膜はシリコン酸化膜もしくはシリコン酸
   窒化膜であることを特徴とするメモリ膜。
7. 【請求項７】 請求項１乃至５のいずれかに記載のメモ
   リ膜を製造する方法において、 第１の電極となる半導体基板上に第１の絶縁膜を形成す
   る工程と、 上記第１の絶縁膜上に第１の導電体膜を形成する工程
   と、 上記第１の導電体膜上に窒化シリコンを堆積する工程
   と、 上記窒化シリコンを堆積する工程の後に、第２の導電体
   を堆積する工程と窒化シリコンを堆積する工程とからな
   る一連の工程を少なくとも１回以上行い、 上記一連の工程の後、第２の電極となる第３の導電体膜
   を形成する工程とを行うことを特徴とするメモリ膜の製
   造方法。
8. 【請求項８】 請求項７に記載のメモリ膜の製造方法に
   おいて、 上記第１の導電体膜及び上記第２の導電体はいずれもシ
   リコンであり、 上記第１の絶縁膜上に第１の導電体膜を形成する工程
   と、 上記第２の導電体を堆積する工程と上記窒化シリコンを
   堆積する工程とは化学的気相成長法によることを特徴と
   するメモリ膜の製造方法。
9. 【請求項９】 請求項７に記載のメモリ膜の製造方法に
   おいて、 上記窒化シリコンを堆積する工程の後であって、上記第
   ２の導電体を堆積する工程の前に熱酸化工程を行うこと
   を特徴とするメモリ膜の製造方法。
10. 【請求項１０】 請求項７に記載のメモリ膜の製造方法
    において、 上記第２の導電体を堆積する工程の後であって、上記窒
    化シリコンを堆積する工程の前に熱酸化工程を行うこと
    を特徴とするメモリ膜の製造方法。
11. 【請求項１１】 請求項７に記載のメモリ膜の製造方法
    において、 上記一連の工程内で最後に行われる上記窒化シリコンを
    堆積する工程の後であって、上記第２の電極となる第３
    の導電体膜を形成する工程の前に、熱酸化工程を行うこ
    とを特徴とするメモリ膜の製造方法。
12. 【請求項１２】 浮遊ゲートを有する電界効果型トラン
    ジスタを備え、上記浮遊ゲートが請求項１乃至６のいず
    れかに記載のメモリ膜からなることを特徴とするメモリ
    素子。
13. 【請求項１３】 請求項１２に記載のメモリ素子におい
    て、 上記電界効果型トランジスタがＳＯＩ基板上に形成され
    たことを特徴とするメモリ素子。
14. 【請求項１４】 請求項１２あるいは請求項１３に記載
    のメモリ素子を集積したことを特徴とする半導体集積回
    路。
15. 【請求項１５】 半導体基板の表面に、一方向に蛇行し
    て延びる複数の素子分離領域が上記一方向に垂直な方向
    に関して並んで形成されて、隣り合う素子分離領域の間
    にそれぞれ上記一方向に蛇行して延びる活性領域が定め
    られ、 上記各活性領域内の蛇行の各折り返し個所に、それぞれ
    ソース領域またはドレイン領域として働く不純物拡散領
    域が形成されて、同一の活性領域内で隣り合う上記不純
    物拡散領域の間にそれぞれチャネル領域が定められ、 上記半導体基板上に、上記一方向に垂直な方向にストレ
    ートに延びる複数のワード線が、それぞれメモリ機能を
    有する膜を介して各活性領域内のチャンネル領域上を通
    るように設けられ、 上記半導体基板上に、上記一方向にストレートに延びる
    第１のビット線が、同一の活性領域内の蛇行の片側の折
    り返し個所に設けられた上記不純物拡散領域上を通るよ
    うに設けられるとともに、上記一方向にストレートに延
    びる第２ビット線が、同一の活性領域内で蛇行の他方の
    側の折り返し個所に設けられた上記不純物拡散領域上を
    通るように設けられ、 上記一方向に蛇行して延びる活性領域は所定の導電型を
    持つウェル領域からなり、このウェル領域が上記不純物
    拡散領域の下方を通して第３のビット線として働き、 上記第１のビット線、第２ビット線がそれぞれ直下に存
    する上記不純物拡散領域とコンタクト孔を介して接続さ
    れ、 上記メモリ機能を有する膜は、請求項１乃至６のいずれ
    かに記載のメモリ膜からなることを特徴とする半導体記
    憶装置。
16. 【請求項１６】 半導体基板の表面に、一方向に延びる
    複数の素子分離領域が上記一方向に垂直な方向に関して
    並んで形成されて、隣り合う素子分離領域の間にそれぞ
    れ上記一方向に延びる活性領域が定められ、 上記半導体基板上に、上記一方向に垂直な方向に延びる
    複数のワード線が、それぞれメモリ機能を有する膜を介
    して各活性領域上を通るように形成され、 上記ワード線で覆われた上記活性領域がチャネル領域と
    なり、 上記活性領域内の上記チャネル領域の両側に、それぞれ
    ソース領域またはドレイン領域として働く不純物拡散領
    域が形成され、 上記半導体基板上に、上記一方向に延びる第１のビット
    線が、上記各活性領域上を通るように設けられ、 上記第１のビット線が直下に存する上記ソース領域とド
    レイン領域とのうちの一方とコンタクト孔を介して接続
    され、 上記半導体基板上に、層状で上記コンタクト孔を囲むパ
    ターン孔を有するプレート電極が、上記ワード線および
    第１ビット線に対して絶縁膜を介して電気的に絶縁され
    た状態に形成され、 上記プレート電極が直下に存する上記ソース領域と上記
    ドレイン領域とのうちの他方と接続され、 上記一方向に延びる活性領域は所定の導電型を持つウェ
    ル領域からなり、このウェル領域が上記不純物拡散領域
    の下方を通して第３ビット線として働き、 上記メモリ機能を有する膜は、請求項１乃至６のいずれ
    かに記載のメモリ膜からなることを特徴とする半導体記
    憶装置。
17. 【請求項１７】 請求項１５あるいは請求項１６に記載
    の半導体記憶装置において、 書き込み時及び消去時において、 選択されたメモリセルにおいて、上記ワード線と上記第
    ３のビット線との間の電位差の絶対値ＶがＶ＝Ｖ_ＤＤで
    あるとき、 選択ワード線もしくは選択ビット線のどちらか一方にの
    み接続されているメモリセルにおいて、Ｖ_ＤＤ／３≦Ｖ
    ＜Ｖ_ＤＤ／２となることを特徴とする半導体記憶装置。
18. 【請求項１８】 請求項１５乃至１７のいずれかに記載
    の半導体記憶装置と、ロジック回路とを混載したことを
    特徴とする半導体集積回路。
19. 【請求項１９】 請求項１４又は１８に記載の半導体集
    積回路を具備したことを特徴とする携帯電子機器。