JP4514087B2 - メモリ膜構造、メモリ素子及びその製造方法、並びに、半導体集積回路及びそれを用いた携帯電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリ膜構造、メモリ素子及びその製造方法、並びに、半導体集積回路及びそれを用いた携帯電子機器に関する。より具体的には、導電性の微粒子を含むメモリ膜構造、並びにそのようなメモリ膜構造を有するメモリ素子およびその製造方法に関する。また、メモリ回路とロジック回路とが混載された半導体集積回路およびそれを用いた携帯電子機器に関する。
【0002】
【従来の技術】
従来、メモリ素子としては、電荷を蓄積するメモリ膜をゲート絶縁膜中に備えた電界効果トランジスタを用いたフラッシュメモリがある(例えば、特許文献1)。このフラッシュメモリには、電界効果トランジスタのコントロールゲート電極とチャネル領域との間の絶縁膜中に、フローティングゲート電極と呼ばれる導電膜がある。上記電界効果トランジスタのチャネル領域からフローティングゲート電極へ、FN(ファウラーノルドハイム)トンネリングにより電子を注入または放出することにより、フローティングゲート電極中の電荷量を変化させ、この電荷量の多寡を記憶情報として保持する。そして、記憶情報の読み出しには、フローティングゲート電極中の電荷量の多寡を、電界効果トランジスタのしきい値電圧の差として検知することができる。
【0003】
【特許文献1】
特公平6−44611号公報
【0004】
【発明が解決しようとする課題】
しかしながら、上記フラッシュメモリでは、動作電圧が高いという問題がある。上記フラッシュメモリの動作例としては、例えば、書き込み時には選択ワード線に−8Vを印可し、選択ビット線に6Vを印加し、消去時には選択ワード線に10Vを印加し、選択ビット線に−8Vを印可する。上記フラッシュメモリは、このように動作電圧が高いため、書き込み及び消去時の消費電力が大きく、低消費電力化を阻害する。また、上記フラッシュメモリは、ゲート絶縁膜に高電界がかかるため、素子の劣化が問題になっていた。
【0005】
本発明は、上記課題を解決するためになされたものであり、本発明の目的は、低電圧で動作可能なメモリ膜構造、並びに、そのようなメモリ膜構造を有するメモリ素子およびその製造方法を提供することにある。
【0006】
さらに、本発明のもう1つの目的は、そのようなメモリ素子を用いた半導体集積回路及びそれを用いた携帯電子機器を提供することにある。
【0007】
【課題を解決するための手段】
この明細書において、「微粒子」及び「粒子」とは、ナノメートル(nm)オーダーの寸法を持つ粒子を意味する。
【0008】
上記課題を解決するため、第1の発明であるメモリ膜構造は、
第1の絶縁膜と、上記第1の絶縁膜上に形成された第1の導電体膜と、上記第1の導電体膜上に形成された、第2の絶縁膜と、上記第2の絶縁膜上に形成された導電性の微粒子を含む第3の絶縁膜と、上記第3の絶縁膜上に形成された面状に広がる導電体群と、上記面状に広がる導電体群上に形成された第4の絶縁膜とを備えた
厚さ2〜5nmの第1の絶縁膜と、
上記第1の絶縁膜上に形成された厚さ0.5〜10nmの第1の導電体膜と、
上記第1の導電体膜上に形成された、第2の絶縁膜と、
上記第2の絶縁膜上に形成され、直径3〜7nmの導電性の微粒子を含む第3の絶縁膜と、
上記第3の絶縁膜上に形成され、平均直径4〜10nmの複数の導電体塊が面状に広がる導電体群と、
上記複数の導電体塊が面状に広がる導電体群上に形成された厚さ2〜8nmの第4の絶縁膜とを備え、
上記第3の絶縁膜に含まれる上記導電性の微粒子は、上記第1の導電体膜に近接する第1の微粒子と、上記第1の微粒子の斜め上方に隣接する第2の微粒子から構成されており、
上記第1の微粒子及び上記第2の微粒子の平均直径をD2、
上記第1の導電体膜と上記第1の微粒子との距離をT1、
上記導電体群の複数の導電体塊の大きさをD3、
上記第2の絶縁膜および上記第3の絶縁膜の平均厚さをWとすると、
W ≦ 2D2+T1
の条件を満たし、かつ、
W ≦ 2D2+D3+T1
の条件を満たすことを特徴としている。
なお、上記面状に広がる導電体群は、導電体からなる複数の粒子が第3の絶縁膜上に面状に広がっているものであってもよいし、球状でない複数の導電体の塊が第3の絶縁膜上に面状に広がっているものであってもよい。
【0009】
上記構成のメモリ膜構造によれば、例えば、半導体基板の上部に上記メモリ膜構造を形成し、そのメモリ膜構造の上部に導電性の電極を形成することによりメモリ素子を形成した場合、このメモリ素子は、低電圧(例えば±3V)で書き込み・消去が行なわれ、読み出し時にしきい値電圧に差を有するヒステリシス特性が得られる。しかも、例えば1Vでは、記憶は破壊されないため、非破壊読出しが可能である。したがって、従来技術のフラッシュメモリに比べて著しく低電圧動作が可能である。また、低電圧動作が可能なため、メモリ膜の劣化を抑制することができる。したがって、低電圧で動作可能な信頼性の高いメモリ素子を提供できる。また、上記第3の絶縁膜上に面状に広がる導電体群を形成したことにより、より大きなヒステリシス特性を有するメモリ膜構造が得られる。
【0010】
【0011】
また、上記構成によれば、安定して大きなヒステリシス特性が得られ良好なメモリ特性を実現できる。また、メモリ膜構造の厚さを薄くして静電容量を大きくすることができる。
【0012】
【0013】
【0014】
また、1実施の形態では、上記第3の絶縁膜に含まれる上記導電性の微粒子はランダムに配置されていることを特徴としている。
【0015】
上記実施の形態によれば、メモリ特性が再現性よく現れる上に、上記第3の絶縁膜に含まれる導電性の微粒子の位置を制御する必要がない。したがって、特殊なプロセス装置を用いる必要が無いため、従来のプロセス装置を用いて低コストでメモリ膜構造を製造することができる。
【0016】
【0017】
また、上記条件を満たすことによって、第2の微粒子の多くが、上記第1の微粒子の真上には存在せずに斜め上方に位置することになる。したがって、実質的なメモリ膜構造の厚さが薄くなるので、静電容量を大きくすることができる。さらに、このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、実効的なゲート絶縁膜厚が薄くできることにより、短チャネル効果が抑制されるので、メモリ素子の微細化が可能となる。
【0018】
【0019】
【0020】
【0021】
【0022】
また、第2の発明のメモリ素子は、電界効果型トランジスタのゲート電極と半導体基板の間に、上記メモリ膜構造が形成されていることを特徴としている。
【0023】
上記メモリ素子では、上記メモリ膜構造を使用しているため、従来技術のフラッシュメモリよりも低電圧で書き込み及び消去が可能で、しかも素子の微細化が可能な電界効果トランジスタ型メモリ素子を実現できる。
【0024】
また、第3の発明のメモリ素子の製造方法は、
半導体基板上に厚さ2〜5nmの第1の絶縁膜を形成する工程と、
上記第1の絶縁膜上に厚さ0.5〜10nmの第1の導電体膜を形成する工程と、
上記第1の導電体膜上に第2の絶縁膜を形成する工程と、
上記第2の絶縁膜上に、直径3〜7nmの導電性の微粒子を含む第3の絶縁膜を形成する工程と、
上記第3の絶縁膜上に、平均直径4〜10nmの複数の導電体塊が面状に広がる導電体群を形成する工程と、
上記複数の導電体塊が面状に広がる導電体群上に厚さ2〜8nmの第4の絶縁膜を形成する工程と、
上記第4の絶縁膜上に第3の導電体膜を形成する工程とを含み、
上記第3の絶縁膜に含まれる上記導電性の微粒子は、上記第1の導電体膜に近接する第1の微粒子と、上記第1の微粒子の斜め上方に隣接する第2の微粒子から構成されており、
上記第1の微粒子及び上記第2の微粒子の平均直径をD2、
上記第1の導電体膜と上記第1の微粒子との距離をT1、
上記導電体群の複数の導電体塊の大きさをD3、
上記第2の絶縁膜および上記第3の絶縁膜の合計の平均厚さW1が、
W1 ≦ 2D2+T1
の条件を満たし、かつ、
上記第2の絶縁膜と上記第3の絶縁膜と上記導電体群および上記第4の絶縁膜の合計の平均厚さW2が、
W2 ≦ 2D2+D3+T1
の条件を満たすことを特徴としている。
【0025】
上記メモリ素子の製造方法によれば、上記半導体基板上に上記第1の絶縁膜を介して上記第1の導電体が形成され、上記第1の導電体上に上記第2の絶縁膜を介して導電性の微粒子を含む第3の絶縁膜が形成され、上記第3の絶縁膜上に面状に広がる導電体群と第4の絶縁膜が順次形成され、上記第4の絶縁膜上に第3の導電体が形成される。それゆえ、上記半導体基板と上記第3の導電体が電極となり、上記第1の導電体と導電性の微粒子を含む第3の絶縁膜と面状に広がる導電体群とが電荷蓄積部となってメモリ膜構造を構成する所望の構造のメモリ素子を形成することができる。
【0026】
また、第4の発明の半導体集積回路は、上記メモリ素子からなるメモリ回路と、ロジック回路とを混載したことを特徴としている。
【0027】
上記半導体集積回路によれば、上記メモリ素子からなるメモリ回路は、低電圧動作可能であるので、ロジック回路と電源を共通化することが可能で、従来のように昇圧回路が不要でメモリ回路が占める面積を小さくできる。
【0028】
また、第5の発明の携帯電子機器は、上記半導体集積回路を具備したことを特徴としている。
【0029】
上記携帯電子機器によれば、LSI部を高機能化、低消費電力化することができるので、高機能で低消費電力の電子システム、または電池寿命の長い携帯電子機器が提供される。
【0030】
【発明の実施の形態】
以下、この発明のメモリ膜構造、メモリ素子及びその製造方法、並びに、半導体集積回路及びそれを用いた携帯電子機器を図示の実施の形態により詳細に説明する。
【0031】
以下のメモリ素子に関する実施の形態では、半導体基板としてシリコン基板を用いた場合を示しているが、半導体であれば特にこれに限定されない。なお、以下の実施の形態では、Nチャネル型素子をメモリ素子とした場合について述べているが、Pチャネル型素子をメモリ素子として用いてもよい。この場合は、不純物の導電型を全て逆にすれば良い。
【0032】
(第1実施形態)
本発明の第1実施形態は、低電圧で電荷の保持が可能なメモリ素子及びその製造方法に関する。以下、本発明の第1実施形態を、図1〜図7を用いて説明する。本第1実施形態のメモリ素子は、第1の電極となる半導体基板と、第2の電極となる導電体との間に、絶縁体および導電体から構成された電荷蓄積膜が挟まれた構造を有しており、そのメモリ構造は3種類に分類される。図1〜図3は、上記3種類のメモリ膜構造を有するメモリ素子の構成をそれぞれ説明する図である。また、図4及び図5は、メモリ素子のC−V測定結果である。さらに、図6及び図7は、第1のメモリ膜構造を有するメモリ素子の製造方法を説明する図である。
【0033】
まず、図1により第1のメモリ膜構造を有するメモリ素子の構成を説明する。図1(a)は、第1のメモリ膜構造を有するメモリ素子の断面図であり、図1(b)は、図1(a)の一部を拡大して導電体や絶縁膜の寸法を説明するものである。
【0034】
図1(a)に示すように、第1の電極となるシリコン基板110と第2の電極となる多結晶シリコン膜190の間にメモリ膜構造が形成されている。なお、本実施の形態では、半導体基板の一例としてシリコン基板を用いているが、半導体であればこの限りではない。また、半導体基板の代わりにSOI(Semiconductor on Insulator: シリコン・オン・インシュレータ)基板を用いてもよい。
【0035】
上記シリコン基板110上には、第1の絶縁膜の一例としてのシリコン酸化膜120を介して第1の導電体膜の一例としての多結晶シリコン膜130が形成されている。上記多結晶シリコン膜130と多結晶シリコン膜170との間には、第2,第3の絶縁膜の一例としてのシリコン酸化膜140があり、このシリコン酸化膜140中には、導電性の微粒子の一例としてのシリコン微粒子が形成されている。このシリコン微粒子は、多結晶シリコン膜130の近くに存在する第1の微粒子の一例としての第1のシリコン微粒子150と、第1のシリコン微粒子150の上方に隣接し、多結晶シリコン膜170の近くに存在する第2の微粒子の一例としての第2のシリコン微粒子160とに大別される。更にシリコン微粒子(150,160)を含むシリコン酸化膜140上には、第2の導電体膜の一例としての多結晶シリコン膜170が形成され、多結晶シリコン膜170上には、第4の絶縁膜の一例としてのシリコン酸化膜180が形成されている。そして、上記シリコン酸化膜180上に第2の電極である多結晶シリコン膜190が形成されている。なお、各多結晶シリコン膜(130,170)の表面には自然酸化膜が形成されていても良いが、図1では省略している。
【0036】
また、多結晶シリコン膜130、第1のシリコン微粒子150及び第2のシリコン微粒子160、多結晶シリコン膜170、第2の電極である多結晶シリコン膜190の材質はこれに限らず、ゲルマニウム、ガリウム砒素などの半導体や、アルミニウム、銅、銀、金などの金属でもよく、導電性の物質であれば良い。また、シリコン酸化膜120,140,180の材質はこれに限らず、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層膜、金属酸化膜など、電気絶縁性の物質であれば良い。
【0037】
上記シリコン基板110と多結晶シリコン膜130とに挟まれたシリコン酸化膜120の厚さは、例えば1nm〜6nmとすることが好ましく、多結晶シリコン膜130の厚さは、例えば0.5nm〜10nmとすることが好ましく、第1のシリコン微粒子150及び第2のシリコン微粒子160の直径は、量子サイズ効果を発現する例えば2nm〜10nmとすることが好ましいが、多結晶シリコン膜170の厚さは、例えば0.5nm〜10nmとすることが好ましく、多結晶シリコン膜170と第2の電極となる多結晶シリコン膜190とに挟まれたシリコン酸化膜180の厚さは、例えば1nm〜10nmとすることが好ましいが、それぞれこの限りではない。
【0038】
ただし、シリコン基板110と多結晶シリコン膜130とに挟まれたシリコン酸化膜120の厚さは、あまりに薄いとトンネル効果により電荷の保持時間が短くなり、余りに厚いと短チャネル効果の増大により素子の微細化が阻害されるので、2nm〜5nmであることが最も好ましい。同様の理由でシリコン酸化膜180の厚さは2nm〜8nmであることが最も好ましい。
【0039】
更にまた、第1のシリコン微粒子150及び第2のシリコン微粒子160の直径は、あまり小さいと量子サイズ効果が大きくなって、電荷の移動に大きな電圧が必要となり、あまりに大きいと、素子が微細化したときに素子毎の微粒子数のばらつきが大きくなり、素子特性がばらつく可能性があり、また短チャネル効果が増して素子の微細化が困難となるので3〜7nmとするのがより望ましい。
【0040】
シリコン微粒子を含むシリコン酸化膜140の平均厚さW1は、
W1 ≦ 2D2+T1 ……… (1)
の条件を満たすのが望ましい。ここで、図1(b)に示すとおり、D2はシリコン微粒子の平均直径(または平均高さ)、T1は第1のシリコン微粒子150と多結晶シリコン膜130との距離すなわちそれぞれを隔てるシリコン酸化膜の厚さである。例として、D2が5nm、T1が2nmのとき、(1)式によると平均厚さW1は12nm以下となる。(1)式は、第2のシリコン微粒子の多くが第1のシリコン微粒子の直上には存在せず、斜め上方もしくは近接せず十分に離れた位置に存在するときに満たされる。上記(1)式を満たすことにより、メモリ膜構造の実効的な厚さを薄くすることができ、メモリ膜構造の静電容量を増加することが可能になる。さらに、このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、実効的なゲート絶縁膜厚が薄くできることにより、短チャネル効果が抑制されるので、メモリ素子の微細化が可能となる。
【0041】
ここで、シリコン微粒子の平均直径D2は、高解像の透過型電子顕微鏡(TEM;Transmission Electron Microscope)解析により、断面を観察することにより算出した。また、シリコン微粒子を含むシリコン酸化膜140の厚さも、断面をTEM解析することにより、その平均値W1を算出した。本実施の形態で形成したメモリ膜構造は、上記断面TEM解析を行ったところ、シリコン微粒子の高さの平均(平均直径D2に相当)は5nm、第1のシリコン微粒子150と多結晶シリコン膜130との距離すなわちそれぞれを隔てるシリコン酸化膜の厚さT1は2nmであり、シリコン微粒子を含むシリコン酸化膜140の平均厚さW1は8nmであり、(1)式を満たしていた。
【0042】
また、多結晶シリコン膜170上のシリコン酸化膜180の平均厚さT4と、多結晶シリコン膜170と第2のシリコン微粒子160とを隔てるシリコン酸化膜の平均厚さT3は、
T4 ≧ T3 ……… (2)
の条件を満たすのが望ましい。例として、T4が5nm、T3が2nmのとき、(2)式を満足する。(2)式は、シリコン酸化膜180が第2のシリコン微粒子を囲む酸化膜より厚いときに満たされる。上記(2)式を満たすことにより、蓄積電荷のリークを抑制しつつ、メモリ膜構造の実効的な厚さを薄くすることができるため、メモリ膜構造の静電容量を増加することが可能になる。すなわち、電荷がトンネル現象でシリコン酸化膜180を透過する確率が減少するので、記憶保持時間を増大できると共に、シリコン酸化膜180の平均厚さT4を電荷が保持できる十分な膜厚に設定した上で、第2のシリコン微粒子160と第2の導電体膜170との間の絶縁層の厚さT3を薄くしているため、メモリ膜構造の厚さを薄くして静電容量を大きくできるのである。さらに、このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、実効的なゲート絶縁膜厚を薄くできることにより、短チャネル効果が抑制されるので、メモリ素子の微細化が可能となる。
【0043】
また、シリコン微粒子の平均直径(または平均高さ)D2と多結晶シリコン膜170の平均厚さD3は、
D3 ≧ D2 ……… (3)
の条件を満たすが望ましい。例として、D3が7nm、D2 が5nmのとき、(3)式を満足する。(3)式は、多結晶シリコン膜170が第2のシリコン微粒子160の大きさより厚いときに満たされる。上記(3)式を満たすことにより、第2のシリコン微粒子160の多くが、多結晶シリコン膜170と隣接する関係にある。また、第2のシリコン微粒子160の段差部にも、多結晶シリコン膜170は断線することなく連続した膜として形成される。したがって、書き込み時、すなわちメモリ膜構造に電荷をチャージしたときに、第2のシリコン微粒子で極端な電荷の分布に不均一性が発生した場合でも、電荷密度が小さな領域に多結晶シリコン膜170を介して再分配が行われることにより電荷の分布が均一化されるので、消去時などの電荷の移動の際に必要な電圧のバラツキを小さくできる。また、素子を微細化しても、上記再分布により素子毎の電荷のバラツキが小さくできるため、良好な素子特性を維持することができる。したがって、記憶保持時間が長く、低電圧動作で、微細化が容易なメモリ素子を提供することができる。
【0044】
次に、図2により第2のメモリ膜構造を有するメモリ素子の構成を説明する。図2(a)は、第2のメモリ膜構造を有するメモリ素子の断面図であり、図2(b)は、図2(a)の一部を拡大して導電体や絶縁膜の寸法を説明するものである。本第2のメモリ膜構造を有するメモリ素子が図1に示す第1のメモリ膜構造を有するメモリ素子と異なるのは、多結晶シリコン膜170を、面状に広がる導電体群の一例としてのシリコン粒子171に置き換えていることである。このシリコン粒子171の直径は、第1のシリコン微粒子150や第2のシリコン微粒子160よりも大きく、すなわち、D3≧D2を満たすように形成されており、例えば3nm〜15nmである。第1のメモリ膜構造を有するメモリ素子と同様の理由で、シリコン粒子171があまり小さいと量子サイズ効果が大きくなって、電荷の移動に大きな電圧が必要となる。また、シリコン粒子171があまりに大きいと素子が微細化したときに素子毎の微粒子数のばらつきが大きくなり、素子特性がばらつく可能性があることと短チャネル効果が増して素子の微細化が困難となるという理由から、シリコン粒子171の直径は、4nm〜10nmとするのがより望ましい。
【0045】
シリコン粒子を含むシリコン酸化膜140の平均厚さW2は、
W2≦2D2+D3+T1 ……… (4)
の条件を満たすのが望ましい。ここで、D2は第1及び第2のシリコン微粒子150,160の平均直径、D3はシリコン粒子171の平均直径、T1は第1のシリコン微粒子150と多結晶シリコン膜130との距離すなわちそれぞれを隔てるシリコン酸化膜の厚さである。例として、D2が5nm、D3が7nm、T1が2nmのとき、(4)式によると平均厚さW2は19nm以下となる。(4)式は、第2のシリコン微粒子160の多くが第1のシリコン微粒子の斜め上方に位置するときに満たされる。上記(4)式を満たすことにより、メモリ膜構造の実効的な厚さを薄くすることができ、メモリ膜構造の静電容量を増加することが可能になる。
【0046】
ここで、上記実施の形態で形成したメモリ膜構造の断面をTEM解析した結果、第1及び第2のシリコン微粒子150,160の平均直径D2は5nm、平均直径D3は7nm、第1のシリコン微粒子150と多結晶シリコン膜130とを隔てるシリコン酸化膜厚T1は2nmであり、シリコン微粒子を含むシリコン酸化膜140の厚さW2は12nmであり、(4)式を満たしていた。
【0047】
以上より、本第2のメモリ膜構造を有するメモリ素子は、第1のメモリ膜構造を有するメモリ素子と比して、以下の点でさらに大きな作用がある。
【0048】
まず、多結晶シリコン膜ではなく、シリコン粒子171が形成されているため、第1のメモリ膜構造を有するメモリ素子よりも電荷が蓄積されやすい構造になっている。したがって、しきい値電圧のシフトが大きくなり、メモリ効果の大きな素子を得ることができる。また、第1のメモリ膜構造を有するメモリ素子よりも実効的なメモリ膜構造の膜厚は薄くなるので、静電容量を大きくすることができる。
【0049】
次に、図3に第3のメモリ膜構造を有するメモリ素子の構成を示す。上記第1のメモリ膜構造を有するメモリ素子と異なるのは、多結晶シリコン膜170が連続膜でなく、ところどころ分断されていることであり、第2のメモリ膜構造と異なるのは、シリコン粒子171(図2(a)に示す)のように必ずしも球形ではなく、面状に広がる導電体群の一例としての多結晶シリコン塊173であることである。
【0050】
なお、第1,第2のシリコン微粒子150,160の直径、シリコン酸化膜120の厚さ、多結晶シリコン塊173の高さは、第1,第2のメモリ膜構造で記載したものと同じであるのが最も好ましい。
【0051】
シリコン酸化膜140の平均厚さW2と、第1,第2のシリコン微粒子150,160の平均直径(または平均高さ)D2、多結晶シリコン塊173の平均高さD3、第1のシリコン微粒子150と多結晶シリコン膜130とを隔てるシリコン酸化膜厚T1の関係、電極となる多結晶シリコン膜190と多結晶シリコン塊173との距離すなわちそれぞれを隔てるシリコン酸化膜の平均厚さT4と、多結晶シリコン塊173と第2のシリコン微粒子160との距離すなわちそれぞれを隔てるシリコン酸化膜の平均厚さT3の関係、第1および第2のシリコン微粒子150,160の平均直径または平均高さD2と多結晶シリコン塊173の平均高さD3の関係は、第1,第2のメモリ膜構造で記載したものと同じであるのが最も好ましい。
【0052】
以上より、本第3のメモリ膜構造を有するメモリ素子は、第1のメモリ膜構造を有するメモリ素子と比して、第2のメモリ膜構造を有するメモリ素子と同様に、連続した多結晶シリコン膜ではなく、所々分断されている多結晶シリコン塊173が形成されているため、第1のメモリ膜構造を有するメモリ素子よりも電荷が蓄積されやすい構造になっている。したがって、しきい値電圧のシフトが大きくなりメモリ効果の大きな素子を得ることができる。また、第2のメモリ膜構造を有するメモリ素子と比して、多結晶シリコン塊173がシリコン粒子では無いため、書き込み時、すなわちメモリ膜構造に電荷をチャージしたときに、第2のシリコン微粒子160で極端な電荷の分布に不均一性が発生した場合でも、多結晶シリコン塊173を介して再分配が行われて電荷の分布が均一化されるので、消去時などの電荷の移動の際に必要な電圧のバラツキを小さくできる。
【0053】
次に、MOS(Metal Oxide Semiconductor)トランジスタの酸化物(Oxide)部をメモリ膜構造に置き換えることによりメモリ素子を作製して、本実施の形態のメモリ特性を評価した。その結果、第1から第3のメモリ膜構造を有するメモリ素子は、いずれもヒステリシス特性を示し、メモリ素子として有効であることがわかった。ここでは、その1例として、第1のメモリ膜構造を有するメモリ素子を用いて作成したMOSトランジスタのゲート絶縁膜のC−V特性、すなわち、ゲート電圧(Vg)とゲート絶縁膜(ここではメモリ膜構造)の容量との関係を図4に示す。図中の矢印で示したように、ゲート電極(多結晶シリコン膜190に対応)の電圧を、
−3V → +3V → −3V
とスリープさせると、しきい値電圧の差(ΔVth)、すなわちヒステリシス特性が観測され、その値は0.25V程度であった。第2および第3のメモリ膜構造を有するメモリ素子を用いて作成した電界効果トランジスタの電気測定においても、しきい値電圧の差に多少の違いはあるものの、同様のヒステリシス特性が現れた。また、ゲート電極の電圧を、
−1V → +1V → −1V
というようにスリープさせても、しきい値電圧は変化しなかった。すなわち、メモリ膜構造に±3Vの電圧を与えるとメモリ素子の記憶情報が書き換えられるが、±1Vでは書き換えが行われないこととなり、本実施の形態のメモリ素子はメモリ素子として正常に機能していることがわかる。なお、書き込み・消去が行なわれる電圧は上部シリコン酸化膜の厚さにより変化した。シリコン酸化膜180を1〜3nmに薄くしたときは、メモリ膜構造に±1.5Vの電圧が印加されるとメモリ膜構造の記憶情報が書き換えられるが、±0.5Vでは書き換えが行われるという、より低電圧化が可能であることがわかった。
【0054】
ここで、多結晶シリコン膜170とシリコン酸化膜180の存在価値を説明する。図示はしていないが、多結晶シリコン膜170とシリコン酸化膜180が欠落した構造のメモリ膜構造を用いて作成した電界効果トランジスタのC−V特性を評価した。その結果を図5に示す。この構造のメモリ膜構造もヒステリシス特性は示すが、しきい値電圧の差は0.15V程度と小さい。すなわち、多結晶シリコン膜170とシリコン酸化膜180の存在がヒステリシスの増大に大きく寄与していることがわかる。
【0055】
次に、本第1実施形態のメモリ素子の作成手順を図6(a)〜(d)および図7(a)〜(d)を用いて説明する。ここでは、例として第1のメモリ膜構造を有するメモリ素子を作成する場合を説明するが、第2および第3のメモリ膜構造を有するメモリ素子を作成する手順も多結晶シリコン膜170を形成する条件が異なるのみで、その他は同様に形成することができる。
【0056】
まず、図6(a)に示すように、シリコン基板110上に、900℃のN2O雰囲気中で、2nmのシリコン酸化膜120を形成した。ここで、このシリコン酸化膜120の形成方法は、本実施の形態の方法に限るものではなく、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはCVD法などを用いても形成できる。なお、本実施の形態では、ゲート酸化膜として電界効果トランジスタを形成する場合は、界面準位を少なく形成できる方法が好ましいため、熱酸化法を用いた。次に、減圧化学的気相成長法(LPCVD法)により、SiH4雰囲気中で成長温度は620℃、圧力は30Pa、成長時間は1分の条件で、5nmの多結晶シリコン膜130を形成した。このとき、多結晶シリコン膜130は連続した膜として形成された。ここで、多結晶シリコン膜130は、非結晶シリコン膜を堆積した後、600℃以上の成長温度でアニールすることにより形成しても良く、非結晶シリコン膜は、LPCVD法により、SiH4又はSi2H6雰囲気中で成長温度は450℃〜550℃で形成できる。
【0057】
次に、図6(b)に示すように、900℃のN2O雰囲気中で、多結晶シリコン膜130の表面を2nm程熱酸化してシリコン酸化膜135を形成した。ここで、このシリコン酸化膜135の形成方法は、本実施の形態の方法に限るものではなく、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはCVD法などを用いても形成できる。次に、多結晶シリコン膜130を形成したときと同じ条件で、第1のシリコン微粒子150を形成した。このとき、シリコンは多結晶シリコン膜130を形成したときとは異なり、連続した膜状には成長せず、ドット状に形成される。すなわち、シリコン単結晶基板を熱酸化して形成したシリコン酸化膜120上には多結晶シリコン膜が連続膜状に成長するが、多結晶シリコン膜130を熱酸化することにより形成したシリコン酸化膜135上ではシリコンがドット状に形成された。これは、シリコン酸化膜135上に生成されるシリコンの結晶核密度が、シリコン酸化膜120上のそれより小さいためである。かくして、この物理現象を利用することにより、第1のシリコン微粒子150が形成された。ここで、第1のシリコン微粒子150は量産ラインにおいても使用されている一般的な方法により形成されているため、その形成位置もランダムに分布している。
【0058】
次に、図6(c)に示すように、900℃のN2O雰囲気中で酸化して、第1のシリコン微粒子150の表面にシリコン酸化膜155を形成した。このシリコン酸化膜155も、シリコン酸化膜120を形成したときと同様に、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはCVD法などを用いても形成できる。また、このときの第1のシリコン微粒子150の直径は約5nmであった。
【0059】
次に、図6(d)に示すように、多結晶シリコン膜130を形成したときと同じ条件で、第2のシリコン微粒子160を形成した。このときも、第1のシリコン微粒子150を形成したときと同じ理由により、連続した膜状には成長せず、ドット状に形成される。この第2のシリコン微粒子160は、ほとんどが第1のシリコン微粒子150に隣接して形成される。すなわち、第2のシリコン微粒子160は、第1のシリコン微粒子150の斜め上方にランダムに形成される。
【0060】
次に、図7(a)に示すように、900℃のN2O雰囲気中で酸化して、第2のシリコン微粒子160の表面及びシリコン酸化膜135がさらに成長することにより、シリコン酸化膜140を形成した。このシリコン酸化膜140も、シリコン酸化膜120を形成したときと同様に、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはCVD法などを用いても形成できる。このとき、第2のシリコン微粒子160の直径は約5nmであった。
【0061】
次に、図7(b)に示すように、多結晶シリコン膜130を形成したときと同様な条件を用いて、成長時間を2分に設定して約10nmの多結晶シリコン膜170を形成した。
【0062】
次に、図7(c)に示すように、900℃のN2OとHCl雰囲気中で酸化したところ、多結晶シリコン膜170の表面が酸化され、約5nmのシリコン酸化膜180を形成した。このシリコン酸化膜180も、シリコン酸化膜120を形成したときと同様に、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはCVD法などを用いても形成できる。
【0063】
次に、図7(d)に示すように、LPCVD法により第2の電極となる多結晶シリコン膜190を約150nm程度形成した後、周知の工程により多結晶シリコン膜190に不純物をドープして電極となし、メモリ素子が完成した。
【0064】
本実施の形態のメモリ素子の形成手順によれば、一般的に量産ラインにおいても用いられている熱酸化工程とLPCVD工程を繰り返すだけで、シリコン微粒子の数密度が3×1011/cm2程度の第1のシリコン微粒子及び第2のシリコン微粒子を形成することができる。したがって、シリコン微粒子の形成位置を制御するような特殊なプロセス設備は不要なので、図4に示したメモリ効果を有するメモリ素子が低コストで形成できる。
【0065】
また、多結晶シリコン膜170の形成条件を変えると、第2のメモリ膜構造を有するメモリ素子を構成している第3のシリコン粒子171及び第3のメモリ膜構造を有するメモリ素子を構成する多結晶シリコン塊173が形成される。以下はその方法を説明する。まず、第2のメモリ膜構造を構成している第3のシリコン粒子171は、LPCVD法により、SiH4雰囲気中で成長温度は570℃〜590℃、圧力は30Pa、成長時間は3〜5分の条件で形成される。第3のメモリ膜構造を有するメモリ素子を構成する多結晶シリコン塊173は、LPCVD法により、SiH4雰囲気中で成長温度は620℃、圧力は60〜100Pa、成長時間は1分の条件で形成される。
【0066】
多結晶シリコン膜130、第1のシリコン微粒子150及び第2のシリコン微粒子160、多結晶シリコン膜170、第2の電極となる多結晶シリコン膜190の材質はこれに限らず、ゲルマニウム、ガリウム砒素などの半導体や、アルミニウム、銅、銀、金などの金属でもよく、導電性の物質であれば良い。また、シリコン酸化膜120,140(135,155を含む),180の材質はこれに限らず、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層膜、金属酸化膜など、電気絶縁性の物質であれば良い。
【0067】
また、本実施の形態のメモリ素子の形成手順では、第1のシリコン微粒子150及び第2のシリコン微粒子160を形成するために、酸化工程と多結晶シリコン堆積工程をそれぞれ2回ずつ繰り返している。この一連の工程を全く行なわず、すなわち、図示はしていないが、第1のシリコン微粒子150及び第2のシリコン微粒子160が存在しない構成にした場合、ヒステリシスはほとんど観察されなかった。一方、一連の工程(酸化工程と多結晶シリコン膜堆積工程)を1回のみ行なったメモリ膜構造では小さなヒステリシスが観察された。しがしながら、データ保持時間が数10秒以下と非常に短かった。一連の工程(酸化工程と多結晶シリコン膜堆積工程)を3回以上行なった場合でも、本実施の形態と同じ2回行った場合とほぼ同等のヒステリシスが現れた。
【0068】
以上のことから、酸化工程と多結晶シリコン膜堆積工程は少なくとも2回以上行う必要が好ましいことがわかった。なお、5回以上行うとメモリ膜構造の実効的な膜厚がさらに厚くなり静電容量が減少する。このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、メモリ膜構造の実効的な膜厚が厚いと短チャネル効果の抑制が難しくなり、メモリ素子の微細化が難しくなる。したがって、酸化工程と多結晶シリコン膜堆積工程は、2回から4回が好ましい。
【0069】
また、本実施の形態のメモリ素子によれば、低電圧での書き込みおよび消去が可能であり、このメモリ素子を電界効果トランジスタに適応させた場合、従来技術のフラッシュメモリに比べて著しく低電圧動作が可能なメモリ素子とすることができる。また、低電圧動作が可能なため、従来技術のフラッシュメモリで問題となっていた、高エネルギーの電荷注入によるメモリ膜構造の劣化を抑制し、メモリ素子の信頼性を向上することができる。
【0070】
また、第1のシリコン微粒子150と第2のシリコン微粒子160をランダムに配置しているため、メモリ特性が再現性よく現れる上に、シリコン酸化膜140に含まれる第1,第2のシリコン微粒子150,160の位置を制御するための特殊なプロセス装置を用いる必要が無いため、従来のプロセス装置を用いて低コストでメモリ素子を製造することができる。
【0071】
(第2実施形態)
本発明の第2実施形態のメモリ素子を図8を用いて説明する。本実施の形態のメモリ素子は、第1実施形態のメモリ膜構造を電界効果トランジスタのゲート絶縁膜に使用したものである。
【0072】
図8は、本実施の形態であるメモリ素子の断面図である。シリコン基板110上に、第1実施形態で示した第1のメモリ膜構造を介してゲート電極となる多結晶シリコン膜190が形成されている。このメモリ膜構造は、第2または第3のメモリ膜構造を有するものであってもよい。さらに、シリコン基板110にソース領域201とドレイン領域202が形成されている。
【0073】
なお、本実施の形態では、シリコン基板110の導電型がP型であり、ゲート電極、ソース領域及びドレイン領域の導電型がN型であるNチャネル型の電界効果トランジスタとなっている。しかし、これに限らず、Pチャネル型の電界効果トランジスタ(N型のシリコン基板と、P型のソース領域及びドレイン領域を持つ)であっても良いし、ゲート電極は多結晶シリコン膜に限らず、金属であっても良い。
【0074】
本実施の形態のメモリ素子は、上記第1実施形態の第1のメモリ膜構造を用いているので、大きなヒステリシス特性を持つ(図4参照)。
【0075】
更に、本実施の形態のメモリ素子は、第1実施形態の第1のメモリ膜構造を用いているので、低電圧での書き込み及び消去及び非破壊読み出しが可能である。具体的には、例えば、±3Vでの書き込み・消去がおよび1Vでの非破壊読み出しが可能である。したがって、低電圧動作が可能で、低消費電力化が可能となり、素子の信頼性が向上する。
【0076】
本実施の形態のメモリ素子を製造する手順は、電界効果トランジスタを作成する公知の手順とほぼ同じである。公知の手順と異なるのは、メモリ膜の形成においてのみであり、メモリ膜構造を形成する手順は第1実施形態に記載した通りである。すなわち、メモリ膜構造の形成において必要なのは、酸化工程とLPCVD工程のみである。したがって、簡単な工程で電気特性が安定したメモリ素子を形成することが可能である。
【0077】
(第3実施形態)
本発明の第3実施形態のメモリ素子を図9を用いて説明する。本実施の形態のメモリ素子は、上記第2実施形態のメモリ素子を、SOI(Semiconductor on Insulator: シリコン・オン・インシュレータ)基板上に形成したものである。図9は、本実施の形態の半導体装置におけるメモリ素子の断面図である。110はシリコン基板、210はボディ(シリコン)、250は埋め込み酸化膜である。また、図9に示すメモリ素子は、上記第1実施形態の第1のメモリ膜構造を有するメモリ素子を用いているが、上記第1実施形態の第2または第3のメモリ膜構造を有するメモリ素子を用いても良い。なお、図9では、完全空乏型の場合を示しているが、部分空乏型にしてもよい。
【0078】
本実施の形態のメモリ素子を製造する手順は、SOI基板上に電界効果トランジスタを作成する公知の手順とほぼ同じである。公知の手順と異なるのは、メモリ膜構造の形成においてのみであり、メモリ膜構造を形成する手順は、上記第1実施形態に記載した通りである。
【0079】
本実施の形態の半導体装置においては、上記第2実施形態のメモリ素子で得られる効果に加えて以下の効果が得られる。本実施の形態のメモリ素子においては、ソース領域201及びドレイン領域202と、ボディ210との接合容量を非常に小さくすることができる。さらにまた、SOI基板を用いると、ソース領域201及びドレイン領域202の深さを浅くするのが容易であり、短チャネル効果を抑制し、素子を更に微細化することができる。
【0080】
(第4実施形態)
また、本第4実施形態の半導体集積回路は、上記第2実施形態及び第3実施形態のメモリ素子を論理回路やその他のメモリ(DRAM、SRAM等)と混載したものである。本第4実施形態の半導体集積回路を図10(a)及び図10(b)を用いて説明する。図10(a)は本第4実施形態の半導体集積回路、図10(b)は従来の半導体集積回路をそれぞれ示している。本第4実施形態の半導体集積回路は、メモリセル占有領域300、メモリセルの周辺回路領域310、論理回路、その他のメモリ(DRAM、SRAM等)320から構成されている。従来の半導体集積回路は、メモリセル占有領域400、メモリセルの周辺回路領域410、論理回路、その他のメモリ(DRAM、SRAM等)420から構成されている。
【0081】
上記半導体集積回路は、低電圧にて動作可能なので周辺回路と同一の電源電圧で動作可能である。したがって、図10(b)で示したような従来のフラッシュメモリのように大規模な周辺回路(昇圧回路およびその制御回路)が不要なため、図10(a)に示すように、周辺回路部の占有面積を縮小できる。また、更にメモリ素子単体としても従来のフラッシュメモリに比べ絶縁膜を薄膜化できるため微細化が可能となるため、図10(a)に示すように、メモリセル占有領域300の占有面積を小さくすることができる。したがって、本発明のメモリ素子を用いた半導体集積回路は、微細化に適しているため、半導体集積回路の集積度を向上させることができると共に、その他の機能素子や回路を搭載できる割合を増して、機能の向上を図ることができる。
【0082】
(第5実施形態)
上記第4実施形態の半導体集積回路を、電池駆動の携帯電子機器(特に携帯情報端末)に用いることができる。この携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。図10(c)は、携帯電子機器の一例としての携帯電話のブロック図を示している。制御回路911には、本発明の半導体装置が組み込まれている。なお、制御回路911は、本発明の半導体装置からなる論理回路と、メモリとを混載したLSIから成っていてもよい。また、912は電池、913はRF回路部、914は表示部、915はアンテナ部、916は信号線、917は電源線である。本発明の半導体集積回路を携帯電子機器に用いることにより、携帯電子機器の機能と動作速度を保ったままLSI部の消費電力を大幅に下げることが可能になる。これにより、電池寿命を大幅にのばすことが可能になる。
【0083】
上記第1〜第5実施の形態では、第2の導電体膜の一例としての多結晶シリコン膜170(または面状に広がる導電体群)と第4の絶縁膜の一例としてのシリコン酸化膜180からなる層を1つ積層したメモリ膜構造を有するメモリ素子について説明したが、第2の導電体膜(または面状に広がる導電体群)と第4の絶縁膜からなる層を複数積層してもよい。そうすることにより、安定して大きなヒステリシス特性が得られ良好なメモリ特性を有するメモリ素子を実現できる。
【0084】
また、上記第1〜第5実施の形態では、第3の絶縁膜の一例としてのシリコン酸化膜140に含まれる導電性の微粒子は、第1の導電体膜の一例としての多結晶シリコン膜130に近接する第1の微粒子の一例としての第1のシリコン微粒子150と、その第1のシリコン微粒子150の斜め上方に隣接する第2のシリコン微粒子160から構成されていたが、この構成に限定されるものではない。
【0085】
【発明の効果】
以上より明らかなように、第1の発明であるメモリ膜構造は、第1の絶縁膜、第1の導電体膜、第2の絶縁膜、導電性の微粒子を含む第3の絶縁膜、面状に広がる導電体群、第4の絶縁膜を順次形成したものであり、下部電極として半導体基板を備え、上部電極としてゲート電極を備えてメモリ素子を構成したとき、従来技術のフラッシュメモリと比して、低電圧で書き込み・消去が行うことができ、メモリ膜構造の劣化を抑制することができる。したがって、低電圧で信頼性の高いメモリ素子が提供できるという効果がある。
【0086】
また、第2の発明のメモリ素子は、電界効果型トランジスタのゲート絶縁膜が、本発明のメモリ膜構造であるため、従来技術のフラッシュメモリ素子よりも低電圧で書き込み及び消去可能で、しかも素子の微細化が可能な電界効果トランジスタ型メモリ素子を実現できるという効果がある。
【0087】
また、第3の発明のメモリ素子の製造方法は、半導体基板上に第1の絶縁膜を形成する工程と、上記第1の絶縁膜上に第1の導電体膜を形成する工程と、上記第1の導電体膜上に第2の絶縁膜を形成する工程と、上記第2の絶縁膜上に導電体の微粒子を含む第3の絶縁膜を形成する工程と、上記第3の絶縁膜上に面状に広がる導電体群を形成する工程と、上記面状に広がる導電体群上に第4の絶縁体を形成する工程と、上記第4の絶縁膜上に第3の導電体膜を形成する工程とを含むものである。
【0088】
上記メモリ素子の製造方法によれば、上記半導体基板上に上記第1の絶縁膜を介して上記第1の導電体膜が形成され、上記第1の導電体膜上に上記第2の絶縁膜を介して導電性の微粒子を含む第3の絶縁膜が形成され、上記第3の絶縁膜上に面状に広がる導電体群と第4の絶縁体が順次形成され、上記第4の絶縁膜上に第3の導電体膜が形成される。それゆえ、上記半導体基板と上記第3の導電体膜が電極となり、上記第1の導電体膜と導電性の微粒子を含む第3の絶縁膜と面状に広がる導電体群とが電荷蓄積部となってメモリ膜構造を構成する所望の構造のメモリ素子を形成することができる。
【0089】
また、第4の発明の半導体集積回路は、第2の発明のメモリ素子を使用したメモリ回路と、ロジック回路とを混載しているので、メモリ回路は低電圧動作が可能であるので、ロジック回路と電源を共通化することができ、従来のように昇圧回路が不要でメモリが占める面積を小さくできる。
【0090】
また、第5の発明の携帯電子機器は、第4の発明の半導体集積回路を具備しているため、LSI部を高機能化、低消費電力化することができるので、高機能で電池寿命の長い携帯電子機器が提供される。
【図面の簡単な説明】
【図1】 図1(a)は本発明の第1実施形態の第1のメモリ膜構造を有するメモリ膜構造の断面図であり、図1(b)は図1(a)の要部の拡大断面図である。
【図2】 図2(a)は第1実施形態の第2のメモリ膜構造を有するメモリ膜構造の断面図であり、図2(b)は図2(a)の要部の拡大断面図である。
【図3】 図3は第1実施形態の第3のメモリ膜構造を有するメモリ膜構造の断面図である。
【図4】 図4は上記第1のメモリ膜構造を有するメモリ膜構造を用いて作成したメモリ素子の書き込み時及び消去時におけるメモリ膜の容量とゲート電圧との関係を示すグラフである。
【図5】 図5は第3の導電体と第4の絶縁膜が欠落したメモリ膜構造を有するメモリ素子の書き込み時及び消去時におけるメモリ膜構造の容量とゲート電圧との関係を示すグラフである。
【図6】 図6(a)〜(d)は上記第1のメモリ膜構造を有するメモリ膜構造の製造方法を示す図である。
【図7】 図7(a)〜(d)は、本発明の第1実施形態の第1のメモリ膜構造を有するメモリ膜構造の製造方法を示す図である。
【図8】 図8は本発明の第2実施形態のメモリ素子の断面図である。
【図9】 図9は本発明の第3実施形態のメモリ素子の断面図である。
【図10】 図10(a)は本発明の第4実施形態の半導体集積回路の平面図であり、図10(b)は従来の半導体集積回路の平面図である。
【図11】 図11は、本発明の第5実施形態の携帯電子機器の一例としての携帯電話の構成を示すブロック図である。
【符号の説明】
110…シリコン基板、
120,135,140,155,180…シリコン酸化膜、
130,170,190…多結晶シリコン膜、
150,160…シリコン微粒子、
171…シリコン粒子、
173…多結晶シリコン塊、
201…ソース領域、
202…ドレイン領域、
210…ボディ、
250…埋め込み酸化膜、
300,400…メモリセル占有領域、
310,410…周辺回路領域、
320,420…論理回路やその他のメモリ素子、
911…制御回路、
912…電池、
913…RF回路部、
914…表示部、
915…アンテナ部、
916…信号線、
917…電源線。
Claims (6)
- 厚さ2〜5nmの第1の絶縁膜と、
上記第1の絶縁膜上に形成された厚さ0.5〜10nmの第1の導電体膜と、
上記第1の導電体膜上に形成された、第2の絶縁膜と、
上記第2の絶縁膜上に形成され、直径3〜7nmの導電性の微粒子を含む第3の絶縁膜と、
上記第3の絶縁膜上に形成され、平均直径4〜10nmの複数の導電体塊が面状に広がる導電体群と、
上記複数の導電体塊が面状に広がる導電体群上に形成された厚さ2〜8nmの第4の絶縁膜とを備え、
上記第3の絶縁膜に含まれる上記導電性の微粒子は、上記第1の導電体膜に近接する第1の微粒子と、上記第1の微粒子の斜め上方に隣接する第2の微粒子から構成されており、
上記第1の微粒子及び上記第2の微粒子の平均直径をD2、
上記第1の導電体膜と上記第1の微粒子との距離をT1、
上記導電体群の複数の導電体塊の大きさをD3、
上記第2の絶縁膜および上記第3の絶縁膜の合計の平均厚さW1が、
W1 ≦ 2D2+T1
の条件を満たし、かつ、
上記第2の絶縁膜と上記第3の絶縁膜と上記導電体群および上記第4の絶縁膜の合計の平均厚さW2が、
W2 ≦ 2D2+D3+T1
の条件を満たすことを特徴とするメモリ膜構造。 - 請求項1に記載のメモリ膜構造において、
上記第3の絶縁膜に含まれる上記導電性の微粒子はランダムに配置されていることを特徴とするメモリ膜構造。 - 電界効果型トランジスタのゲート電極と半導体基板の間に、請求項1または2に記載のメモリ膜構造が形成されていることを特徴とするメモリ素子。
- 半導体基板上に厚さ2〜5nmの第1の絶縁膜を形成する工程と、
上記第1の絶縁膜上に厚さ0.5〜10nmの第1の導電体膜を形成する工程と、
上記第1の導電体膜上に第2の絶縁膜を形成する工程と、
上記第2の絶縁膜上に、直径3〜7nmの導電性の微粒子を含む第3の絶縁膜を形成する工程と、
上記第3の絶縁膜上に、平均直径4〜10nmの複数の導電体塊が面状に広がる導電体群を形成する工程と、
上記複数の導電体塊が面状に広がる導電体群上に厚さ2〜8nmの第4の絶縁膜を形成する工程と、
上記第4の絶縁膜上に第3の導電体膜を形成する工程とを含み、
上記第3の絶縁膜に含まれる上記導電性の微粒子は、上記第1の導電体膜に近接する第1の微粒子と、上記第1の微粒子の斜め上方に隣接する第2の微粒子から構成されており、
上記第1の微粒子及び上記第2の微粒子の平均直径をD2、
上記第1の導電体膜と上記第1の微粒子との距離をT1、
上記導電体群の複数の導電体塊の大きさをD3、
上記第2の絶縁膜および上記第3の絶縁膜の合計の平均厚さW1が、
W1 ≦ 2D2+T1
の条件を満たし、かつ、
上記第2の絶縁膜と上記第3の絶縁膜と上記導電体群および上記第4の絶縁膜の合計の平均厚さW2が、
W2 ≦ 2D2+D3+T1
の条件を満たすことを特徴とするメモリ素子の製造方法。 - 請求項3に記載のメモリ素子からなるメモリ回路と、ロジック回路とを混載したことを特徴とする半導体集積回路。
- 請求項5に記載の半導体集積回路を具備したことを特徴とする携帯電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002279557A JP4514087B2 (ja) | 2002-09-25 | 2002-09-25 | メモリ膜構造、メモリ素子及びその製造方法、並びに、半導体集積回路及びそれを用いた携帯電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004119615A JP2004119615A (ja) | 2004-04-15 |
JP4514087B2 true JP4514087B2 (ja) | 2010-07-28 |
Family
ID=32274520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4514087B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7749406B2 (en) * | 2005-08-11 | 2010-07-06 | Stevenson David E | SiOx:Si sputtering targets and method of making and using such targets |
US7790060B2 (en) * | 2005-08-11 | 2010-09-07 | Wintek Electro Optics Corporation | SiOx:Si composite material compositions and methods of making same |
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JP4876520B2 (ja) * | 2005-10-07 | 2012-02-15 | ソニー株式会社 | 不揮発性半導体メモリ及びその製造方法 |
JP2008166729A (ja) | 2006-12-08 | 2008-07-17 | Canon Anelva Corp | 基板加熱処理装置及び半導体製造方法 |
US7666763B2 (en) | 2007-05-29 | 2010-02-23 | Canon Anelva Corporation | Nanosilicon semiconductor substrate manufacturing method and semiconductor circuit device using nanosilicon semiconductor substrate manufactured by the method |
JP4550916B2 (ja) * | 2007-05-29 | 2010-09-22 | キヤノンアネルバ株式会社 | ナノシリコン半導体基板を用いた半導体回路装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2002
- 2002-09-25 JP JP2002279557A patent/JP4514087B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
JP2004119615A (ja) | 2004-04-15 |
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A977 | Report on retrieval |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |