JP2002252290A - メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 - Google Patents
メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 低電圧で動作可能なメモリ膜およびその製造
方法を提供することにある。 【解決手段】 第１の電極となる半導体基板１１１上に
第１の絶縁膜１１２を形成する。第１の絶縁膜１１２上
に第１の導電体膜１１３を形成する。第１の導電体膜１
１３の表面に第２の絶縁膜１１２Ｂを形成する。第２の
絶縁膜１１２Ｂ上に導電体の微粒子１１４，１１５を含
む第３の絶縁膜を形成する。第３の絶縁膜上に第２の電
極となる第２の導電体膜を形成する。
方法を提供することにある。 【解決手段】 第１の電極となる半導体基板１１１上に
第１の絶縁膜１１２を形成する。第１の絶縁膜１１２上
に第１の導電体膜１１３を形成する。第１の導電体膜１
１３の表面に第２の絶縁膜１１２Ｂを形成する。第２の
絶縁膜１１２Ｂ上に導電体の微粒子１１４，１１５を含
む第３の絶縁膜を形成する。第３の絶縁膜上に第２の電
極となる第２の導電体膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ膜およびそ
の製造方法、並びにメモリ素子、半導体記憶装置、半導
体集積回路および携帯電子機器に関する。より具体的に
は、導電体の微粒子を含むメモリ膜およびその製造方
法、並びにそのようなメモリ膜を有するメモリ素子に関
する。また、そのようなメモリ素子を有する半導体記憶
装置、半導体集積回路および携帯電子機器に関する。
の製造方法、並びにメモリ素子、半導体記憶装置、半導
体集積回路および携帯電子機器に関する。より具体的に
は、導電体の微粒子を含むメモリ膜およびその製造方
法、並びにそのようなメモリ膜を有するメモリ素子に関
する。また、そのようなメモリ素子を有する半導体記憶
装置、半導体集積回路および携帯電子機器に関する。
【０００２】
【従来の技術】電荷を蓄積するメモリ膜をゲート絶縁膜
中に備えた電界効果トランジスタを、メモリ素子として
用いる従来技術として、フラッシュメモリが挙げられ
る。フラッシュメモリには、コントロールゲートとチャ
ネル領域との間の絶縁膜中に、フローティングゲートと
呼ばれる導電体膜がある。チャネル領域からフローティ
ングゲートへ、ＦＮ（ファウラ−ノルドハイム）トンネ
リングにより電子を注入または放出することにより、フ
ローティングゲート中の電荷量を変化させ、この電荷量
の寡多を記憶情報として保持する。記憶情報の読み出し
には、フローティングゲート中の電荷量の寡多を、電界
効果トランジスタの閾値の差として検知することができ
る。
中に備えた電界効果トランジスタを、メモリ素子として
用いる従来技術として、フラッシュメモリが挙げられ
る。フラッシュメモリには、コントロールゲートとチャ
ネル領域との間の絶縁膜中に、フローティングゲートと
呼ばれる導電体膜がある。チャネル領域からフローティ
ングゲートへ、ＦＮ（ファウラ−ノルドハイム）トンネ
リングにより電子を注入または放出することにより、フ
ローティングゲート中の電荷量を変化させ、この電荷量
の寡多を記憶情報として保持する。記憶情報の読み出し
には、フローティングゲート中の電荷量の寡多を、電界
効果トランジスタの閾値の差として検知することができ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、動作電圧が高いという問題があった。フ
ラッシュメモリの動作例としては、例えば、書き込み時
には選択ワード線に−８Ｖ、選択ビット線に６Ｖを印加
し、消去時には選択ワード線に１０Ｖ、ビット線に−８
Ｖを印可する。このように動作電圧が高いため、書き込
み及び消去時の消費電力が大きく、低消費電力化を阻害
していた。また、ゲート絶縁膜に高電界がかかるため、
素子の劣化が問題になっていた。
来の技術では、動作電圧が高いという問題があった。フ
ラッシュメモリの動作例としては、例えば、書き込み時
には選択ワード線に−８Ｖ、選択ビット線に６Ｖを印加
し、消去時には選択ワード線に１０Ｖ、ビット線に−８
Ｖを印可する。このように動作電圧が高いため、書き込
み及び消去時の消費電力が大きく、低消費電力化を阻害
していた。また、ゲート絶縁膜に高電界がかかるため、
素子の劣化が問題になっていた。
【０００４】本発明は上記の問題を解決するためになさ
れたものであり、その目的は低電圧で動作可能なメモリ
膜およびその製造方法を提供することにある。また、本
発明の目的は、そのようなメモリ膜を有するメモリ素子
を提供することにある。さらに、本発明の目的は、その
ようなメモリ素子を有する半導体記憶装置、半導体集積
回路および携帯電子機器を提供することにある。
れたものであり、その目的は低電圧で動作可能なメモリ
膜およびその製造方法を提供することにある。また、本
発明の目的は、そのようなメモリ膜を有するメモリ素子
を提供することにある。さらに、本発明の目的は、その
ようなメモリ素子を有する半導体記憶装置、半導体集積
回路および携帯電子機器を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、第１の発明であるメモリ膜の製造方法は、第１の電
極となる半導体基板上に第１の絶縁膜を形成する工程
と、上記第１の絶縁膜上に第１の導電体膜を形成する工
程と、上記第１の導電体膜の表面に第２の絶縁膜を形成
する工程と、上記第２の絶縁膜上に導電体の微粒子を含
む第３の絶縁膜を形成する工程と、上記第３の絶縁膜上
に第２の電極となる第２の導電体膜を形成する工程とを
含むことを特徴としている。
め、第１の発明であるメモリ膜の製造方法は、第１の電
極となる半導体基板上に第１の絶縁膜を形成する工程
と、上記第１の絶縁膜上に第１の導電体膜を形成する工
程と、上記第１の導電体膜の表面に第２の絶縁膜を形成
する工程と、上記第２の絶縁膜上に導電体の微粒子を含
む第３の絶縁膜を形成する工程と、上記第３の絶縁膜上
に第２の電極となる第２の導電体膜を形成する工程とを
含むことを特徴としている。
【０００６】この明細書において「微粒子」とは、ナノ
メートル（ｎｍ）オーダの寸法を持つ粒子を意味する。
メートル（ｎｍ）オーダの寸法を持つ粒子を意味する。
【０００７】上記第１の発明のメモリ膜の製造方法によ
れば、上記半導体基板上に上記第１の絶縁膜を介して上
記第１の導電体膜が形成され、上記第１の導電体膜上に
上記第２の絶縁膜を介して導電体の微粒子を含む第３の
絶縁膜が形成され、上記第３の絶縁膜上に第２の導電体
膜が形成される。それゆえ、上記半導体基板と上記第２
の導電体膜が夫々電極となり、上記第１の導電体膜と導
電体の微粒子を含む第３の絶縁膜とが電荷蓄積部となっ
て、メモリ膜を構成する。このようにして形成されたメ
モリ膜は低電圧での書き込み・消去及び非破壊読み出し
が可能である。
れば、上記半導体基板上に上記第１の絶縁膜を介して上
記第１の導電体膜が形成され、上記第１の導電体膜上に
上記第２の絶縁膜を介して導電体の微粒子を含む第３の
絶縁膜が形成され、上記第３の絶縁膜上に第２の導電体
膜が形成される。それゆえ、上記半導体基板と上記第２
の導電体膜が夫々電極となり、上記第１の導電体膜と導
電体の微粒子を含む第３の絶縁膜とが電荷蓄積部となっ
て、メモリ膜を構成する。このようにして形成されたメ
モリ膜は低電圧での書き込み・消去及び非破壊読み出し
が可能である。
【０００８】１実施の形態では、上記第２の絶縁膜上に
導電体の微粒子を含む第３の絶縁膜を形成する工程は、
上記第２の絶縁膜上に導電体の微粒子を形成する工程
と、上記導電体の微粒子の表面に第３の絶縁膜を形成す
る工程とからなる一連の工程を、少なくとも１回行うこ
とからなることを特徴としている。
導電体の微粒子を含む第３の絶縁膜を形成する工程は、
上記第２の絶縁膜上に導電体の微粒子を形成する工程
と、上記導電体の微粒子の表面に第３の絶縁膜を形成す
る工程とからなる一連の工程を、少なくとも１回行うこ
とからなることを特徴としている。
【０００９】上記実施の形態によれば、上記一連の工程
を少なくとも１回行うことにより、上記一連の工程を行
わない場合にはみられなかったメモリ効果を出現させる
ことができる。
を少なくとも１回行うことにより、上記一連の工程を行
わない場合にはみられなかったメモリ効果を出現させる
ことができる。
【００１０】１実施の形態では、上記一連の工程を２回
又は３回行うことを特徴としている。
又は３回行うことを特徴としている。
【００１１】上記実施の形態によれば、顕著なメモリ効
果を得られると同時に、短チャネル効果を抑制して素子
の微細化が容易になる。
果を得られると同時に、短チャネル効果を抑制して素子
の微細化が容易になる。
【００１２】１実施の形態では、上記第１の導電体膜は
半導体からなり、上記導電体の微粒子は半導体からな
り、上記半導体基板上に第１の絶縁膜を形成する工程
と、上記導電体膜の表面に第２の絶縁膜を形成する工程
と上記導電体の微粒子の表面に第３の絶縁膜を形成する
工程とはいずれも熱酸化工程であり、上記第１の絶縁膜
上に第１の導電体膜を形成する工程と、上記第２の絶縁
膜上に導電体の微粒子を形成する工程とはいずれも化学
的気相成長法によることを特徴としている。
半導体からなり、上記導電体の微粒子は半導体からな
り、上記半導体基板上に第１の絶縁膜を形成する工程
と、上記導電体膜の表面に第２の絶縁膜を形成する工程
と上記導電体の微粒子の表面に第３の絶縁膜を形成する
工程とはいずれも熱酸化工程であり、上記第１の絶縁膜
上に第１の導電体膜を形成する工程と、上記第２の絶縁
膜上に導電体の微粒子を形成する工程とはいずれも化学
的気相成長法によることを特徴としている。
【００１３】上記実施の形態によれば、上記第１の導電
体膜及び上記導電体の微粒子はいずれも半導体からな
り、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜を形
成する工程はいずれも熱酸化工程である。また、上記第
１の導電体膜及び上記導電体の微粒子の形成は、いずれ
も化学的気相成長法による。すなわち、熱酸化工程と化
学的気相成長法を繰り返しただけであるにもかかわら
ず、再現性よくメモリ効果が現れる。したがって、簡単
な工程で電気特性が安定したメモリ膜を形成することが
可能である。
体膜及び上記導電体の微粒子はいずれも半導体からな
り、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜を形
成する工程はいずれも熱酸化工程である。また、上記第
１の導電体膜及び上記導電体の微粒子の形成は、いずれ
も化学的気相成長法による。すなわち、熱酸化工程と化
学的気相成長法を繰り返しただけであるにもかかわら
ず、再現性よくメモリ効果が現れる。したがって、簡単
な工程で電気特性が安定したメモリ膜を形成することが
可能である。
【００１４】１実施の形態では、上記第１の導電体膜は
多結晶半導体もしくは非晶質半導体であることを特徴と
している。
多結晶半導体もしくは非晶質半導体であることを特徴と
している。
【００１５】上記実施の形態によれば、上記第１の導電
体膜を形成する条件は、広く製造されているフラッシュ
メモリのフローティングゲートを形成する工程と同様の
ものを用いることができる。また、上記第１の導電体膜
を形成する条件を、上記第２の絶縁膜上に導電体の微粒
子を形成する工程にそのまま用いることができる。した
がって、工程及び工程の条件出しを簡略化することがで
きる。
体膜を形成する条件は、広く製造されているフラッシュ
メモリのフローティングゲートを形成する工程と同様の
ものを用いることができる。また、上記第１の導電体膜
を形成する条件を、上記第２の絶縁膜上に導電体の微粒
子を形成する工程にそのまま用いることができる。した
がって、工程及び工程の条件出しを簡略化することがで
きる。
【００１６】１実施の形態では、上記半導体基板はシリ
コン基板からなり、上記第１の導電体膜はシリコンから
なり、上記第１乃至第３の絶縁膜はいずれもシリコン酸
化膜からなり、上記導電体の微粒子はいずれもシリコン
からなることを特徴としている。
コン基板からなり、上記第１の導電体膜はシリコンから
なり、上記第１乃至第３の絶縁膜はいずれもシリコン酸
化膜からなり、上記導電体の微粒子はいずれもシリコン
からなることを特徴としている。
【００１７】上記実施の形態によれば、ＬＳＩの材料と
して最も広く使われているシリコンを用いることで、本
発明のメモリ膜を用いた素子を、他の素子と混載するの
が容易となる。また、非常に発達したシリコンプロセス
を用いることができるので、製造が容易になる。
して最も広く使われているシリコンを用いることで、本
発明のメモリ膜を用いた素子を、他の素子と混載するの
が容易となる。また、非常に発達したシリコンプロセス
を用いることができるので、製造が容易になる。
【００１８】また、第２の発明であるメモリ膜の製造方
法は、半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程
と、上記非晶質半導体膜を形成する工程の後、大気開放
し、上記非晶質半導体膜を清浄化する工程と、上記非晶
質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方
若しくは両方を含むガスを導入して半導体核を生成する
工程と、上記非晶質半導体膜の一部及び上記半導体核の
一部を熱酸化して第１の酸化膜を形成し、第１の半導体
の微粒子を形成する工程と、上記第１の酸化膜上に第２
の導電体膜を形成する工程とを含むことを特徴としてい
る。
法は、半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程
と、上記非晶質半導体膜を形成する工程の後、大気開放
し、上記非晶質半導体膜を清浄化する工程と、上記非晶
質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方
若しくは両方を含むガスを導入して半導体核を生成する
工程と、上記非晶質半導体膜の一部及び上記半導体核の
一部を熱酸化して第１の酸化膜を形成し、第１の半導体
の微粒子を形成する工程と、上記第１の酸化膜上に第２
の導電体膜を形成する工程とを含むことを特徴としてい
る。
【００１９】上記第２の発明のメモリ膜の製造方法によ
っても、上記第１の発明のメモリ膜の製造方法で形成さ
れるメモリ膜と同様な構造のメモリ膜を形成することが
できる。したがって、上記第１の発明のメモリ膜の製造
方法の場合と同様な作用・効果を奏する。
っても、上記第１の発明のメモリ膜の製造方法で形成さ
れるメモリ膜と同様な構造のメモリ膜を形成することが
できる。したがって、上記第１の発明のメモリ膜の製造
方法の場合と同様な作用・効果を奏する。
【００２０】更にまた、上記Ｓｉ２Ｈ６ガス又はＳｉＨ
４ガスの一方若しくは両方を含むガスを導入して半導体
核を生成する工程において、ガスの供給時間を変化させ
るだけでシリコン微粒子の形成密度を制御することがで
きる。したがって、メモリ膜の特性を制御するのが容易
となる。
４ガスの一方若しくは両方を含むガスを導入して半導体
核を生成する工程において、ガスの供給時間を変化させ
るだけでシリコン微粒子の形成密度を制御することがで
きる。したがって、メモリ膜の特性を制御するのが容易
となる。
【００２１】また、第３の発明であるメモリ膜の製造方
法は、半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程
と、上記非晶質半導体膜を形成する工程の後、大気開放
し、上記非晶質半導体膜を清浄化する工程と、上記非晶
質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方
若しくは両方を含むガスを導入して半導体核を生成する
工程と、上記非晶質半導体膜の一部及び上記半導体核の
一部を熱酸化して第１の酸化膜を形成し、第１の半導体
の微粒子を形成する工程と、上記第１の酸化膜上に第２
の導電体の微粒子を形成する工程と、上記第２の導電体
の微粒子表面に第３の絶縁膜を形成する工程と、上記第
３の絶縁膜上に第２の導電体膜を形成する工程とを含む
ことを特徴とする。
法は、半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程
と、上記非晶質半導体膜を形成する工程の後、大気開放
し、上記非晶質半導体膜を清浄化する工程と、上記非晶
質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方
若しくは両方を含むガスを導入して半導体核を生成する
工程と、上記非晶質半導体膜の一部及び上記半導体核の
一部を熱酸化して第１の酸化膜を形成し、第１の半導体
の微粒子を形成する工程と、上記第１の酸化膜上に第２
の導電体の微粒子を形成する工程と、上記第２の導電体
の微粒子表面に第３の絶縁膜を形成する工程と、上記第
３の絶縁膜上に第２の導電体膜を形成する工程とを含む
ことを特徴とする。
【００２２】上記第３の発明のメモリ膜の製造方法によ
っても、上記第２の発明のメモリ膜の製造方法の場合と
同様な作用・効果を奏する。更にまた、第１の半導体の
微粒子に加えて、第２の導電体の微粒子が形成されてい
るので、上記第１の発明の１実施形態で上記一連の工程
を２回行った場合と同様な構造のメモリ膜が形成され
る。したがって、顕著なメモリ効果を持つメモリ膜が得
られる。
っても、上記第２の発明のメモリ膜の製造方法の場合と
同様な作用・効果を奏する。更にまた、第１の半導体の
微粒子に加えて、第２の導電体の微粒子が形成されてい
るので、上記第１の発明の１実施形態で上記一連の工程
を２回行った場合と同様な構造のメモリ膜が形成され
る。したがって、顕著なメモリ効果を持つメモリ膜が得
られる。
【００２３】また、第４の発明であるメモリ膜の製造方
法は、半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程
と、上記非晶質半導体膜を形成する工程の後、大気開放
せずに上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉ
Ｈ４ガスの一方若しくは両方を含むガスを導入して半導
体核を生成する工程と、熱酸化により上記非晶質半導体
膜の一部及び上記半導体核の一部を酸化して第１の酸化
膜を形成し、第１の半導体の微粒子を形成する工程と、
上記第１の酸化膜上に第２の導電体膜を形成する工程と
を含むことを特徴としている。
法は、半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程
と、上記非晶質半導体膜を形成する工程の後、大気開放
せずに上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉ
Ｈ４ガスの一方若しくは両方を含むガスを導入して半導
体核を生成する工程と、熱酸化により上記非晶質半導体
膜の一部及び上記半導体核の一部を酸化して第１の酸化
膜を形成し、第１の半導体の微粒子を形成する工程と、
上記第１の酸化膜上に第２の導電体膜を形成する工程と
を含むことを特徴としている。
【００２４】上記第４の発明のメモリ膜の製造方法によ
っても、上記第２の発明のメモリ膜の製造方法の場合と
同様な作用・効果を奏する。更にまた、上記非晶質半導
体膜を形成する工程の後、大気開放せずに上記非晶質半
導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若し
くは両方を含むガスを導入するので、上記非晶質半導体
膜が汚染されることがなく、半導体核の生成が安定す
る。したがって、メモリ膜の特性のばらつきを少なくす
ることができる。
っても、上記第２の発明のメモリ膜の製造方法の場合と
同様な作用・効果を奏する。更にまた、上記非晶質半導
体膜を形成する工程の後、大気開放せずに上記非晶質半
導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若し
くは両方を含むガスを導入するので、上記非晶質半導体
膜が汚染されることがなく、半導体核の生成が安定す
る。したがって、メモリ膜の特性のばらつきを少なくす
ることができる。
【００２５】また、第５の発明であるメモリ膜の製造方
法は、半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程
と、上記非晶質半導体膜を形成する工程の後、大気開放
せずに上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉ
Ｈ４ガスの一方若しくは両方を含むガスを導入して半導
体核を生成する工程と、熱酸化により上記非晶質半導体
膜の一部及び上記半導体核の一部を酸化して第１の酸化
膜を形成し、第１の半導体の微粒子を形成する工程と、
上記第１の酸化膜上に第２の導電体の微粒子を形成する
工程と、上記第２の導電体の微粒子表面に第３の絶縁膜
を形成する工程と、上記第３の絶縁膜上に第２の導電体
膜を形成する工程とを含むことを特徴としている。
法は、半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に非晶質半導体膜を形成する工程
と、上記非晶質半導体膜を形成する工程の後、大気開放
せずに上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉ
Ｈ４ガスの一方若しくは両方を含むガスを導入して半導
体核を生成する工程と、熱酸化により上記非晶質半導体
膜の一部及び上記半導体核の一部を酸化して第１の酸化
膜を形成し、第１の半導体の微粒子を形成する工程と、
上記第１の酸化膜上に第２の導電体の微粒子を形成する
工程と、上記第２の導電体の微粒子表面に第３の絶縁膜
を形成する工程と、上記第３の絶縁膜上に第２の導電体
膜を形成する工程とを含むことを特徴としている。
【００２６】上記第５の発明のメモリ膜の製造方法によ
っても、上記第４の発明のメモリ膜の製造方法の場合と
同様な作用・効果を奏する。更にまた、第１の半導体の
微粒子に加えて、第２の導電体の微粒子が形成されてい
るので、上記第１の発明の１実施形態で上記一連の工程
を２回行った場合と同様な構造のメモリ膜が形成され
る。したがって、顕著なメモリ効果を持つメモリ膜が得
られる。
っても、上記第４の発明のメモリ膜の製造方法の場合と
同様な作用・効果を奏する。更にまた、第１の半導体の
微粒子に加えて、第２の導電体の微粒子が形成されてい
るので、上記第１の発明の１実施形態で上記一連の工程
を２回行った場合と同様な構造のメモリ膜が形成され
る。したがって、顕著なメモリ効果を持つメモリ膜が得
られる。
【００２７】１実施の形態では、上記非晶質半導体膜上
にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方
を含むガスを導入して半導体核を生成する工程の後に、
大気開放せずにアニールを行い上記半導体核を成長させ
る工程を行うことを特徴としている。
にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは両方
を含むガスを導入して半導体核を生成する工程の後に、
大気開放せずにアニールを行い上記半導体核を成長させ
る工程を行うことを特徴としている。
【００２８】上記実施の形態によれば、半導体核を適当
な大きさに制御することができ、メモリ膜の特性を最適
化することができる。
な大きさに制御することができ、メモリ膜の特性を最適
化することができる。
【００２９】また、第６の発明であるメモリ膜は、第１
の電極となる半導体基板と、上記導電体基板上に形成さ
れた第１の絶縁膜と、上記第１の絶縁膜上に形成された
第１の導電体膜と、上記第１の導電体膜上に形成された
導電体の微粒子を含む第３の絶縁膜と、上記第３の絶縁
膜上に形成された第２の電極となる第２の導電体膜とか
らなることを特徴としている。
の電極となる半導体基板と、上記導電体基板上に形成さ
れた第１の絶縁膜と、上記第１の絶縁膜上に形成された
第１の導電体膜と、上記第１の導電体膜上に形成された
導電体の微粒子を含む第３の絶縁膜と、上記第３の絶縁
膜上に形成された第２の電極となる第２の導電体膜とか
らなることを特徴としている。
【００３０】上記構成によれば、上記半導体基板と上記
第２の導電体膜が夫々電極となり、上記第１の導電体膜
と導電体の微粒子を含む第３の絶縁膜とが電荷蓄積部と
なって、メモリ膜を構成する。このメモリ膜は、低電圧
（例えば±３Ｖ）で書き込み・消去が行われ、ヒステリ
シス特性を持つ。しかも、例えば１Ｖでは、記憶は破壊
されないため、非破壊読み出しが可能である。したがっ
て、従来技術のフラッシュメモリのメモリ膜に比べて著
しく低電圧動作が可能である。また、低電圧動作が可能
なことにより、メモリ膜の劣化を抑制することができ
る。したがって、第６の発明であるメモリ膜によれば、
低電圧で信頼性の高いメモリ膜が提供される。
第２の導電体膜が夫々電極となり、上記第１の導電体膜
と導電体の微粒子を含む第３の絶縁膜とが電荷蓄積部と
なって、メモリ膜を構成する。このメモリ膜は、低電圧
（例えば±３Ｖ）で書き込み・消去が行われ、ヒステリ
シス特性を持つ。しかも、例えば１Ｖでは、記憶は破壊
されないため、非破壊読み出しが可能である。したがっ
て、従来技術のフラッシュメモリのメモリ膜に比べて著
しく低電圧動作が可能である。また、低電圧動作が可能
なことにより、メモリ膜の劣化を抑制することができ
る。したがって、第６の発明であるメモリ膜によれば、
低電圧で信頼性の高いメモリ膜が提供される。
【００３１】１実施の形態では、上記第３の絶縁膜に含
まれる導電体の微粒子の位置は実質的にランダムである
ことを特徴としている。
まれる導電体の微粒子の位置は実質的にランダムである
ことを特徴としている。
【００３２】上記実施の形態によれば、メモリ特性が再
現性よく現れる上に、上記第３の絶縁膜に含まれる導電
体の微粒子の位置を制御する必要がない。したがって簡
単な工程で再現性よくメモリ膜を製造することができ
る。
現性よく現れる上に、上記第３の絶縁膜に含まれる導電
体の微粒子の位置を制御する必要がない。したがって簡
単な工程で再現性よくメモリ膜を製造することができ
る。
【００３３】１実施の形態では、上記第３の絶縁膜に含
まれる導電体の微粒子は、上記第１の導電体膜に近接す
る第１の導電体の微粒子と、上記第１の半導体の微粒子
の斜め上方に隣接する第２の導電体の微粒子とを含み、
上記第１の導電体膜がなす平面上に射影した上記第１の
導電体の位置は実質的にランダムであることを特徴とし
ている。
まれる導電体の微粒子は、上記第１の導電体膜に近接す
る第１の導電体の微粒子と、上記第１の半導体の微粒子
の斜め上方に隣接する第２の導電体の微粒子とを含み、
上記第１の導電体膜がなす平面上に射影した上記第１の
導電体の位置は実質的にランダムであることを特徴とし
ている。
【００３４】上記実施の形態によれば、顕著なメモリ効
果を持つメモリ膜が得られる上に、上記第３の絶縁膜に
含まれる導電体の微粒子の位置を制御する必要がない。
したがって簡単な工程で顕著なメモリ効果を持つメモリ
膜を製造することができる。
果を持つメモリ膜が得られる上に、上記第３の絶縁膜に
含まれる導電体の微粒子の位置を制御する必要がない。
したがって簡単な工程で顕著なメモリ効果を持つメモリ
膜を製造することができる。
【００３５】１実施の形態では、上記導電体の微粒子の
直径もしくは高さをＨとし、上記第１の導電体膜と、上
記第１の導電体の微粒子との距離をＳ１とし、上記第３
の絶縁膜の厚さの平均をＷとするとき、Ｗ≦２Ｈ＋Ｓ１
なる関係を満たすことを特徴としている。
直径もしくは高さをＨとし、上記第１の導電体膜と、上
記第１の導電体の微粒子との距離をＳ１とし、上記第３
の絶縁膜の厚さの平均をＷとするとき、Ｗ≦２Ｈ＋Ｓ１
なる関係を満たすことを特徴としている。
【００３６】上記実施の形態では、上記第２の半導体の
微粒子の多くが、上記第１の半導体の微粒子の斜め上方
に位置し、真上に位置するものは少ない。したがって、
メモリ膜の厚さを薄くして、静電容量を大きくすること
ができる。例えば、このメモリ膜を電界効果トランジス
タのゲート絶縁膜中に導入した場合、実効的なゲート絶
縁膜厚を薄くすることができ、短チャネル効果を抑制
し、メモリ素子の微細化が可能となる。
微粒子の多くが、上記第１の半導体の微粒子の斜め上方
に位置し、真上に位置するものは少ない。したがって、
メモリ膜の厚さを薄くして、静電容量を大きくすること
ができる。例えば、このメモリ膜を電界効果トランジス
タのゲート絶縁膜中に導入した場合、実効的なゲート絶
縁膜厚を薄くすることができ、短チャネル効果を抑制
し、メモリ素子の微細化が可能となる。
【００３７】１実施の形態では、上記半導体基板はシリ
コン基板であり、上記第１の導電体膜はシリコンからな
り、上記第１及び第３の絶縁膜はいずれもシリコン酸化
膜からなり、上記導電体の微粒子はシリコンからなるこ
とを特徴としている。
コン基板であり、上記第１の導電体膜はシリコンからな
り、上記第１及び第３の絶縁膜はいずれもシリコン酸化
膜からなり、上記導電体の微粒子はシリコンからなるこ
とを特徴としている。
【００３８】上記実施の形態によれば、ＬＳＩの材料と
して最も広く使われているシリコンを用いることで、メ
モリ膜を用いた素子を、他の素子と混載するのが容易と
なる。また、非常に高度に発達したシリコンプロセスを
用いることができるので、製造が容易になる。
して最も広く使われているシリコンを用いることで、メ
モリ膜を用いた素子を、他の素子と混載するのが容易と
なる。また、非常に高度に発達したシリコンプロセスを
用いることができるので、製造が容易になる。
【００３９】１実施の形態では、上記第１の絶縁膜の厚
さは２ｎｍ〜５ｎｍであり、上記導電体の微粒子の直径
は３ｎｍ〜７ｎｍであることを特徴としている。
さは２ｎｍ〜５ｎｍであり、上記導電体の微粒子の直径
は３ｎｍ〜７ｎｍであることを特徴としている。
【００４０】上記実施の形態によれば、上記第１の絶縁
膜の厚さを２ｎｍ〜５ｎｍとしているので、電荷がトン
ネル現象でシリコン酸化膜を透過する確率が増して記憶
保持時間が減少したり、短チャネル効果が増して素子の
微細化が困難となることを防ぐことができる。また、上
記導電体の微粒子の直径を３ｎｍ〜７ｎｍとしているの
で、量子サイズ効果が大きくなって電荷の移動に大きな
電圧が必要となったり、短チャネル効果が増して素子の
微細化が困難となることを防ぐことができる。したがっ
て、記憶保持時間が長く、低電圧動作で、微細化が容易
なメモリ素子が提供される。
膜の厚さを２ｎｍ〜５ｎｍとしているので、電荷がトン
ネル現象でシリコン酸化膜を透過する確率が増して記憶
保持時間が減少したり、短チャネル効果が増して素子の
微細化が困難となることを防ぐことができる。また、上
記導電体の微粒子の直径を３ｎｍ〜７ｎｍとしているの
で、量子サイズ効果が大きくなって電荷の移動に大きな
電圧が必要となったり、短チャネル効果が増して素子の
微細化が困難となることを防ぐことができる。したがっ
て、記憶保持時間が長く、低電圧動作で、微細化が容易
なメモリ素子が提供される。
【００４１】また、第７の発明であるメモリ素子は、電
界効果型トランジスタのゲート絶縁膜が上記第６の発明
のメモリ膜からなることを特徴としている。
界効果型トランジスタのゲート絶縁膜が上記第６の発明
のメモリ膜からなることを特徴としている。
【００４２】上記第７の発明のメモリ素子は、第６の発
明のメモリ膜をゲート絶縁膜とする電界効果トランジス
タ型メモリ素子である。これにより、例えば、±３Ｖで
の書き込み及び消去、１Ｖでの非破壊読み出しが可能で
ある。したがって、従来技術のフラッシュメモリに比べ
て著しい低電圧動作が可能で、低消費電力化が可能とな
り、素子の信頼性が向上する。
明のメモリ膜をゲート絶縁膜とする電界効果トランジス
タ型メモリ素子である。これにより、例えば、±３Ｖで
の書き込み及び消去、１Ｖでの非破壊読み出しが可能で
ある。したがって、従来技術のフラッシュメモリに比べ
て著しい低電圧動作が可能で、低消費電力化が可能とな
り、素子の信頼性が向上する。
【００４３】１実施の形態では、ＳＯＩ基板上に形成さ
れたことを特徴としている。
れたことを特徴としている。
【００４４】上記実施の形態によれば、ソース領域及び
ドレイン領域と、ボディとの接合容量を非常に小さくす
ることができる。さらにまた、ＳＯＩ基板を用いると、
ソース領域及びドレイン領域の深さを浅くするのが容易
であり、短チャネル効果を抑制し、メモリ素子を更に微
細化することができる。
ドレイン領域と、ボディとの接合容量を非常に小さくす
ることができる。さらにまた、ＳＯＩ基板を用いると、
ソース領域及びドレイン領域の深さを浅くするのが容易
であり、短チャネル効果を抑制し、メモリ素子を更に微
細化することができる。
【００４５】また、第８の発明である半導体集積回路
は、上記第７の発明のメモリ素子を集積したことを特徴
としている。
は、上記第７の発明のメモリ素子を集積したことを特徴
としている。
【００４６】上記発明によれば、低電源電圧で動作可能
で、低消費電力であるメモリ集積回路が提供される。
で、低消費電力であるメモリ集積回路が提供される。
【００４７】また、第９の発明である半導体記憶装置
は、半導体基板の表面に、一方向に蛇行して延びる複数
の素子分離領域が上記一方向に垂直な方向に関して並ん
で形成されて、隣り合う素子分離領域の間にそれぞれ上
記一方向に蛇行して延びる活性領域が定められ、上記各
活性領域内の蛇行の各折り返し箇所に、それぞれソース
領域またはドレイン領域として働く不純物拡散領域が形
成されて、同一の活性領域内で隣り合う上記不純物拡散
領域の間にそれぞれチャネル領域が定められ、上記半導
体基板上に、上記一方向に垂直な方向にストレートに延
びる複数のワード線が、それぞれ第６の発明のメモリ膜
を介して各活性領域内のチャネル領域上を通るように設
けられ、上記半導体基板上に、上記一方向にストレート
に延びる第１のビット線が、同一の活性領域内の蛇行の
片側の折り返し箇所に設けられた上記不純物拡散領域上
を通るように設けられるとともに、上記一方向にストレ
ートに延びる第２のビット線が、同一の活性領域内で蛇
行の他方の側の折り返し箇所に設けられた上記不純物拡
散領域上を通るように設けられ、上記第１のビット線、
第２のビット線がそれぞれ直下に存する上記不純物拡散
領域とコンタクト孔を介して接続され、上記半導体基板
は表面側にウェル領域を有し、このウェル領域が上記素
子分離領域によって区分されていることを特徴としてい
る。
は、半導体基板の表面に、一方向に蛇行して延びる複数
の素子分離領域が上記一方向に垂直な方向に関して並ん
で形成されて、隣り合う素子分離領域の間にそれぞれ上
記一方向に蛇行して延びる活性領域が定められ、上記各
活性領域内の蛇行の各折り返し箇所に、それぞれソース
領域またはドレイン領域として働く不純物拡散領域が形
成されて、同一の活性領域内で隣り合う上記不純物拡散
領域の間にそれぞれチャネル領域が定められ、上記半導
体基板上に、上記一方向に垂直な方向にストレートに延
びる複数のワード線が、それぞれ第６の発明のメモリ膜
を介して各活性領域内のチャネル領域上を通るように設
けられ、上記半導体基板上に、上記一方向にストレート
に延びる第１のビット線が、同一の活性領域内の蛇行の
片側の折り返し箇所に設けられた上記不純物拡散領域上
を通るように設けられるとともに、上記一方向にストレ
ートに延びる第２のビット線が、同一の活性領域内で蛇
行の他方の側の折り返し箇所に設けられた上記不純物拡
散領域上を通るように設けられ、上記第１のビット線、
第２のビット線がそれぞれ直下に存する上記不純物拡散
領域とコンタクト孔を介して接続され、上記半導体基板
は表面側にウェル領域を有し、このウェル領域が上記素
子分離領域によって区分されていることを特徴としてい
る。
【００４８】上記構成によれば、各メモリセルのメモリ
膜として第６の発明のメモリ膜を使っているので、低電
圧駆動が可能である。また、１つのセルの面積が４Ｆ２
（Ｆは最小加工ピッチ）であり、従来のＡＮＤ型メモリ
セルアレイよりも小さい。したがって、低消費電力化、
高信頼性化、高集積化が可能となる。
膜として第６の発明のメモリ膜を使っているので、低電
圧駆動が可能である。また、１つのセルの面積が４Ｆ２
（Ｆは最小加工ピッチ）であり、従来のＡＮＤ型メモリ
セルアレイよりも小さい。したがって、低消費電力化、
高信頼性化、高集積化が可能となる。
【００４９】また、第１０の発明である半導体記憶装置
は、半導体基板の表面に、一方向に蛇行して延びる複数
の素子分離領域が上記一方向に垂直な方向に関して並ん
で形成されて、隣り合う素子分離領域の間にそれぞれ上
記一方向に蛇行して延びる活性領域が定められ、上記各
活性領域内の蛇行の各折り返し箇所に、それぞれソース
領域またはドレイン領域として働く不純物拡散領域が形
成されて、同一の活性領域内で隣り合う上記不純物拡散
領域の間にそれぞれチャネル領域が定められ、上記半導
体基板上に、上記一方向に垂直な方向にストレートに延
びる複数のワード線が、それぞれ第６の発明のメモリ膜
を介して各活性領域内のチャネル領域上を通るように設
けられ、上記半導体基板上に、上記一方向にストレート
に延びる第１のビット線が、同一の活性領域内の蛇行の
片側の折り返し箇所に設けられた上記不純物拡散領域上
を通るように設けられるとともに、上記一方向にストレ
ートに延びる第２のビット線が、同一の活性領域内で蛇
行の他方の側の折り返し箇所に設けられた上記不純物拡
散領域上を通るように設けられ、上記第１のビット線、
第２のビット線がそれぞれ直下に存する上記不純物拡散
領域とコンタクト孔を介して接続され、上記半導体基板
として、絶縁体上にシリコンからなるボディを有するＳ
ＯＩ基板を備え、このＳＯＩ基板のボディが上記活性領
域を構成することを特徴としている。
は、半導体基板の表面に、一方向に蛇行して延びる複数
の素子分離領域が上記一方向に垂直な方向に関して並ん
で形成されて、隣り合う素子分離領域の間にそれぞれ上
記一方向に蛇行して延びる活性領域が定められ、上記各
活性領域内の蛇行の各折り返し箇所に、それぞれソース
領域またはドレイン領域として働く不純物拡散領域が形
成されて、同一の活性領域内で隣り合う上記不純物拡散
領域の間にそれぞれチャネル領域が定められ、上記半導
体基板上に、上記一方向に垂直な方向にストレートに延
びる複数のワード線が、それぞれ第６の発明のメモリ膜
を介して各活性領域内のチャネル領域上を通るように設
けられ、上記半導体基板上に、上記一方向にストレート
に延びる第１のビット線が、同一の活性領域内の蛇行の
片側の折り返し箇所に設けられた上記不純物拡散領域上
を通るように設けられるとともに、上記一方向にストレ
ートに延びる第２のビット線が、同一の活性領域内で蛇
行の他方の側の折り返し箇所に設けられた上記不純物拡
散領域上を通るように設けられ、上記第１のビット線、
第２のビット線がそれぞれ直下に存する上記不純物拡散
領域とコンタクト孔を介して接続され、上記半導体基板
として、絶縁体上にシリコンからなるボディを有するＳ
ＯＩ基板を備え、このＳＯＩ基板のボディが上記活性領
域を構成することを特徴としている。
【００５０】上記第１０の発明の半導体記憶装置によれ
ば、上記第９の発明の半導体記憶装置と同様な作用・効
果を奏する。
ば、上記第９の発明の半導体記憶装置と同様な作用・効
果を奏する。
【００５１】更にまた、厚い埋め込み酸化膜の存在のた
めに、ボディと基板との間の静電容量を非常に小さくす
ることができる。また、ＳＯＩ基板を用いると、ソース
領域及びドレイン領域とボディとの接合容量を非常に小
さくすることができる。そのため、容量を充電するため
の消費電流を小さくすることができる。さらにまた、Ｓ
ＯＩ基板を用いると、ソース領域及びドレイン領域の深
さを浅くするのが容易であり、短チャネル効果を抑制
し、素子を更に微細化することができる。したがって、
低消費電力化及び微細化が可能となる。
めに、ボディと基板との間の静電容量を非常に小さくす
ることができる。また、ＳＯＩ基板を用いると、ソース
領域及びドレイン領域とボディとの接合容量を非常に小
さくすることができる。そのため、容量を充電するため
の消費電流を小さくすることができる。さらにまた、Ｓ
ＯＩ基板を用いると、ソース領域及びドレイン領域の深
さを浅くするのが容易であり、短チャネル効果を抑制
し、素子を更に微細化することができる。したがって、
低消費電力化及び微細化が可能となる。
【００５２】１実施の形態では、上記ワード線のうち上
記チャネル領域上に存する部分がゲート電極を構成する
ことを特徴としている。
記チャネル領域上に存する部分がゲート電極を構成する
ことを特徴としている。
【００５３】上記実施の形態によれば、ワード線の一部
をゲート電極としており、ゲート電極とワード線を接続
するためにコンタクトや上部配線を用いる必要がない。
そのため、メモリセルの構造が単純化され、製造工程を
減らすことができる。したがって、製造コストを下げる
ことができる。
をゲート電極としており、ゲート電極とワード線を接続
するためにコンタクトや上部配線を用いる必要がない。
そのため、メモリセルの構造が単純化され、製造工程を
減らすことができる。したがって、製造コストを下げる
ことができる。
【００５４】１実施の形態では、書き込み時及び消去時
において、選択されたメモリセルにおいて、上記ワード
線と上記第３のビット線との間の電位差の絶対値ＶがＶ
＝Ｖ ＤＤであるとき、選択ワード線もしくは選択ビット
線のどちらか一方にのみ接続されているメモリセルにお
いて、ＶＤＤ／３≦Ｖ＜ＶＤＤ／２となることを特徴と
している。
において、選択されたメモリセルにおいて、上記ワード
線と上記第３のビット線との間の電位差の絶対値ＶがＶ
＝Ｖ ＤＤであるとき、選択ワード線もしくは選択ビット
線のどちらか一方にのみ接続されているメモリセルにお
いて、ＶＤＤ／３≦Ｖ＜ＶＤＤ／２となることを特徴と
している。
【００５５】上記実施の形態によれば、選択されたメモ
リセルのメモリ膜にかかる電圧と、非選択のメモリセル
のメモリ膜にかかる電圧の最大値との比が大きく、ラン
ダムアクセスが可能で、動作マージンの大きなメモリを
実現することが可能となる。
リセルのメモリ膜にかかる電圧と、非選択のメモリセル
のメモリ膜にかかる電圧の最大値との比が大きく、ラン
ダムアクセスが可能で、動作マージンの大きなメモリを
実現することが可能となる。
【００５６】また、第１１の発明である半導体集積回路
は、第９または第１０の発明の半導体記憶装置と、ロジ
ック回路とを混載したことを特徴としている。
は、第９または第１０の発明の半導体記憶装置と、ロジ
ック回路とを混載したことを特徴としている。
【００５７】上記第１１の発明の半導体集積回路によれ
ば、第９または第１０の発明の半導体記憶装置のセル面
積は４Ｆ２と、通常の１トランジスタ型不揮発性メモリ
のメモリセル面積より小さいので、メモリが占める面積
を小さくできる。その分、論理回路や他のメモリの面積
を大きくとることができ、機能の向上を図ることができ
る。もしくは、メモリの記憶容量を大きくとることがで
きる。その場合、例えば、大規模なプログラムを一時的
に読みこみ、電源を切断した後もそのプログラムを保持
し、電源を再投入した後もプログラムを実行するといっ
たことが可能になり、かつ、そのプログラムを他のプロ
グラムと入れかえることもできる。したがって、集積回
路の集積度を向上し、機能の向上を図ることができる。
ば、第９または第１０の発明の半導体記憶装置のセル面
積は４Ｆ２と、通常の１トランジスタ型不揮発性メモリ
のメモリセル面積より小さいので、メモリが占める面積
を小さくできる。その分、論理回路や他のメモリの面積
を大きくとることができ、機能の向上を図ることができ
る。もしくは、メモリの記憶容量を大きくとることがで
きる。その場合、例えば、大規模なプログラムを一時的
に読みこみ、電源を切断した後もそのプログラムを保持
し、電源を再投入した後もプログラムを実行するといっ
たことが可能になり、かつ、そのプログラムを他のプロ
グラムと入れかえることもできる。したがって、集積回
路の集積度を向上し、機能の向上を図ることができる。
【００５８】また、第１２の発明である携帯電子機器
は、第８または第１１の発明の半導体集積回路を具備し
たことを特徴としている。
は、第８または第１１の発明の半導体集積回路を具備し
たことを特徴としている。
【００５９】上記第１２の発明によれば、ＬＳＩ部を高
機能化、低消費電力化することができるので、高機能で
電池寿命の長い携帯電子機器が提供される。
機能化、低消費電力化することができるので、高機能で
電池寿命の長い携帯電子機器が提供される。
【００６０】
【発明の実施の形態】以下のメモリ膜に関する実施の形
態では、半導体基板としてシリコン基板を用いた場合を
示しているが、半導体であれば特にこれに限定されな
い。なお、以下の実施の形態では、Ｎチャネル型素子を
メモリとした場合について述べているが、Ｐチャネル型
素子をメモリとして用いてもよい。この場合は、不純物
の導電型を全て逆にすれば良い。
態では、半導体基板としてシリコン基板を用いた場合を
示しているが、半導体であれば特にこれに限定されな
い。なお、以下の実施の形態では、Ｎチャネル型素子を
メモリとした場合について述べているが、Ｐチャネル型
素子をメモリとして用いてもよい。この場合は、不純物
の導電型を全て逆にすれば良い。
【００６１】（実施の形態１）本発明の実施の形態１
を、図１〜図６を用いて説明する。本実施の形態は、電
荷の保持が可能なメモリ膜及びその製造方法に関する。
を、図１〜図６を用いて説明する。本実施の形態は、電
荷の保持が可能なメモリ膜及びその製造方法に関する。
【００６２】低電圧で電荷の注入及び放出が可能なメモ
リ膜を実現するべく、図１及び図２に示す手順でメモリ
膜を形成した。
リ膜を実現するべく、図１及び図２に示す手順でメモリ
膜を形成した。
【００６３】まず、シリコン基板１１１上に、９００℃
のＮ２Ｏ雰囲気中で、厚さ２ｎｍのシリコン酸化膜１１
２を形成した。なお、このシリコン酸化膜１１２の形成
には化学的気相成長法（ＣＶＤ法）を用いることもでき
る。なお、ゲート酸化膜として電界効果トランジスタを
形成する場合は界面準位の少ない熱酸化法によるのが好
ましい。
のＮ２Ｏ雰囲気中で、厚さ２ｎｍのシリコン酸化膜１１
２を形成した。なお、このシリコン酸化膜１１２の形成
には化学的気相成長法（ＣＶＤ法）を用いることもでき
る。なお、ゲート酸化膜として電界効果トランジスタを
形成する場合は界面準位の少ない熱酸化法によるのが好
ましい。
【００６４】次に、６２０℃のＳｉＨ４雰囲気中で減圧
化学的気相成長法（ＬＰＣＶＤ法）によりポリシリコン
を成長させたところ、ポリシリコンは層状に成長し、厚
さ５ｎｍのポリシリコン膜１１３が形成した（図１
（ａ））。
化学的気相成長法（ＬＰＣＶＤ法）によりポリシリコン
を成長させたところ、ポリシリコンは層状に成長し、厚
さ５ｎｍのポリシリコン膜１１３が形成した（図１
（ａ））。
【００６５】次に、９００℃のＮ２Ｏ雰囲気中で、ポリ
シリコン膜１１３を酸化して、厚さ２ｎｍのシリコン酸
化膜１１２Ｂを形成した。次いで、６２０℃のＳｉＨ４
雰囲気中でＬＰＣＶＤ法によりシリコンを成長させたと
ころ、シリコンは層状には成長せず、シリコン微粒子が
散点状に形成されることを発見した。すなわち、シリコ
ン単結晶基板を熱酸化して形成した酸化膜上ではポリシ
リコン膜が層状に成長するが、同じシリコン成長条件を
用いても、ポリシリコン膜を熱酸化して形成した酸化膜
上ではシリコン微粒子が散点状に形成された。かくし
て、シリコン酸化膜１１２Ｂの表面に第１のシリコン微
粒子１１４が形成された（図１（ｂ））。なお、シリコ
ン酸化膜１１２Ｂの表面に沿った平面内では、第１のシ
リコン微粒子１１４の形成位置は実質的にランダムであ
った。
シリコン膜１１３を酸化して、厚さ２ｎｍのシリコン酸
化膜１１２Ｂを形成した。次いで、６２０℃のＳｉＨ４
雰囲気中でＬＰＣＶＤ法によりシリコンを成長させたと
ころ、シリコンは層状には成長せず、シリコン微粒子が
散点状に形成されることを発見した。すなわち、シリコ
ン単結晶基板を熱酸化して形成した酸化膜上ではポリシ
リコン膜が層状に成長するが、同じシリコン成長条件を
用いても、ポリシリコン膜を熱酸化して形成した酸化膜
上ではシリコン微粒子が散点状に形成された。かくし
て、シリコン酸化膜１１２Ｂの表面に第１のシリコン微
粒子１１４が形成された（図１（ｂ））。なお、シリコ
ン酸化膜１１２Ｂの表面に沿った平面内では、第１のシ
リコン微粒子１１４の形成位置は実質的にランダムであ
った。
【００６６】次に、９００℃のＮ２Ｏ雰囲気中で酸化し
たところ、第１のシリコン微粒子１１４の表面は酸化さ
れたが、内部には結晶のシリコンが残っていた（図１
（ｃ））。その残った第１のシリコン微粒子１１４の直
径は、約５ｎｍであった。
たところ、第１のシリコン微粒子１１４の表面は酸化さ
れたが、内部には結晶のシリコンが残っていた（図１
（ｃ））。その残った第１のシリコン微粒子１１４の直
径は、約５ｎｍであった。
【００６７】次に、６２０℃のＳｉＨ４雰囲気中でＬＰ
ＣＶＤ法によりシリコンを成長させたところ、シリコン
微粒子が散点状に形成され、第２のシリコン微粒子１１
５が形成された（図３（ｄ））。この第２のシリコン微
粒子１１５は、第１のシリコン微粒子１１４の斜め上方
にシリコン酸化膜を介して隣接して形成されるものが多
かった。ただし、平面方向には、第２のシリコン微粒子
１１５の形成位置は、第１のシリコン微粒子１１４の形
成位置と同様に、実質的にランダムであった。
ＣＶＤ法によりシリコンを成長させたところ、シリコン
微粒子が散点状に形成され、第２のシリコン微粒子１１
５が形成された（図３（ｄ））。この第２のシリコン微
粒子１１５は、第１のシリコン微粒子１１４の斜め上方
にシリコン酸化膜を介して隣接して形成されるものが多
かった。ただし、平面方向には、第２のシリコン微粒子
１１５の形成位置は、第１のシリコン微粒子１１４の形
成位置と同様に、実質的にランダムであった。
【００６８】次に、９００℃のＮ２Ｏ雰囲気中で酸化し
たところ、第２のシリコン微粒子１１５の表面は酸化さ
れたが、内部には結晶のシリコンが残っていた（図２
（ｅ））。その残った第２のシリコン微粒子１１５の直
径は、約５ｎｍであった。
たところ、第２のシリコン微粒子１１５の表面は酸化さ
れたが、内部には結晶のシリコンが残っていた（図２
（ｅ））。その残った第２のシリコン微粒子１１５の直
径は、約５ｎｍであった。
【００６９】次に、ＬＰＣＶＤ法により電極となるポリ
シリコン膜を形成した（図２（ｆ））。これにより、電
極となるシリコン基板１１１と電極ポリシリコン膜１１
６とに挟まれたメモリ膜１３０が完成した。第１のシリ
コン微粒子１１４と第２のシリコン微粒子１１５を合わ
せたシリコン微粒子の数密度は、３×１０１１ｃｍ− ２
程度であった。
シリコン膜を形成した（図２（ｆ））。これにより、電
極となるシリコン基板１１１と電極ポリシリコン膜１１
６とに挟まれたメモリ膜１３０が完成した。第１のシリ
コン微粒子１１４と第２のシリコン微粒子１１５を合わ
せたシリコン微粒子の数密度は、３×１０１１ｃｍ− ２
程度であった。
【００７０】上記の製造手順によれば、メモリ膜１３０
の形成にあたって、４回の熱酸化工程と３回のＬＰＣＶ
Ｄ工程を繰り返しただけであり、シリコン微粒子の形成
位置の制御は全くしていない。しかしながら、ポリシリ
コン膜１１３と第１のシリコン微粒子１１４とを隔てる
酸化膜厚Ｓ１はほぼ一定である。同様に、第１のシリコ
ン微粒子１１４と第２のシリコン微粒子１１５とを隔て
る酸化膜厚（第１のシリコン微粒子と第２のシリコン微
粒子との最近接距離）Ｓ２は場所によらずほぼ一定であ
り、第２のシリコン微粒子１１５と電極ポリシリコン膜
１１６とを隔てる酸化膜厚Ｓ３もほぼ一定である。した
がって、簡単な工程で電気特性が安定したメモリ膜１３
０を形成することが可能である。このように酸化膜厚を
一定にするためには、上記製造手順に示したように、酸
化膜厚を制御しやすい熱酸化を用いるのが最も適してい
る。なお、ポリシリコン膜１１３の酸化、第１のシリコ
ン微粒子１１４の酸化、第２のシリコン微粒子１１５の
酸化を、それぞれＣＶＤ法による酸化膜の堆積で置き換
えることもできる。
の形成にあたって、４回の熱酸化工程と３回のＬＰＣＶ
Ｄ工程を繰り返しただけであり、シリコン微粒子の形成
位置の制御は全くしていない。しかしながら、ポリシリ
コン膜１１３と第１のシリコン微粒子１１４とを隔てる
酸化膜厚Ｓ１はほぼ一定である。同様に、第１のシリコ
ン微粒子１１４と第２のシリコン微粒子１１５とを隔て
る酸化膜厚（第１のシリコン微粒子と第２のシリコン微
粒子との最近接距離）Ｓ２は場所によらずほぼ一定であ
り、第２のシリコン微粒子１１５と電極ポリシリコン膜
１１６とを隔てる酸化膜厚Ｓ３もほぼ一定である。した
がって、簡単な工程で電気特性が安定したメモリ膜１３
０を形成することが可能である。このように酸化膜厚を
一定にするためには、上記製造手順に示したように、酸
化膜厚を制御しやすい熱酸化を用いるのが最も適してい
る。なお、ポリシリコン膜１１３の酸化、第１のシリコ
ン微粒子１１４の酸化、第２のシリコン微粒子１１５の
酸化を、それぞれＣＶＤ法による酸化膜の堆積で置き換
えることもできる。
【００７１】次に、上記の手順で作製したメモリ膜１３
０の特性を示す。図３及び図４は、メモリ膜１３０の容
量と電圧の関係を示すグラフである。図３は、Ｖｇを＋
３Ｖから−３Ｖに走査し、その後再び＋３Ｖに走査した
ときの特性である。図４は、Ｖｇを＋１Ｖから−１Ｖに
走査し、その後再び＋１Ｖに走査したときの特性であ
る。図３及び図４中、Ｖｇはシリコン基板１１１に対し
て電極ポリシリコン膜１１６に印加した電圧を、Ｃは単
位面積あたりの静電容量を示す。図３からＶｇが−３Ｖ
になるとメモリ膜に書き込みが行われ、グラフが右にシ
フトし、ヒステリシス特性が現れることが分かった。な
お、図示しないが、Ｖｇが＋３Ｖになるとグラフが元に
戻ることから、消去が行われることが分かった。一方、
図４からＶｇが±１Ｖの範囲内ではヒステリシス特性が
現れず、書き込みも消去も行われないことが分かった。
上記メモリ膜１３０を作製する手順を用いた場合、上記
特性が再現性よく現れた。
０の特性を示す。図３及び図４は、メモリ膜１３０の容
量と電圧の関係を示すグラフである。図３は、Ｖｇを＋
３Ｖから−３Ｖに走査し、その後再び＋３Ｖに走査した
ときの特性である。図４は、Ｖｇを＋１Ｖから−１Ｖに
走査し、その後再び＋１Ｖに走査したときの特性であ
る。図３及び図４中、Ｖｇはシリコン基板１１１に対し
て電極ポリシリコン膜１１６に印加した電圧を、Ｃは単
位面積あたりの静電容量を示す。図３からＶｇが−３Ｖ
になるとメモリ膜に書き込みが行われ、グラフが右にシ
フトし、ヒステリシス特性が現れることが分かった。な
お、図示しないが、Ｖｇが＋３Ｖになるとグラフが元に
戻ることから、消去が行われることが分かった。一方、
図４からＶｇが±１Ｖの範囲内ではヒステリシス特性が
現れず、書き込みも消去も行われないことが分かった。
上記メモリ膜１３０を作製する手順を用いた場合、上記
特性が再現性よく現れた。
【００７２】なお、書き込み・消去が行われ始める電圧
はポリシリコン膜１１３の酸化量により変化した。上記
の例ではポリシリコン膜１１３の酸化量は２ｎｍであっ
たが、この酸化量を１．５ｎｍにしたときは、Ｖｇを−
１．５Ｖにすると書き込みが行われ、Ｖｇを１．５Ｖに
すると消去が行われた。このとき、Ｖｇ＝±０．５Ｖで
は書き込みも消去も行われなかった。
はポリシリコン膜１１３の酸化量により変化した。上記
の例ではポリシリコン膜１１３の酸化量は２ｎｍであっ
たが、この酸化量を１．５ｎｍにしたときは、Ｖｇを−
１．５Ｖにすると書き込みが行われ、Ｖｇを１．５Ｖに
すると消去が行われた。このとき、Ｖｇ＝±０．５Ｖで
は書き込みも消去も行われなかった。
【００７３】図５及び図６は、本実施の形態であるメモ
リ膜１１３の詳細な断面図である。図５は、第１のシリ
コン微粒子１１４及び第２のシリコン微粒子１１５を熱
酸化してメモリ膜１３０を作製した場合の断面図であ
る。図６は、第１のシリコン微粒子１１４及び第２のシ
リコン微粒子１１５を熱酸化するのに代えて、ＣＶＤ法
により酸化膜を堆積してメモリ膜１３０′を作製した場
合の断面図である。図５（ｂ）及び図６（ｂ）は、それ
ぞれ図５（ａ）及び図６（ａ）の拡大図である。図５
（ｂ）と図６（ｂ）とを比較すれば分かるように、電極
ポリシリコン膜１１６と酸化膜１１２Ｂとの界面は、第
１のシリコン微粒子１１４及び第２のシリコン微粒子１
１５を熱酸化した場合の方が、第１のシリコン微粒子１
１４及び第２のシリコン微粒子１１５にＣＶＤ法により
酸化膜を堆積した場合よりも、凹凸が著しい。
リ膜１１３の詳細な断面図である。図５は、第１のシリ
コン微粒子１１４及び第２のシリコン微粒子１１５を熱
酸化してメモリ膜１３０を作製した場合の断面図であ
る。図６は、第１のシリコン微粒子１１４及び第２のシ
リコン微粒子１１５を熱酸化するのに代えて、ＣＶＤ法
により酸化膜を堆積してメモリ膜１３０′を作製した場
合の断面図である。図５（ｂ）及び図６（ｂ）は、それ
ぞれ図５（ａ）及び図６（ａ）の拡大図である。図５
（ｂ）と図６（ｂ）とを比較すれば分かるように、電極
ポリシリコン膜１１６と酸化膜１１２Ｂとの界面は、第
１のシリコン微粒子１１４及び第２のシリコン微粒子１
１５を熱酸化した場合の方が、第１のシリコン微粒子１
１４及び第２のシリコン微粒子１１５にＣＶＤ法により
酸化膜を堆積した場合よりも、凹凸が著しい。
【００７４】なお、基板としてシリコン基板を用いてい
るが、半導体であればこの限りではない。また、電極ポ
リシリコン膜１１６の材質はこれに限らず、ゲルマニウ
ム、ガリウム砒素などの半導体や、アルミニウム、銅、
銀、金などの金属でもよく、導電性を有すれば良い。
るが、半導体であればこの限りではない。また、電極ポ
リシリコン膜１１６の材質はこれに限らず、ゲルマニウ
ム、ガリウム砒素などの半導体や、アルミニウム、銅、
銀、金などの金属でもよく、導電性を有すれば良い。
【００７５】シリコン基板１１１上には、シリコン酸化
膜１１２を介してポリシリコン膜１１３が形成されてい
る。ポリシリコン膜１１３と電極ポリシリコン膜１１６
との間には、シリコン酸化膜１１２Ｂがあり、このシリ
コン酸化膜１１２Ｂ中には、シリコン微粒子が形成され
ている。このポリシリコン微粒子は、その位置によって
二種類に分けることができる。一方は、ポリシリコン膜
１１３の近くにある第１のシリコン微粒子１１４であ
る。他方は、シリコン微粒子１１４の斜め上方に位置す
る第２のシリコン微粒子１１５である。
膜１１２を介してポリシリコン膜１１３が形成されてい
る。ポリシリコン膜１１３と電極ポリシリコン膜１１６
との間には、シリコン酸化膜１１２Ｂがあり、このシリ
コン酸化膜１１２Ｂ中には、シリコン微粒子が形成され
ている。このポリシリコン微粒子は、その位置によって
二種類に分けることができる。一方は、ポリシリコン膜
１１３の近くにある第１のシリコン微粒子１１４であ
る。他方は、シリコン微粒子１１４の斜め上方に位置す
る第２のシリコン微粒子１１５である。
【００７６】なお、ポリシリコン膜１１３、第１のシリ
コン微粒子１１４及び第２のシリコン微粒子１１５の材
質はこれに限らず、ゲルマニウム、ガリウム砒素などの
半導体や、アルミニウム、銅、銀、金などの金属でもよ
く、導電性の物質であれば良い。また、シリコン酸化膜
１１２，１１２Ｂの材質はこれに限らず、シリコン窒化
膜、シリコン酸化膜とシリコン窒化膜の積層膜、金属酸
化膜など、電気絶縁性の物質であれば良い。シリコン基
板１１１とポリシリコン膜１１３とに挟まれたシリコン
酸化膜１１２の厚さは、例えば１ｎｍ〜６ｎｍとするこ
とが好ましく、ポリシリコン膜１１３の厚さは、例えば
０．５ｎｍ〜１０ｎｍとすることが好ましく、第１のシ
リコン微粒子１１４及び第２のシリコン微粒子１１５の
直径は、例えば２ｎｍ〜１０ｎｍとすることが好ましい
が、ぞれぞれこの限りではない。ただし、シリコン基板
１１１とポリシリコン膜１１３とに挟まれたシリコン酸
化膜１１２の厚さは、あまり薄いと電荷がトンネル現象
でシリコン酸化膜を透過する確率が増して記憶保持時間
が減少し、あまり厚いと短チャネル効果が増して素子の
微細化が困難となるので、２ｎｍ〜５ｎｍとするのがよ
り望ましい。更にまた、第１のシリコン微粒子１１４及
び第２のシリコン微粒子１１５の直径は、あまり小さい
と量子サイズ効果が大きくなって、電荷の移動に大きな
電圧が必要となり、あまり大きいと短チャネル効果が増
して素子の微細化が困難となるので、３ｎｍ〜７ｎｍと
するのがより望ましい。
コン微粒子１１４及び第２のシリコン微粒子１１５の材
質はこれに限らず、ゲルマニウム、ガリウム砒素などの
半導体や、アルミニウム、銅、銀、金などの金属でもよ
く、導電性の物質であれば良い。また、シリコン酸化膜
１１２，１１２Ｂの材質はこれに限らず、シリコン窒化
膜、シリコン酸化膜とシリコン窒化膜の積層膜、金属酸
化膜など、電気絶縁性の物質であれば良い。シリコン基
板１１１とポリシリコン膜１１３とに挟まれたシリコン
酸化膜１１２の厚さは、例えば１ｎｍ〜６ｎｍとするこ
とが好ましく、ポリシリコン膜１１３の厚さは、例えば
０．５ｎｍ〜１０ｎｍとすることが好ましく、第１のシ
リコン微粒子１１４及び第２のシリコン微粒子１１５の
直径は、例えば２ｎｍ〜１０ｎｍとすることが好ましい
が、ぞれぞれこの限りではない。ただし、シリコン基板
１１１とポリシリコン膜１１３とに挟まれたシリコン酸
化膜１１２の厚さは、あまり薄いと電荷がトンネル現象
でシリコン酸化膜を透過する確率が増して記憶保持時間
が減少し、あまり厚いと短チャネル効果が増して素子の
微細化が困難となるので、２ｎｍ〜５ｎｍとするのがよ
り望ましい。更にまた、第１のシリコン微粒子１１４及
び第２のシリコン微粒子１１５の直径は、あまり小さい
と量子サイズ効果が大きくなって、電荷の移動に大きな
電圧が必要となり、あまり大きいと短チャネル効果が増
して素子の微細化が困難となるので、３ｎｍ〜７ｎｍと
するのがより望ましい。
【００７７】シリコン微粒子を含むシリコン酸化膜の厚
さ（すなわち、電極ポリシリコン膜１１６とシリコン微
粒子を含むシリコン酸化膜１１２Ｂとの界面と、ポリシ
リコン膜１１３とシリコン微粒子を含むシリコン酸化膜
１１２Ｂとの界面との間の距離）Ｗは、次式を満たすの
が望ましい。 Ｗ≦２Ｈ＋Ｓ１ …（１）
さ（すなわち、電極ポリシリコン膜１１６とシリコン微
粒子を含むシリコン酸化膜１１２Ｂとの界面と、ポリシ
リコン膜１１３とシリコン微粒子を含むシリコン酸化膜
１１２Ｂとの界面との間の距離）Ｗは、次式を満たすの
が望ましい。 Ｗ≦２Ｈ＋Ｓ１ …（１）
【００７８】ここで、Ｈはシリコン微粒子の平均直径ま
たは平均高さ、Ｓ１は第１のシリコン微粒子１１４とポ
リシリコン膜１１３とを隔てるシリコン酸化膜厚であ
る。例として、Ｈが５ｎｍ、Ｓ１が２ｎｍのとき、
（１）式によるとＷは１２ｎｍ以下となる。（１）式
は、第２のシリコン微粒子１１５の多くが第１のシリコ
ン微粒子１１４の斜め上方に位置するときに満たされ
る。（１）式を満たすことにより、メモリ膜１３０，１
３０′の実効的な厚さを薄くすることができ、メモリ膜
１３０の静電容量を増加することが可能になる。
たは平均高さ、Ｓ１は第１のシリコン微粒子１１４とポ
リシリコン膜１１３とを隔てるシリコン酸化膜厚であ
る。例として、Ｈが５ｎｍ、Ｓ１が２ｎｍのとき、
（１）式によるとＷは１２ｎｍ以下となる。（１）式
は、第２のシリコン微粒子１１５の多くが第１のシリコ
ン微粒子１１４の斜め上方に位置するときに満たされ
る。（１）式を満たすことにより、メモリ膜１３０，１
３０′の実効的な厚さを薄くすることができ、メモリ膜
１３０の静電容量を増加することが可能になる。
【００７９】ここで、シリコン微粒子の平均直径または
平均高さＨを評価するには、シリコン微粒子が１０個程
度以上写っている断面ＴＥＭ（透過電子顕微鏡）写真を
用い、この断面ＴＥＭ写真に写っているシリコン微粒子
の直径または高さを平均すればよい。また、シリコン微
粒子を含むシリコン酸化膜１１２Ｂの厚さＷを評価する
には、電極ポリシリコン膜１１６と酸化膜１１２Ｂとの
界面の凹凸が激しいときには、その平均値ＷＡＶを用い
る。ＷＡＶを求めるには、シリコン微粒子が１０個程度
以上写っている断面ＴＥＭ写真を用い、この断面ＴＥＭ
写真内での平均膜厚を採用すればよい。上記実施の形態
で形成したメモリ膜１３０，１３０′の断面ＴＥＭ写真
を用いて上記解析を行ったところ、シリコン微粒子の高
さの平均Ｈは５ｎｍ、第１のシリコン微粒子１１４とポ
リシリコン膜１１３とを隔てるシリコン酸化膜厚Ｓ１は
２ｎｍであり、シリコン微粒子を含むシリコン酸化膜１
１２Ｂの厚さＷＡＶは８ｎｍであり、（１）式を満たし
ていた。
平均高さＨを評価するには、シリコン微粒子が１０個程
度以上写っている断面ＴＥＭ（透過電子顕微鏡）写真を
用い、この断面ＴＥＭ写真に写っているシリコン微粒子
の直径または高さを平均すればよい。また、シリコン微
粒子を含むシリコン酸化膜１１２Ｂの厚さＷを評価する
には、電極ポリシリコン膜１１６と酸化膜１１２Ｂとの
界面の凹凸が激しいときには、その平均値ＷＡＶを用い
る。ＷＡＶを求めるには、シリコン微粒子が１０個程度
以上写っている断面ＴＥＭ写真を用い、この断面ＴＥＭ
写真内での平均膜厚を採用すればよい。上記実施の形態
で形成したメモリ膜１３０，１３０′の断面ＴＥＭ写真
を用いて上記解析を行ったところ、シリコン微粒子の高
さの平均Ｈは５ｎｍ、第１のシリコン微粒子１１４とポ
リシリコン膜１１３とを隔てるシリコン酸化膜厚Ｓ１は
２ｎｍであり、シリコン微粒子を含むシリコン酸化膜１
１２Ｂの厚さＷＡＶは８ｎｍであり、（１）式を満たし
ていた。
【００８０】本実施の形態のメモリ膜の製造方法によれ
ば、シリコン微粒子の形成位置の制御は全く必要とせ
ず、熱酸化工程とＬＰＣＶＤ工程の繰り返しで形成する
ことができる。しかしながら、各ノード（ポリシリコン
膜１１３、第１のシリコン微粒子１１４、第２のシリコ
ン微粒子１１５及び電極ポリシリコン膜１１６）を隔て
る酸化膜厚Ｓ１，Ｓ２，Ｓ３を、それぞれ精密に制御す
ることが可能である。したがって、簡単な工程で電気特
性が安定したメモリ膜を形成することが可能である。
ば、シリコン微粒子の形成位置の制御は全く必要とせ
ず、熱酸化工程とＬＰＣＶＤ工程の繰り返しで形成する
ことができる。しかしながら、各ノード（ポリシリコン
膜１１３、第１のシリコン微粒子１１４、第２のシリコ
ン微粒子１１５及び電極ポリシリコン膜１１６）を隔て
る酸化膜厚Ｓ１，Ｓ２，Ｓ３を、それぞれ精密に制御す
ることが可能である。したがって、簡単な工程で電気特
性が安定したメモリ膜を形成することが可能である。
【００８１】更にまた、メモリ特性の測定によれば、例
えば、±３Ｖでの書き込み及び消去、１Ｖでの非破壊読
み出しが可能であることが示され、従来技術のフラッシ
ュメモリのメモリ膜に比べて著しく低電圧動作が可能で
あることが分かった。また、低電圧動作が可能なため、
従来技術のフラッシュメモリで問題となっていた、高エ
ネルギーの電荷によるメモリ膜の劣化を抑制し、信頼性
を向上することができる。
えば、±３Ｖでの書き込み及び消去、１Ｖでの非破壊読
み出しが可能であることが示され、従来技術のフラッシ
ュメモリのメモリ膜に比べて著しく低電圧動作が可能で
あることが分かった。また、低電圧動作が可能なため、
従来技術のフラッシュメモリで問題となっていた、高エ
ネルギーの電荷によるメモリ膜の劣化を抑制し、信頼性
を向上することができる。
【００８２】本実施の形態で作製されたメモリ膜１３
０，１３０′は、シリコン微粒子１１４，１１５が斜め
に並んでいるので、メモリ膜１３０，１３０′の厚さを
薄くして、静電容量を大きくすることができる。したが
って、例えば、このメモリ膜１３０，１３０′を電界効
果トランジスタのゲート絶縁膜中に導入した場合、実効
的なゲート絶縁膜厚を薄くすることができ、短チャネル
効果を抑制し、メモリ素子の微細化が可能となる。
０，１３０′は、シリコン微粒子１１４，１１５が斜め
に並んでいるので、メモリ膜１３０，１３０′の厚さを
薄くして、静電容量を大きくすることができる。したが
って、例えば、このメモリ膜１３０，１３０′を電界効
果トランジスタのゲート絶縁膜中に導入した場合、実効
的なゲート絶縁膜厚を薄くすることができ、短チャネル
効果を抑制し、メモリ素子の微細化が可能となる。
【００８３】（実施の形態２）本発明の実施の形態２
を、図７〜図９を用いて説明する。本実施の形態は、上
記実施の形態１において、ＬＰＣＶＤ法によるシリコン
成長の回数（実施の形態１では３回）を変えたときのメ
モリ膜特性に関するものである。なお、シリコン基板の
酸化、ポリシリコン膜の酸化及びシリコン微粒子の酸化
はいずれも熱酸化としたものである。
を、図７〜図９を用いて説明する。本実施の形態は、上
記実施の形態１において、ＬＰＣＶＤ法によるシリコン
成長の回数（実施の形態１では３回）を変えたときのメ
モリ膜特性に関するものである。なお、シリコン基板の
酸化、ポリシリコン膜の酸化及びシリコン微粒子の酸化
はいずれも熱酸化としたものである。
【００８４】図７は、ＬＰＣＶＤ法によるシリコン成長
を１回行ったときのメモリ膜の容量と電圧の関係を示す
グラフである。シリコン基板に対する電極ポリシリコン
膜の電位Ｖｇを、＋３Ｖから−３Ｖに走査し、その後再
び＋３Ｖに走査した。メモリ効果は全く現れていない。
このとき、メモリ膜の構造は、電極ポリシリコン膜／酸
化膜／ポリシリコン膜／酸化膜／シリコン基板となって
いた。
を１回行ったときのメモリ膜の容量と電圧の関係を示す
グラフである。シリコン基板に対する電極ポリシリコン
膜の電位Ｖｇを、＋３Ｖから−３Ｖに走査し、その後再
び＋３Ｖに走査した。メモリ効果は全く現れていない。
このとき、メモリ膜の構造は、電極ポリシリコン膜／酸
化膜／ポリシリコン膜／酸化膜／シリコン基板となって
いた。
【００８５】図８は、ＬＰＣＶＤ法によるシリコン成長
を２回行ったときのメモリ膜の容量と電圧の関係を示す
グラフである。ヒステリシスが現れ、メモリ効果が認め
られる。このとき、メモリ膜の構造は、図５において第
２のシリコン微粒子１１５がなく、その分シリコン微粒
子を含むシリコン酸化膜１１２の厚さが薄くなった構造
であった。
を２回行ったときのメモリ膜の容量と電圧の関係を示す
グラフである。ヒステリシスが現れ、メモリ効果が認め
られる。このとき、メモリ膜の構造は、図５において第
２のシリコン微粒子１１５がなく、その分シリコン微粒
子を含むシリコン酸化膜１１２の厚さが薄くなった構造
であった。
【００８６】図９は、ＬＰＣＶＤ法によるシリコン成長
を３回行ったときのメモリ膜の容量と電圧の関係を示す
グラフである。図８に比べてメモリ効果は非常に顕著で
ある。なお、図示しないが、ＬＰＣＶＤ法によるシリコ
ン成長を４回行ったときの特性も、３回行った場合に近
かった。
を３回行ったときのメモリ膜の容量と電圧の関係を示す
グラフである。図８に比べてメモリ効果は非常に顕著で
ある。なお、図示しないが、ＬＰＣＶＤ法によるシリコ
ン成長を４回行ったときの特性も、３回行った場合に近
かった。
【００８７】以上のことから、ＬＰＣＶＤ法によるシリ
コン成長は少なくとも２回行う必要があり、３回以上行
うことがより好ましいことが分かった。なお、５回以上
行うとメモリ膜の実効的な膜厚がさらに厚くなる（静電
容量が減少する）。このメモリ膜を電界効果トランジス
タのゲート絶縁膜中に導入した場合、メモリ膜の実効的
な膜厚が厚いと短チャネル効果の抑制が難しくなり、メ
モリ素子の微細化が難しくなるので、ＬＰＣＶＤ法によ
るシリコン成長は３回〜４回とするのが最も好ましい。
なお、ＬＰＣＶＤ法によるシリコン成長の初回では、ポ
リシリコン膜が形成されるので、シリコン微粒子を形成
するためのＬＰＣＶＤ法によるシリコン成長は少なくと
も１回以上行う必要があり、２回〜３回とするのが最も
好ましい。
コン成長は少なくとも２回行う必要があり、３回以上行
うことがより好ましいことが分かった。なお、５回以上
行うとメモリ膜の実効的な膜厚がさらに厚くなる（静電
容量が減少する）。このメモリ膜を電界効果トランジス
タのゲート絶縁膜中に導入した場合、メモリ膜の実効的
な膜厚が厚いと短チャネル効果の抑制が難しくなり、メ
モリ素子の微細化が難しくなるので、ＬＰＣＶＤ法によ
るシリコン成長は３回〜４回とするのが最も好ましい。
なお、ＬＰＣＶＤ法によるシリコン成長の初回では、ポ
リシリコン膜が形成されるので、シリコン微粒子を形成
するためのＬＰＣＶＤ法によるシリコン成長は少なくと
も１回以上行う必要があり、２回〜３回とするのが最も
好ましい。
【００８８】（実施の形態３）本発明の実施の形態３
を、図１０を用いて説明する。本実施の形態は、上記実
施の形態１のメモリ膜と同じ形態のものを形成する別の
方法に関する。
を、図１０を用いて説明する。本実施の形態は、上記実
施の形態１のメモリ膜と同じ形態のものを形成する別の
方法に関する。
【００８９】図１０は、図５に示すメモリ膜１３０と同
じ形態のものを形成するための別の製造手順を示す図で
ある。まず、シリコン基板１１１上に、９００℃のＮ２
Ｏ雰囲気中で、厚さ２ｎｍのシリコン酸化膜１１２を形
成した。なお、このシリコン酸化膜１１２の形成にはＣ
ＶＤ法を用いることもできるが、ゲート酸化膜として電
界効果トランジスタを形成する場合は界面準位の少ない
熱酸化法によるのが好ましい。
じ形態のものを形成するための別の製造手順を示す図で
ある。まず、シリコン基板１１１上に、９００℃のＮ２
Ｏ雰囲気中で、厚さ２ｎｍのシリコン酸化膜１１２を形
成した。なお、このシリコン酸化膜１１２の形成にはＣ
ＶＤ法を用いることもできるが、ゲート酸化膜として電
界効果トランジスタを形成する場合は界面準位の少ない
熱酸化法によるのが好ましい。
【００９０】次に、この上に、分子線エピタキシ法（Ｍ
ＢＥ法）またはＬＰＣＶＤ法で厚さ６ｎｍのアモルファ
スシリコン膜１２１を形成した（図１０（ａ））。この
後、表面を弗化水素酸で洗浄してから超高真空ＣＶＤ装
置に入れてＳｉ２Ｈ６ を供給する方法（第１の方法）
と、アモルファスシリコン膜形成後、大気開放せずに、
Ｓｉ２Ｈ６ を供給する方法（第２の方法）とがある。
ＢＥ法）またはＬＰＣＶＤ法で厚さ６ｎｍのアモルファ
スシリコン膜１２１を形成した（図１０（ａ））。この
後、表面を弗化水素酸で洗浄してから超高真空ＣＶＤ装
置に入れてＳｉ２Ｈ６ を供給する方法（第１の方法）
と、アモルファスシリコン膜形成後、大気開放せずに、
Ｓｉ２Ｈ６ を供給する方法（第２の方法）とがある。
【００９１】まず、第１の方法を説明する。アモルファ
スシリコン膜１２１の形成後、その状態の基板を、ＮＨ
４ ＯＨ、Ｈ２Ｏ２ およびＨ２Ｏを１：６：２０の割合
で混合した洗浄液（６０℃）に浸して表面の汚染を除去
し、５％弗化水素酸水溶液に３０秒間浸して自然酸化膜
を除去した。次に、その状態の基板を、遠心分離器また
は乾燥窒素ガスにより乾燥させ、Ｓｉ２Ｈ６ 供給用の
ノズルとグラファイトヒータによる基板加熱装置とを備
えた超高真空ＣＶＤ装置の形成室内に入れた。形成室内
の真空度は１０−９Ｔｏｒｒに保たれている。まず、あ
る一定の温度、好ましくは加熱のみによる核形成が急速
に起こらないような、５００℃ないし６２０℃という低
温で基板加熱を行い、そのあと核形成用のＳｉ２Ｈ６を
流量１３ｃｃｃｍで照射すると、アモルファスシリコン
膜１２１の表面に結晶核１２２が発生した（図１０
（ｂ））。このとき、アモルファスシリコン膜１２１の
表面に沿った平面内では、結晶核１２２の形成位置は実
質的にランダムであった。結晶核の形成密度は、Ｓｉ２
Ｈ６の照射時間にほぼ比例して増加した。また、このと
き、結晶核の直径はＳｉ２Ｈ６の照射時間によらずほぼ
一定であった。一定時間Ｓｉ２Ｈ６ガスに曝らしたの
ち、高真空にして加熱を続行し結晶核１２２の成長を行
った。なお、この高真空中での加熱は結晶核のサイズを
調節するためのものであり、省略することもできる。ま
た、Ｓｉ２Ｈ６ガスの照射においては、ＳｉＨ４ガスを
用いてもよく、又はＳｉ２Ｈ６ガスとＳｉＨ４ガスを混
合したものでもよい。この後、後述の熱酸化工程を行っ
た。
スシリコン膜１２１の形成後、その状態の基板を、ＮＨ
４ ＯＨ、Ｈ２Ｏ２ およびＨ２Ｏを１：６：２０の割合
で混合した洗浄液（６０℃）に浸して表面の汚染を除去
し、５％弗化水素酸水溶液に３０秒間浸して自然酸化膜
を除去した。次に、その状態の基板を、遠心分離器また
は乾燥窒素ガスにより乾燥させ、Ｓｉ２Ｈ６ 供給用の
ノズルとグラファイトヒータによる基板加熱装置とを備
えた超高真空ＣＶＤ装置の形成室内に入れた。形成室内
の真空度は１０−９Ｔｏｒｒに保たれている。まず、あ
る一定の温度、好ましくは加熱のみによる核形成が急速
に起こらないような、５００℃ないし６２０℃という低
温で基板加熱を行い、そのあと核形成用のＳｉ２Ｈ６を
流量１３ｃｃｃｍで照射すると、アモルファスシリコン
膜１２１の表面に結晶核１２２が発生した（図１０
（ｂ））。このとき、アモルファスシリコン膜１２１の
表面に沿った平面内では、結晶核１２２の形成位置は実
質的にランダムであった。結晶核の形成密度は、Ｓｉ２
Ｈ６の照射時間にほぼ比例して増加した。また、このと
き、結晶核の直径はＳｉ２Ｈ６の照射時間によらずほぼ
一定であった。一定時間Ｓｉ２Ｈ６ガスに曝らしたの
ち、高真空にして加熱を続行し結晶核１２２の成長を行
った。なお、この高真空中での加熱は結晶核のサイズを
調節するためのものであり、省略することもできる。ま
た、Ｓｉ２Ｈ６ガスの照射においては、ＳｉＨ４ガスを
用いてもよく、又はＳｉ２Ｈ６ガスとＳｉＨ４ガスを混
合したものでもよい。この後、後述の熱酸化工程を行っ
た。
【００９２】次に、第２の方法を説明する。アモルファ
スシリコン膜１２１の形成後、大気開放せずに基板温度
を５００℃ないし６２０℃とし、そのあと核形成用のＳ
ｉ２Ｈ６を流量１３ｃｃｃｍで照射すると、第１の方法
の場合と同様に、アモルファスシリコン膜１２１の表面
に結晶核１２２が発生した（図１０（ｂ））。結晶核の
形成密度は、Ｓｉ２Ｈ６の照射時間にほぼ比例して増加
した。また、このとき、結晶核の直径はＳｉ２Ｈ６の照
射時間によらずほぼ一定であった。一定時間Ｓｉ２Ｈ６
ガスに曝らしたのち、高真空にして加熱を続行し結晶核
１２２の成長を行った。なお、この高真空中での加熱は
結晶核のサイズを調節するためのものであり、省略する
こともできる。また、Ｓｉ２Ｈ６ガスの照射において
は、ＳｉＨ ４ガスを用いてもよく、又はＳｉ２Ｈ６ガス
とＳｉＨ４ガスを混合したものでもよい。この後、後述
の熱酸化工程を行った。
スシリコン膜１２１の形成後、大気開放せずに基板温度
を５００℃ないし６２０℃とし、そのあと核形成用のＳ
ｉ２Ｈ６を流量１３ｃｃｃｍで照射すると、第１の方法
の場合と同様に、アモルファスシリコン膜１２１の表面
に結晶核１２２が発生した（図１０（ｂ））。結晶核の
形成密度は、Ｓｉ２Ｈ６の照射時間にほぼ比例して増加
した。また、このとき、結晶核の直径はＳｉ２Ｈ６の照
射時間によらずほぼ一定であった。一定時間Ｓｉ２Ｈ６
ガスに曝らしたのち、高真空にして加熱を続行し結晶核
１２２の成長を行った。なお、この高真空中での加熱は
結晶核のサイズを調節するためのものであり、省略する
こともできる。また、Ｓｉ２Ｈ６ガスの照射において
は、ＳｉＨ ４ガスを用いてもよく、又はＳｉ２Ｈ６ガス
とＳｉＨ４ガスを混合したものでもよい。この後、後述
の熱酸化工程を行った。
【００９３】上記第１の方法または第２の方法で述べた
工程を行った後、９００℃のＮ２Ｏ雰囲気中で、熱酸化
を行った。その結果、アモルファスシリコン膜１２１の
一部と、結晶核１２２の一部は酸化されてシリコン酸化
膜１２４となった。また、アモルファスシリコン膜１２
１の一部は酸化されずポリシリコン膜１２３となった。
さらに、結晶核１２２の中心部は酸化されず、第１のシ
リコン微粒子１２５となった。
工程を行った後、９００℃のＮ２Ｏ雰囲気中で、熱酸化
を行った。その結果、アモルファスシリコン膜１２１の
一部と、結晶核１２２の一部は酸化されてシリコン酸化
膜１２４となった。また、アモルファスシリコン膜１２
１の一部は酸化されずポリシリコン膜１２３となった。
さらに、結晶核１２２の中心部は酸化されず、第１のシ
リコン微粒子１２５となった。
【００９４】この後の手順は、実施の形態１における第
２のシリコン微粒子形成工程以降の手順と同じである。
かくして、上記方法によっても図５に示すメモリ膜１３
０と同じ形態のものを形成することができた。
２のシリコン微粒子形成工程以降の手順と同じである。
かくして、上記方法によっても図５に示すメモリ膜１３
０と同じ形態のものを形成することができた。
【００９５】本実施の形態となるメモリ膜の製造方法
は、シリコン微粒子の形成位置の制御は全く必要とせ
ず、熱酸化工程とＬＰＣＶＤ工程またはＭＢＥ工程の繰
り返しで形成することができる。しかしながら、各ノー
ド（ポリシリコン膜１２３、第１のシリコン微粒子１２
５、第２のシリコン微粒子及び電極ポリシリコン膜）を
隔てる酸化膜厚を、それぞれ精密に制御することが可能
である。したがって、簡単な工程で電気特性が安定した
メモリ膜を形成することが可能である。
は、シリコン微粒子の形成位置の制御は全く必要とせ
ず、熱酸化工程とＬＰＣＶＤ工程またはＭＢＥ工程の繰
り返しで形成することができる。しかしながら、各ノー
ド（ポリシリコン膜１２３、第１のシリコン微粒子１２
５、第２のシリコン微粒子及び電極ポリシリコン膜）を
隔てる酸化膜厚を、それぞれ精密に制御することが可能
である。したがって、簡単な工程で電気特性が安定した
メモリ膜を形成することが可能である。
【００９６】また、本実施の形態となるメモリ膜の製造
方法によると、Ｓｉ２Ｈ６ の供給時間を変化させるだ
けでシリコン微粒子の形成密度を制御することができ
る。したがって、メモリ膜の特性を制御するのが容易と
なる。
方法によると、Ｓｉ２Ｈ６ の供給時間を変化させるだ
けでシリコン微粒子の形成密度を制御することができ
る。したがって、メモリ膜の特性を制御するのが容易と
なる。
【００９７】（実施の形態４）本発明の実施の形態４
を、図１１及び図１２を用いて説明する。本実施の形態
のメモリ素子は、実施の形態１のメモリ膜１３０または
１３０′を電界効果トランジスタのゲート絶縁膜に組み
込んで構成したものである。
を、図１１及び図１２を用いて説明する。本実施の形態
のメモリ素子は、実施の形態１のメモリ膜１３０または
１３０′を電界効果トランジスタのゲート絶縁膜に組み
込んで構成したものである。
【００９８】図１１は、本実施の形態であるメモリ素子
の断面図である。シリコン基板１１１上に、図６に示す
メモリ膜１３０′を介して電極ポリシリコン１１６（ゲ
ート電極）が形成されている。また、ソース領域１１７
とドレイン領域１１８が形成されている。
の断面図である。シリコン基板１１１上に、図６に示す
メモリ膜１３０′を介して電極ポリシリコン１１６（ゲ
ート電極）が形成されている。また、ソース領域１１７
とドレイン領域１１８が形成されている。
【００９９】なお、本実施の形態では、シリコン基板１
１１はＰ型の導電型を持ち、ゲート電極、ソース領域及
びドレイン領域はＮ型の導電型を持っており、Ｎチャネ
ル型の電界効果トランジスタとなっている。しかし、こ
れに限らず、Ｐチャネル型の電界効果トランジスタ（Ｎ
型のシリコン基板と、Ｐ型のソース領域及びドレイン領
域を持つ）であっても良いし、ゲート電極はポリシリコ
ンに限らず、金属であっても良い。また、図１１に示す
メモリ素子は、図６に示すメモリ膜１３０′を用いてい
るが、図５に示すメモリ膜１３０を用いても良い。
１１はＰ型の導電型を持ち、ゲート電極、ソース領域及
びドレイン領域はＮ型の導電型を持っており、Ｎチャネ
ル型の電界効果トランジスタとなっている。しかし、こ
れに限らず、Ｐチャネル型の電界効果トランジスタ（Ｎ
型のシリコン基板と、Ｐ型のソース領域及びドレイン領
域を持つ）であっても良いし、ゲート電極はポリシリコ
ンに限らず、金属であっても良い。また、図１１に示す
メモリ素子は、図６に示すメモリ膜１３０′を用いてい
るが、図５に示すメモリ膜１３０を用いても良い。
【０１００】本実施の形態のメモリ素子は、実施の形態
１のメモリ膜１３０または１３０′を用いているので、
実効的なゲート絶縁膜厚を薄くすることができる。した
がって、短チャネル効果を抑制し、素子の微細化が可能
である。
１のメモリ膜１３０または１３０′を用いているので、
実効的なゲート絶縁膜厚を薄くすることができる。した
がって、短チャネル効果を抑制し、素子の微細化が可能
である。
【０１０１】更に、本実施の形態のメモリ素子は、実施
の形態１のメモリ膜１３０または１３０′を用いている
ので、低電圧での書き込み及び消去及び非破壊読み出し
が可能である。具体的には、例えば、ポリシリコン膜１
１３の酸化量が２ｎｍのときは±３Ｖでの書き込み・消
去が、１Ｖでの非破壊読み出しが可能である。また、ポ
リシリコン膜１１３の酸化量が１．５ｎｍのときは±
１．５Ｖでの書き込み・消去が、０．５Ｖでの非破壊読
み出しが可能である。したがって、低電圧動作が可能
で、低消費電力化が可能となり、素子の信頼性が向上す
る。
の形態１のメモリ膜１３０または１３０′を用いている
ので、低電圧での書き込み及び消去及び非破壊読み出し
が可能である。具体的には、例えば、ポリシリコン膜１
１３の酸化量が２ｎｍのときは±３Ｖでの書き込み・消
去が、１Ｖでの非破壊読み出しが可能である。また、ポ
リシリコン膜１１３の酸化量が１．５ｎｍのときは±
１．５Ｖでの書き込み・消去が、０．５Ｖでの非破壊読
み出しが可能である。したがって、低電圧動作が可能
で、低消費電力化が可能となり、素子の信頼性が向上す
る。
【０１０２】本実施の形態のメモリ素子を製造する手順
は、電界効果トランジスタを作製する公知の手順とほぼ
同じである。公知の手順と異なるのは、メモリ膜の形成
においてのみであり、メモリ膜を形成する手順は実施の
形態１〜３のいずれかに記載した通りである。
は、電界効果トランジスタを作製する公知の手順とほぼ
同じである。公知の手順と異なるのは、メモリ膜の形成
においてのみであり、メモリ膜を形成する手順は実施の
形態１〜３のいずれかに記載した通りである。
【０１０３】実施の形態１又は２の製造手順によれば、
メモリ膜部分の形成にあたって、４回の熱酸化工程と３
回のＬＰＣＶＤ工程を繰り返しただけであり、シリコン
微粒子の形成位置の制御は全く必要としない。しかしな
がら、ポリシリコン膜１１３と第１のシリコン微粒子１
１４とを隔てる酸化膜厚Ｓ１、第１のシリコン微粒子１
１４と第２のシリコン微粒子１１５とを隔てる酸化膜厚
Ｓ２、第２のシリコン微粒子１１５と電極ポリシリコン
膜１１６とを隔てる酸化膜厚Ｓ３を、それぞれ精密に制
御することが可能である。したがって、簡単な工程で電
気特性が安定したメモリ素子を形成することが可能であ
る。
メモリ膜部分の形成にあたって、４回の熱酸化工程と３
回のＬＰＣＶＤ工程を繰り返しただけであり、シリコン
微粒子の形成位置の制御は全く必要としない。しかしな
がら、ポリシリコン膜１１３と第１のシリコン微粒子１
１４とを隔てる酸化膜厚Ｓ１、第１のシリコン微粒子１
１４と第２のシリコン微粒子１１５とを隔てる酸化膜厚
Ｓ２、第２のシリコン微粒子１１５と電極ポリシリコン
膜１１６とを隔てる酸化膜厚Ｓ３を、それぞれ精密に制
御することが可能である。したがって、簡単な工程で電
気特性が安定したメモリ素子を形成することが可能であ
る。
【０１０４】実施の形態３の製造手順によれば、シリコ
ン微粒子の形成位置の制御は全く必要とせず、熱酸化工
程とＬＰＣＶＤ工程またはＭＢＥ工程の繰り返しで形成
することができる。しかしながら、各ノード（ポリシリ
コン膜１２３、第１のシリコン微粒子１２５、第２のシ
リコン微粒子及び電極ポリシリコン膜）を隔てる酸化膜
厚を、それぞれ精密に制御することが可能である。した
がって、簡単な工程で電気特性が安定したメモリ膜を形
成することが可能である。
ン微粒子の形成位置の制御は全く必要とせず、熱酸化工
程とＬＰＣＶＤ工程またはＭＢＥ工程の繰り返しで形成
することができる。しかしながら、各ノード（ポリシリ
コン膜１２３、第１のシリコン微粒子１２５、第２のシ
リコン微粒子及び電極ポリシリコン膜）を隔てる酸化膜
厚を、それぞれ精密に制御することが可能である。した
がって、簡単な工程で電気特性が安定したメモリ膜を形
成することが可能である。
【０１０５】また、実施の形態３の製造手順によれば、
Ｓｉ２Ｈ６ の供給時間を変化させるだけでシリコン微
粒子の形成密度を制御することができる。したがって、
メモリ膜の特性を制御するのが容易となる。
Ｓｉ２Ｈ６ の供給時間を変化させるだけでシリコン微
粒子の形成密度を制御することができる。したがって、
メモリ膜の特性を制御するのが容易となる。
【０１０６】次に、上記の手順で作製したメモリ素子の
特性を示す。図１２は、メモリ素子のドレイン電流（Ｉ
ｄ）とゲート電圧（Ｖｇ）との関係を示すグラフであ
る。ゲート電極に−３Ｖを印加した後は、閾値が高くな
っており（書き込み）、メモリ効果を示すことが分か
る。一方、ゲート電極に＋３Ｖを印加すると、閾値は低
くなり、消去が行われることが分かった。
特性を示す。図１２は、メモリ素子のドレイン電流（Ｉ
ｄ）とゲート電圧（Ｖｇ）との関係を示すグラフであ
る。ゲート電極に−３Ｖを印加した後は、閾値が高くな
っており（書き込み）、メモリ効果を示すことが分か
る。一方、ゲート電極に＋３Ｖを印加すると、閾値は低
くなり、消去が行われることが分かった。
【０１０７】本実施の形態のメモリ素子は、実施の形態
１のメモリ膜１３０または１３０′を用いているので、
実効的なゲート絶縁膜厚を薄くすることができる。した
がって、短チャネル効果を抑制し、素子の微細化が可能
である。
１のメモリ膜１３０または１３０′を用いているので、
実効的なゲート絶縁膜厚を薄くすることができる。した
がって、短チャネル効果を抑制し、素子の微細化が可能
である。
【０１０８】更に、本実施の形態のメモリ素子は、実施
の形態１のメモリ膜１３０または１３０′を用いている
ので、±３Ｖでの書き込み及び消去、１Ｖでの非破壊読
み出しが可能である。したがって、従来技術のフラッシ
ュメモリに比べて著しい低電圧動作が可能で、低消費電
力化が可能となり、素子の信頼性が向上する。
の形態１のメモリ膜１３０または１３０′を用いている
ので、±３Ｖでの書き込み及び消去、１Ｖでの非破壊読
み出しが可能である。したがって、従来技術のフラッシ
ュメモリに比べて著しい低電圧動作が可能で、低消費電
力化が可能となり、素子の信頼性が向上する。
【０１０９】また、本実施の形態のメモリ素子は、メモ
リ膜の形成に実施の形態１または２に示した手順を用い
ればよいので、シリコン微粒子の形成位置の制御は全く
必要とせず、熱酸化工程とＬＰＣＶＤ工程（またはＭＢ
Ｅ工程）の繰り返しで形成することができる。しかしな
がら、各ノード（ポリシリコン膜、第１のシリコン微粒
子、第２のシリコン微粒子及び電極ポリシリコン膜）を
隔てる酸化膜厚を、それぞれ精密に制御することが可能
である。したがって、簡単な工程で電気特性が安定した
メモリ素子を形成することが可能である。
リ膜の形成に実施の形態１または２に示した手順を用い
ればよいので、シリコン微粒子の形成位置の制御は全く
必要とせず、熱酸化工程とＬＰＣＶＤ工程（またはＭＢ
Ｅ工程）の繰り返しで形成することができる。しかしな
がら、各ノード（ポリシリコン膜、第１のシリコン微粒
子、第２のシリコン微粒子及び電極ポリシリコン膜）を
隔てる酸化膜厚を、それぞれ精密に制御することが可能
である。したがって、簡単な工程で電気特性が安定した
メモリ素子を形成することが可能である。
【０１１０】（実施の形態５）本発明の実施の形態５
を、図１３を用いて説明する。本実施の形態のメモリ素
子は、実施の形態４のメモリ素子を、ＳＯＩ（Silicon
on Insulator）基板１５０上に形成したものである。図
１３は、本実施の形態の半導体装置におけるメモリ素子
の断面図である。１１９はボディ、１２０は埋め込み酸
化膜である。また、図１３に示すメモリ素子は、図６に
示すメモリ膜１３０′を用いているが、図５に示すメモ
リ膜１３０を用いても良い。なお、図１３では、完全空
乏型の場合を示しているが、部分空乏型にしてもよい。
を、図１３を用いて説明する。本実施の形態のメモリ素
子は、実施の形態４のメモリ素子を、ＳＯＩ（Silicon
on Insulator）基板１５０上に形成したものである。図
１３は、本実施の形態の半導体装置におけるメモリ素子
の断面図である。１１９はボディ、１２０は埋め込み酸
化膜である。また、図１３に示すメモリ素子は、図６に
示すメモリ膜１３０′を用いているが、図５に示すメモ
リ膜１３０を用いても良い。なお、図１３では、完全空
乏型の場合を示しているが、部分空乏型にしてもよい。
【０１１１】本実施の形態のメモリ素子を製造する手順
は、ＳＯＩ基板上に電界効果トランジスタを作製する公
知の手順とほぼ同じである。公知の手順と異なるのは、
メモリ膜の形成においてのみであり、メモリ膜を形成す
る手順は実施の形態１〜３のいずれかに記載した通りで
ある。
は、ＳＯＩ基板上に電界効果トランジスタを作製する公
知の手順とほぼ同じである。公知の手順と異なるのは、
メモリ膜の形成においてのみであり、メモリ膜を形成す
る手順は実施の形態１〜３のいずれかに記載した通りで
ある。
【０１１２】本実施の形態の半導体装置においては、実
施の形態４のメモリ素子で得られる効果に加えて以下の
効果が得られる。本実施の形態のメモリ素子において
は、ソース領域１１７及びドレイン領域１１８と、ボデ
ィ１１９との接合容量を非常に小さくすることができ
る。さらにまた、ＳＯＩ基板を用いると、ソース領域１
１７及びドレイン領域１１８の深さを浅くするのが容易
であり、短チャネル効果を抑制し、素子を更に微細化す
ることができる。
施の形態４のメモリ素子で得られる効果に加えて以下の
効果が得られる。本実施の形態のメモリ素子において
は、ソース領域１１７及びドレイン領域１１８と、ボデ
ィ１１９との接合容量を非常に小さくすることができ
る。さらにまた、ＳＯＩ基板を用いると、ソース領域１
１７及びドレイン領域１１８の深さを浅くするのが容易
であり、短チャネル効果を抑制し、素子を更に微細化す
ることができる。
【０１１３】（実施の形態６）本発明の実施の形態６に
ついて、図１４〜図１８に基づいて説明すれば以下の通
りである。
ついて、図１４〜図１８に基づいて説明すれば以下の通
りである。
【０１１４】図１４〜図１７は、本発明の実施の形態６
となるメモリセルアレイの概略図である。図１４は、平
面の概略図である。図１５は図１４の切断面線Ａ−Ａ’
から見た断面図であり、図１６は図１４の切断面線Ｂ−
Ｂ’から見た断面図であり、図１７は図１４の切断面線
Ｃ−Ｃ’から見た断面図である。図１８は、上記メモリ
セルアレイの回路図である。
となるメモリセルアレイの概略図である。図１４は、平
面の概略図である。図１５は図１４の切断面線Ａ−Ａ’
から見た断面図であり、図１６は図１４の切断面線Ｂ−
Ｂ’から見た断面図であり、図１７は図１４の切断面線
Ｃ−Ｃ’から見た断面図である。図１８は、上記メモリ
セルアレイの回路図である。
【０１１５】まず、本実施の形態の半導体装置の構成を
図１４〜図１７に基づいて説明する。図１５〜図１７か
ら分かるように、シリコン基板１７内にはＮ型の深いウ
ェル領域２５とＰ型の浅いウェル領域２６が形成されて
いる。さらに、複数の素子分離領域１６が、図１４にお
ける横方向に蛇行して延びるように形成されている（図
１４中で、それぞれ蛇行した帯状の領域に斜線を施して
いる。）。素子分離領域１６の縦方向のピッチは２Ｆ
（Ｆは最小加工ピッチ）に設定されている。これによ
り、ウェル領域２６の上部で隣り合う素子分離領域１６
の間に、それぞれ横方向に蛇行して延びるシリコン活性
領域が残されている。素子分離領域１６の深さは、素子
分離領域１６をはさむ両側のＰ型の浅いウェル領域２６
が互いに電気的に分離されるように設定される。
図１４〜図１７に基づいて説明する。図１５〜図１７か
ら分かるように、シリコン基板１７内にはＮ型の深いウ
ェル領域２５とＰ型の浅いウェル領域２６が形成されて
いる。さらに、複数の素子分離領域１６が、図１４にお
ける横方向に蛇行して延びるように形成されている（図
１４中で、それぞれ蛇行した帯状の領域に斜線を施して
いる。）。素子分離領域１６の縦方向のピッチは２Ｆ
（Ｆは最小加工ピッチ）に設定されている。これによ
り、ウェル領域２６の上部で隣り合う素子分離領域１６
の間に、それぞれ横方向に蛇行して延びるシリコン活性
領域が残されている。素子分離領域１６の深さは、素子
分離領域１６をはさむ両側のＰ型の浅いウェル領域２６
が互いに電気的に分離されるように設定される。
【０１１６】図１４〜図１７を総合すれば分かるよう
に、上記各シリコン活性領域内の蛇行の各折り返し箇所
に、それぞれ不純物拡散領域としてのＮ＋拡散層１９が
形成されている。各Ｎ＋拡散層１９は、このメモリの使
用時にビット線による選択に応じてソース領域またはド
レイン領域として働く。その時、同一の活性領域内で隣
り合うＮ＋拡散層１９の間の領域がそれぞれチャネル領
域となる。
に、上記各シリコン活性領域内の蛇行の各折り返し箇所
に、それぞれ不純物拡散領域としてのＮ＋拡散層１９が
形成されている。各Ｎ＋拡散層１９は、このメモリの使
用時にビット線による選択に応じてソース領域またはド
レイン領域として働く。その時、同一の活性領域内で隣
り合うＮ＋拡散層１９の間の領域がそれぞれチャネル領
域となる。
【０１１７】ポリシリコンからなる複数のワード線１１
が、素子分離領域１６が延びる方向とは垂直方向（図１
４における縦方向）にストレートに延びるように形成さ
れている。ワード線１１の横方向のピッチは２Ｆに設定
されている。ワード線１１で覆われているシリコン活性
領域（ウェル領域２６の上部）は、チャネル領域となっ
ている。チャネル領域とワード線１１とは、実施の形態
１の図５もしくは図６で示したメモリ膜と同じ構成のメ
モリ膜２１により隔てられている。このチャネル領域上
でワード線１１がコントロールゲートの役割をはたして
いる。
が、素子分離領域１６が延びる方向とは垂直方向（図１
４における縦方向）にストレートに延びるように形成さ
れている。ワード線１１の横方向のピッチは２Ｆに設定
されている。ワード線１１で覆われているシリコン活性
領域（ウェル領域２６の上部）は、チャネル領域となっ
ている。チャネル領域とワード線１１とは、実施の形態
１の図５もしくは図６で示したメモリ膜と同じ構成のメ
モリ膜２１により隔てられている。このチャネル領域上
でワード線１１がコントロールゲートの役割をはたして
いる。
【０１１８】第１層メタルからなる複数の第１ビット線
１２が、ワード線１１とは垂直方向（図１４における横
方向）にストレートに延びるように形成されている。第
１ビット線１２の縦方向のピッチは２Ｆに設定され、同
一のシリコン活性領域内で蛇行の片側（図１４では山
側）の折り返し箇所に設けられたＮ＋拡散層１９上を通
るように設けられている。この第１ビット線１２とその
直下に存するＮ＋拡散層１９とは、横方向に関してピッ
チ４Ｆで、第１ビット線コンタクト１４により接続され
ている。また、第２層メタルからなる複数の第２ビット
線１３が、第１ビット線１２と同じ方向で第１ビット線
の隙間となる位置に、第１ビット線と平行にストレート
に延びるように形成されている。第２ビット線１３の縦
方向のピッチは２Ｆに設定されて、同一のシリコン活性
領域内で蛇行の他方の側（図１４では谷側）の折り返し
箇所に設けられたＮ＋拡散層１９上を通るように設けら
れている。この第２ビット線１３とその直下に存するＮ
＋拡散層１９とは、横方向に関してピッチ４Ｆで、第２
ビット線コンタクト１５により接続されている。第１お
よび第２のビット線１２，１３は、互いに層間絶縁膜２
０で分離され、上述のようにそれぞれ必要なところでコ
ンタクト１４，１５を介してＮ＋拡散層１９と接続され
ている。また、シリコン基板に対してＰ型の浅いウェル
領域２６は、素子分離領域１６によって、第１ビット線
及び第２ビット線と同じ方向に走る細長い列状に分断さ
れており、第３ビット線を構成している。
１２が、ワード線１１とは垂直方向（図１４における横
方向）にストレートに延びるように形成されている。第
１ビット線１２の縦方向のピッチは２Ｆに設定され、同
一のシリコン活性領域内で蛇行の片側（図１４では山
側）の折り返し箇所に設けられたＮ＋拡散層１９上を通
るように設けられている。この第１ビット線１２とその
直下に存するＮ＋拡散層１９とは、横方向に関してピッ
チ４Ｆで、第１ビット線コンタクト１４により接続され
ている。また、第２層メタルからなる複数の第２ビット
線１３が、第１ビット線１２と同じ方向で第１ビット線
の隙間となる位置に、第１ビット線と平行にストレート
に延びるように形成されている。第２ビット線１３の縦
方向のピッチは２Ｆに設定されて、同一のシリコン活性
領域内で蛇行の他方の側（図１４では谷側）の折り返し
箇所に設けられたＮ＋拡散層１９上を通るように設けら
れている。この第２ビット線１３とその直下に存するＮ
＋拡散層１９とは、横方向に関してピッチ４Ｆで、第２
ビット線コンタクト１５により接続されている。第１お
よび第２のビット線１２，１３は、互いに層間絶縁膜２
０で分離され、上述のようにそれぞれ必要なところでコ
ンタクト１４，１５を介してＮ＋拡散層１９と接続され
ている。また、シリコン基板に対してＰ型の浅いウェル
領域２６は、素子分離領域１６によって、第１ビット線
及び第２ビット線と同じ方向に走る細長い列状に分断さ
れており、第３ビット線を構成している。
【０１１９】上記構成によれば、１つのメモリセルは図
１４中に二点鎖線で示す平行四辺形２２で表され、その
面積は４Ｆ２である。
１４中に二点鎖線で示す平行四辺形２２で表され、その
面積は４Ｆ２である。
【０１２０】なお、メモリ膜２１は、図５もしくは図６
におけるシリコン酸化膜１１２、シリコン酸化膜１１２
Ｂ、ポリシリコン膜１１３、第１のシリコン微粒子１１
４及び第２のシリコン微粒子１１５からなる膜である。
におけるシリコン酸化膜１１２、シリコン酸化膜１１２
Ｂ、ポリシリコン膜１１３、第１のシリコン微粒子１１
４及び第２のシリコン微粒子１１５からなる膜である。
【０１２１】次に、本実施の形態であるメモリセルアレ
イの回路構成を、図１８に基づいて説明する。このメモ
リセルアレイは、いわゆるＡＮＤ型で配列されている。
すなわち、一本の第１ビット線と一本の第２ビット線と
が一対をなしており、これらのビット線の間にｎ個のメ
モリセルが並列に接続されている。図１８では、例えば
１番目のビット線対の第１ビット線をＢａ１、１番目の
ビット線対の第２ビット線をＢｂ１と表記している。ま
た、例えば１番目のビット線対に接続されているｎ番目
のメモリセルをＭ１ｎと表記している。各ビット線には
選択トランジスタが設けられている。図１８では、例え
ば１番目のビット線対の第１ビット線選択トランジスタ
をＳＴＢａ１と表記している。本実施の形態であるメモ
リセルアレイの特徴は、Ｐ型の浅いウェル領域が第３ビ
ット線を形成している点である。この第３ビット線は、
第１ビット線及び第２ビット線からなる１対のビット線
に並列に接続されたメモリセルの浅いウェル領域を接続
している。この第３ビット線には選択トランジスタが接
続されている。図１８では、例えば、１番目の第３ビッ
ト線はＢｗ１、それに対応する選択トランジスタはＳＴ
Ｂｗ１と表記されている。また、ｎ本のワード線が、各
ビット線と垂直方向に走り、メモリセルのゲート間を接
続している。図１８では、各ワード線をＷ１〜Ｗｎで表
記している。
イの回路構成を、図１８に基づいて説明する。このメモ
リセルアレイは、いわゆるＡＮＤ型で配列されている。
すなわち、一本の第１ビット線と一本の第２ビット線と
が一対をなしており、これらのビット線の間にｎ個のメ
モリセルが並列に接続されている。図１８では、例えば
１番目のビット線対の第１ビット線をＢａ１、１番目の
ビット線対の第２ビット線をＢｂ１と表記している。ま
た、例えば１番目のビット線対に接続されているｎ番目
のメモリセルをＭ１ｎと表記している。各ビット線には
選択トランジスタが設けられている。図１８では、例え
ば１番目のビット線対の第１ビット線選択トランジスタ
をＳＴＢａ１と表記している。本実施の形態であるメモ
リセルアレイの特徴は、Ｐ型の浅いウェル領域が第３ビ
ット線を形成している点である。この第３ビット線は、
第１ビット線及び第２ビット線からなる１対のビット線
に並列に接続されたメモリセルの浅いウェル領域を接続
している。この第３ビット線には選択トランジスタが接
続されている。図１８では、例えば、１番目の第３ビッ
ト線はＢｗ１、それに対応する選択トランジスタはＳＴ
Ｂｗ１と表記されている。また、ｎ本のワード線が、各
ビット線と垂直方向に走り、メモリセルのゲート間を接
続している。図１８では、各ワード線をＷ１〜Ｗｎで表
記している。
【０１２２】次に、本実施の形態のメモリセルアレイを
作製する手順を説明する。
作製する手順を説明する。
【０１２３】まず、図１５〜図１７中に示すシリコン基
板１７内に電気絶縁性の素子分離領域１６を形成し、続
いてＮ型の深いウェル領域２５とＰ型の浅いウェル領域
２６を形成する。Ｎ型の深いウェル領域とＰ型の浅いウ
ェル領域との接合の深さは、不純物の注入条件（注入エ
ネルギーと注入量）とその後の熱工程（アニール工程や
熱酸化工程など）によって決まる。これら不純物注入条
件や熱工程条件と、素子分離領域の深さは、素子分離領
域１６がＰ型の浅いウェル領域２６を電気的に分離する
ように設定される。
板１７内に電気絶縁性の素子分離領域１６を形成し、続
いてＮ型の深いウェル領域２５とＰ型の浅いウェル領域
２６を形成する。Ｎ型の深いウェル領域とＰ型の浅いウ
ェル領域との接合の深さは、不純物の注入条件（注入エ
ネルギーと注入量）とその後の熱工程（アニール工程や
熱酸化工程など）によって決まる。これら不純物注入条
件や熱工程条件と、素子分離領域の深さは、素子分離領
域１６がＰ型の浅いウェル領域２６を電気的に分離する
ように設定される。
【０１２４】その後、実施の形態１〜３のいずれかで示
した手順でメモリ膜２１を形成し、フォトリソグラフィ
とエッチングによりパターン加工する。このパターン加
工後、メモリ膜中のポリシリコン膜が露出し、後に形成
するワード線と短絡する恐れがあるので、熱酸化を行う
のが好ましい。その後、ポリシリコン膜を、化学的気相
成長法（ＣＶＤ法）で形成し、このポリシリコン膜とメ
モリ膜２１とをフォトリソグラフィとエッチングにより
パターン加工し、ワード線１１を形成する。ここで、Ｎ
型の不純物を、ワード線１１をマスクとして低エネルギ
で注入すると、自己整合的にＮ＋拡散層１９が形成され
る。この後、層間絶縁膜の堆積、コンタクト工程、メタ
ル工程を繰り返し行い、第１ビット線１２及び第２ビッ
ト線１３を形成する。
した手順でメモリ膜２１を形成し、フォトリソグラフィ
とエッチングによりパターン加工する。このパターン加
工後、メモリ膜中のポリシリコン膜が露出し、後に形成
するワード線と短絡する恐れがあるので、熱酸化を行う
のが好ましい。その後、ポリシリコン膜を、化学的気相
成長法（ＣＶＤ法）で形成し、このポリシリコン膜とメ
モリ膜２１とをフォトリソグラフィとエッチングにより
パターン加工し、ワード線１１を形成する。ここで、Ｎ
型の不純物を、ワード線１１をマスクとして低エネルギ
で注入すると、自己整合的にＮ＋拡散層１９が形成され
る。この後、層間絶縁膜の堆積、コンタクト工程、メタ
ル工程を繰り返し行い、第１ビット線１２及び第２ビッ
ト線１３を形成する。
【０１２５】本実施の形態のメモリセルアレイは、実施
の形態１〜３のいずれかで示したメモリ膜を用いてい
る。したがって、素子の微細化が可能であるため高集積
化が実現される。更には低電圧駆動が可能であるから、
低消費電力化が可能となり、メモリセルアレイの信頼性
が向上する。
の形態１〜３のいずれかで示したメモリ膜を用いてい
る。したがって、素子の微細化が可能であるため高集積
化が実現される。更には低電圧駆動が可能であるから、
低消費電力化が可能となり、メモリセルアレイの信頼性
が向上する。
【０１２６】更にまた、本実施の形態のメモリセルアレ
イは、１つのセルの面積が４Ｆ２であり、従来のＡＮＤ
型メモリセルアレイ（セルの面積が８Ｆ２程度）よりも
小さい。したがって、高集積化が可能となり、製品の歩
留りが向上し、製造コストを削減することができる。
イは、１つのセルの面積が４Ｆ２であり、従来のＡＮＤ
型メモリセルアレイ（セルの面積が８Ｆ２程度）よりも
小さい。したがって、高集積化が可能となり、製品の歩
留りが向上し、製造コストを削減することができる。
【０１２７】また、本実施の形態の半導体装置であるメ
モリと、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡ
Ｍ等）とを混載した場合、集積回路の集積度を向上し、
機能の向上を図ることができる。
モリと、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡ
Ｍ等）とを混載した場合、集積回路の集積度を向上し、
機能の向上を図ることができる。
【０１２８】（実施の形態７）本実施の形態は、実施の
形態６のメモリセルアレイにおいて、選択されたメモリ
セルのメモリ膜にかかる電圧と、非選択のメモリセルの
メモリ膜にかかる電圧の比をできる限り大きくした、ラ
ンダムアクセスが可能なメモリセルアレイに関する。
形態６のメモリセルアレイにおいて、選択されたメモリ
セルのメモリ膜にかかる電圧と、非選択のメモリセルの
メモリ膜にかかる電圧の比をできる限り大きくした、ラ
ンダムアクセスが可能なメモリセルアレイに関する。
【０１２９】一般に、メモリセルの書き込み時または消
去時には、選択されたメモリセルのメモリ膜に最大の電
圧がかかる。そして、非選択のメモリセルのメモリ膜に
もある程度の電圧がかかってしまう。したがって、誤動
作を防ぐためには、選択されたメモリセルのメモリ膜に
かかる電圧と、非選択のメモリセルのメモリ膜にかかる
電圧の最大値との比をできるだけ大きくするのが好まし
い。
去時には、選択されたメモリセルのメモリ膜に最大の電
圧がかかる。そして、非選択のメモリセルのメモリ膜に
もある程度の電圧がかかってしまう。したがって、誤動
作を防ぐためには、選択されたメモリセルのメモリ膜に
かかる電圧と、非選択のメモリセルのメモリ膜にかかる
電圧の最大値との比をできるだけ大きくするのが好まし
い。
【０１３０】一般的に行われている方法では、例えば消
去時には、選択ワード線の電位をＶ ＤＤに、選択ビット
線の電位を接地電位に、その他のワード線及びビット線
の電位をＶＤＤ／２にする。このとき、選択されたメモ
リセルのメモリ膜には電圧Ｖ ＤＤが、非選択のメモリセ
ルのメモリ膜には電圧０またはＶＤＤ／２がかかる。こ
のとき、選択されたメモリセルのメモリ膜にかかる電圧
と、非選択のメモリセルのメモリ膜にかかる電圧の最大
値との比は１／２である。
去時には、選択ワード線の電位をＶ ＤＤに、選択ビット
線の電位を接地電位に、その他のワード線及びビット線
の電位をＶＤＤ／２にする。このとき、選択されたメモ
リセルのメモリ膜には電圧Ｖ ＤＤが、非選択のメモリセ
ルのメモリ膜には電圧０またはＶＤＤ／２がかかる。こ
のとき、選択されたメモリセルのメモリ膜にかかる電圧
と、非選択のメモリセルのメモリ膜にかかる電圧の最大
値との比は１／２である。
【０１３１】本実施の形態のメモリセルアレイにおけ
る、書き込み時及び消去時の各ワード線及びビット線へ
の印加電圧を表１に示す。なお、各ビット線（第１〜第
３ビット線）には、同電位を与える。書き込み時には、
選択ワード線に電位０、非選択ワード線に（１−Ａ）×
ＶＤＤ、選択ビット線にＶＤＤ、非選択ビット線にＡ×
ＶＤＤを印加する。また、消去時には、選択ワード線に
電位ＶＤＤ、非選択ワード線にＡ×ＶＤＤ、選択ビット
線に０、非選択ビット線に（１−Ａ）×ＶＤＤを印加す
る。ここで、１／３≦Ａ＜１／２である（Ａ＝１／２の
ときは、上記一般的に行われている例となる）。選択さ
れたメモリセルのメモリ膜にかかる電圧と、非選択のメ
モリセルのメモリ膜にかかる電圧の最大値との比は、Ａ
＝１／３のとき（絶対値で）最大値３をとる。したがっ
て、Ａ＝１／３とするのがもっとも好ましい。
る、書き込み時及び消去時の各ワード線及びビット線へ
の印加電圧を表１に示す。なお、各ビット線（第１〜第
３ビット線）には、同電位を与える。書き込み時には、
選択ワード線に電位０、非選択ワード線に（１−Ａ）×
ＶＤＤ、選択ビット線にＶＤＤ、非選択ビット線にＡ×
ＶＤＤを印加する。また、消去時には、選択ワード線に
電位ＶＤＤ、非選択ワード線にＡ×ＶＤＤ、選択ビット
線に０、非選択ビット線に（１−Ａ）×ＶＤＤを印加す
る。ここで、１／３≦Ａ＜１／２である（Ａ＝１／２の
ときは、上記一般的に行われている例となる）。選択さ
れたメモリセルのメモリ膜にかかる電圧と、非選択のメ
モリセルのメモリ膜にかかる電圧の最大値との比は、Ａ
＝１／３のとき（絶対値で）最大値３をとる。したがっ
て、Ａ＝１／３とするのがもっとも好ましい。
【表１】
【０１３２】上記のように印加電圧を設定することによ
り、１ビット毎の書き込み動作及び消去動作、すなわち
ランダムアクセスが可能となる。ＶＤＤの具体的な値
は、膜質や膜構造ごとに最適な値を決めればよい。具体
的には、メモリ膜にかかる電圧の絶対値ががＶＤＤのと
きには電荷の注入または放出が起こり、メモリ膜にかか
る電圧の絶対値ががＡ×ＶＤＤのときには電荷の注入ま
たは放出が起こらないようにする。なお、読み出し時に
は、メモリ膜にかかる電圧がＡ×ＶＤＤ以下となるよう
にするのが好ましく、その場合、読み出しにより記憶を
破壊することがない。
り、１ビット毎の書き込み動作及び消去動作、すなわち
ランダムアクセスが可能となる。ＶＤＤの具体的な値
は、膜質や膜構造ごとに最適な値を決めればよい。具体
的には、メモリ膜にかかる電圧の絶対値ががＶＤＤのと
きには電荷の注入または放出が起こり、メモリ膜にかか
る電圧の絶対値ががＡ×ＶＤＤのときには電荷の注入ま
たは放出が起こらないようにする。なお、読み出し時に
は、メモリ膜にかかる電圧がＡ×ＶＤＤ以下となるよう
にするのが好ましく、その場合、読み出しにより記憶を
破壊することがない。
【０１３３】本実施の形態のメモリセルアレイにおいて
は、選択されたメモリセルのメモリ膜にかかる電圧と、
非選択のメモリセルのメモリ膜にかかる電圧の最大値と
の比が大きく、ランダムアクセスが可能で、動作マージ
ンの大きなメモリを実現することが可能となる。
は、選択されたメモリセルのメモリ膜にかかる電圧と、
非選択のメモリセルのメモリ膜にかかる電圧の最大値と
の比が大きく、ランダムアクセスが可能で、動作マージ
ンの大きなメモリを実現することが可能となる。
【０１３４】（実施の形態８）本発明の実施の形態８に
ついて、図１９に基づいて説明すれば以下の通りであ
る。本実施の形態のメモリセルアレイは、実施の形態６
又は７のいずれかのメモリセルアレイにおいて、ＳＯＩ
基板１６０を用いて作製したもので、その平面図は図１
４と同じである。３６はボディ、３５は埋め込み酸化膜
である。図１９は、本実施の形態となるメモリセルアレ
イのメモリセル断面の模式図である。素子分離領域１６
と埋め込み酸化膜３５とで分離されたボディ３６の列に
それぞれ独立した電位を与え、第３ビット線として用い
る。なお、図１９では、完全空乏型の場合を示している
が、部分空乏型にしてもよい。その場合は、第３ビット
線となるボディの抵抗を低減して素子の高速化が可能と
なる。
ついて、図１９に基づいて説明すれば以下の通りであ
る。本実施の形態のメモリセルアレイは、実施の形態６
又は７のいずれかのメモリセルアレイにおいて、ＳＯＩ
基板１６０を用いて作製したもので、その平面図は図１
４と同じである。３６はボディ、３５は埋め込み酸化膜
である。図１９は、本実施の形態となるメモリセルアレ
イのメモリセル断面の模式図である。素子分離領域１６
と埋め込み酸化膜３５とで分離されたボディ３６の列に
それぞれ独立した電位を与え、第３ビット線として用い
る。なお、図１９では、完全空乏型の場合を示している
が、部分空乏型にしてもよい。その場合は、第３ビット
線となるボディの抵抗を低減して素子の高速化が可能と
なる。
【０１３５】次に、本実施の形態の半導体装置を作製す
る手順を説明する。まず、ＳＯＩ基板１６０に素子分離
領域１６を形成する。その後、メモリ素子が適切な閾値
をもつように、ボディ３６に不純物注入を行う。これ以
降の上部構造の形成は、実施の形態５で示した手順と同
様である。
る手順を説明する。まず、ＳＯＩ基板１６０に素子分離
領域１６を形成する。その後、メモリ素子が適切な閾値
をもつように、ボディ３６に不純物注入を行う。これ以
降の上部構造の形成は、実施の形態５で示した手順と同
様である。
【０１３６】本実施の形態の半導体装置においては、実
施の形態６又は７のメモリセルアレイで得られる効果に
加えて以下の効果が得られる。本実施の形態の半導体装
置においては、厚い埋め込み酸化膜の存在のために、ボ
ディとシリコン基板との間の静電容量を非常に小さくす
ることができる。一方、実施の形態６又は７のメモリセ
ルアレイでは、浅いウェル領域と深いウェル領域との間
の静電容量はかなり大きい。また、ＳＯＩ基板を用いる
と、Ｎ＋活性層とボディとの接合容量を非常に小さくす
ることができる。そのため、本実施の形態のメモリセル
アレイにおいては、容量を充電するための消費電流を小
さくすることができる。さらにまた、ＳＯＩ基板を用い
ると、Ｎ＋活性層の深さを浅くするのが容易であり、短
チャネル効果を抑制し、素子を更に微細化することがで
きる。以上の理由から、ＳＯＩ基板を用いることによ
り、低消費電力化及び微細化が可能となる。
施の形態６又は７のメモリセルアレイで得られる効果に
加えて以下の効果が得られる。本実施の形態の半導体装
置においては、厚い埋め込み酸化膜の存在のために、ボ
ディとシリコン基板との間の静電容量を非常に小さくす
ることができる。一方、実施の形態６又は７のメモリセ
ルアレイでは、浅いウェル領域と深いウェル領域との間
の静電容量はかなり大きい。また、ＳＯＩ基板を用いる
と、Ｎ＋活性層とボディとの接合容量を非常に小さくす
ることができる。そのため、本実施の形態のメモリセル
アレイにおいては、容量を充電するための消費電流を小
さくすることができる。さらにまた、ＳＯＩ基板を用い
ると、Ｎ＋活性層の深さを浅くするのが容易であり、短
チャネル効果を抑制し、素子を更に微細化することがで
きる。以上の理由から、ＳＯＩ基板を用いることによ
り、低消費電力化及び微細化が可能となる。
【０１３７】（実施の形態９）上記実施の形態１〜８の
メモリ素子又は半導体記憶装置を集積化して集積回路と
すれば、低電源電圧で動作させることが可能になり、集
積回路を低消費電力化できる。
メモリ素子又は半導体記憶装置を集積化して集積回路と
すれば、低電源電圧で動作させることが可能になり、集
積回路を低消費電力化できる。
【０１３８】また、上記実施の形態４〜８のメモリ素子
又は半導体記憶装置と、論理回路とを１つの集積回路上
に混載してもよい。更に、メモリ素子又は半導体記憶装
置と、論理回路とに加え、その他のメモリ（ＤＲＡＭ、
ＳＲＡＭ等）も混載しても良い。例えば、実施の形態６
〜８のメモリセルアレイを用いれば、セル面積は４Ｆ ２
であり、通常の１トランジスタ型不揮発性メモリのメモ
リセル面積より小さい。したがって、メモリが占める面
積を小さくできる分、論理回路や他のメモリの面積を大
きくとることができ、機能の向上を図ることができる。
もしくは、本実施の形態の半導体装置であるメモリの記
憶容量を大きくとることができる。その場合、例えば、
大規模なプログラムを一時的に読みこみ、電源を切断し
た後もそのプログラムを保持し、電源を再投入した後も
プログラムを実行するといったことが可能になり、か
つ、そのプログラムを他のプログラムと入れかえること
もできる。
又は半導体記憶装置と、論理回路とを１つの集積回路上
に混載してもよい。更に、メモリ素子又は半導体記憶装
置と、論理回路とに加え、その他のメモリ（ＤＲＡＭ、
ＳＲＡＭ等）も混載しても良い。例えば、実施の形態６
〜８のメモリセルアレイを用いれば、セル面積は４Ｆ ２
であり、通常の１トランジスタ型不揮発性メモリのメモ
リセル面積より小さい。したがって、メモリが占める面
積を小さくできる分、論理回路や他のメモリの面積を大
きくとることができ、機能の向上を図ることができる。
もしくは、本実施の形態の半導体装置であるメモリの記
憶容量を大きくとることができる。その場合、例えば、
大規模なプログラムを一時的に読みこみ、電源を切断し
た後もそのプログラムを保持し、電源を再投入した後も
プログラムを実行するといったことが可能になり、か
つ、そのプログラムを他のプログラムと入れかえること
もできる。
【０１３９】また、上記集積回路を、電池駆動の携帯電
子機器に組み込むことができる。携帯電子機器として
は、携帯情報端末、携帯電話、ゲーム機器などが挙げら
れる。図２０は、携帯電話の例を示している。制御回路
９１１には、本発明の半導体集積回路が組み込まれてい
る。なお、制御回路９１１は、本発明の半導体装置から
なるメモリ回路と、論理回路とを混載したＬＳＩから成
っていてもよい。９１２は電池、９１３はＲＦ回路部、
９１４は表示部、９１５はアンテナ部、９１６は信号
線、９１７は電源線である。本発明の半導体集積回路を
携帯電子機器に用いることにより、携帯電子機器を高機
能化し、ＬＳＩ部の消費電力を大幅に下げることが可能
になる。それにより、電池寿命を大幅にのばすことが可
能になる。
子機器に組み込むことができる。携帯電子機器として
は、携帯情報端末、携帯電話、ゲーム機器などが挙げら
れる。図２０は、携帯電話の例を示している。制御回路
９１１には、本発明の半導体集積回路が組み込まれてい
る。なお、制御回路９１１は、本発明の半導体装置から
なるメモリ回路と、論理回路とを混載したＬＳＩから成
っていてもよい。９１２は電池、９１３はＲＦ回路部、
９１４は表示部、９１５はアンテナ部、９１６は信号
線、９１７は電源線である。本発明の半導体集積回路を
携帯電子機器に用いることにより、携帯電子機器を高機
能化し、ＬＳＩ部の消費電力を大幅に下げることが可能
になる。それにより、電池寿命を大幅にのばすことが可
能になる。
【０１４０】
【発明の効果】以上より明らかなように、上記第１の発
明のメモリ膜の製造方法によれば、上記半導体基板と上
記第２の導電体膜が夫々電極となり、上記第１の導電体
膜と導電体の微粒子を含む第３の絶縁膜とが電荷蓄積部
となって、メモリ膜を構成する。このようにして形成さ
れたメモリ膜は低電圧での書き込み・消去及び非破壊読
み出しが可能である。
明のメモリ膜の製造方法によれば、上記半導体基板と上
記第２の導電体膜が夫々電極となり、上記第１の導電体
膜と導電体の微粒子を含む第３の絶縁膜とが電荷蓄積部
となって、メモリ膜を構成する。このようにして形成さ
れたメモリ膜は低電圧での書き込み・消去及び非破壊読
み出しが可能である。
【０１４１】１実施の形態によれば、上記第２の絶縁膜
上に導電体の微粒子を形成する工程と、上記導電体の微
粒子の表面に第３の絶縁膜を形成する工程とからなる一
連の工程を少なくとも１回行うことにより、上記一連の
工程を行わない場合にはみられなかったメモリ効果を出
現させることができる。
上に導電体の微粒子を形成する工程と、上記導電体の微
粒子の表面に第３の絶縁膜を形成する工程とからなる一
連の工程を少なくとも１回行うことにより、上記一連の
工程を行わない場合にはみられなかったメモリ効果を出
現させることができる。
【０１４２】１実施の形態では、上記一連の工程を２回
又は３回行うので、顕著なメモリ効果を得られると同時
に、短チャネル効果を抑制して素子の微細化が容易にな
る。
又は３回行うので、顕著なメモリ効果を得られると同時
に、短チャネル効果を抑制して素子の微細化が容易にな
る。
【０１４３】１実施の形態によれば、上記第１の導電体
膜及び上記導電体の微粒子はいずれも半導体からなり、
第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜を形成す
る工程はいずれも熱酸化工程である。また、上記第１の
導電体膜及び上記導電体の微粒子の形成は、いずれも化
学的気相成長法による。すなわち、熱酸化工程と化学的
気相成長法を繰り返しただけであるにもかかわらず、再
現性よくメモリ効果が現れる。したがって、簡単な工程
で電気特性が安定したメモリ膜を形成することが可能で
ある。
膜及び上記導電体の微粒子はいずれも半導体からなり、
第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜を形成す
る工程はいずれも熱酸化工程である。また、上記第１の
導電体膜及び上記導電体の微粒子の形成は、いずれも化
学的気相成長法による。すなわち、熱酸化工程と化学的
気相成長法を繰り返しただけであるにもかかわらず、再
現性よくメモリ効果が現れる。したがって、簡単な工程
で電気特性が安定したメモリ膜を形成することが可能で
ある。
【０１４４】１実施の形態によれば、上記第１の導電体
膜は多結晶半導体もしくは非晶質半導体であるので、上
記第１の導電体膜を形成する条件は、広く製造されてい
るフラッシュメモリのフローティングゲートを形成する
工程と同様のものを用いることができる。また、上記第
１の導電体膜を形成する条件を、上記第２の絶縁膜上に
導電体の微粒子を形成する工程にそのまま用いることが
できる。したがって、工程及び工程の条件出しを簡略化
することができる。
膜は多結晶半導体もしくは非晶質半導体であるので、上
記第１の導電体膜を形成する条件は、広く製造されてい
るフラッシュメモリのフローティングゲートを形成する
工程と同様のものを用いることができる。また、上記第
１の導電体膜を形成する条件を、上記第２の絶縁膜上に
導電体の微粒子を形成する工程にそのまま用いることが
できる。したがって、工程及び工程の条件出しを簡略化
することができる。
【０１４５】１実施の形態によれば、ＬＳＩの材料とし
て最も広く使われているシリコンを用いることで、本発
明のメモリ膜を用いた素子を、他の素子と混載するのが
容易となる。また、非常に発達したシリコンプロセスを
用いることができるので、製造が容易になる。
て最も広く使われているシリコンを用いることで、本発
明のメモリ膜を用いた素子を、他の素子と混載するのが
容易となる。また、非常に発達したシリコンプロセスを
用いることができるので、製造が容易になる。
【０１４６】また、第２の発明であるメモリ膜の製造方
法によっても、上記第１の発明のメモリ膜の製造方法で
形成されるメモリ膜と同様な構造のメモリ膜を形成する
ことができる。したがって、上記第１の発明のメモリ膜
の製造方法の場合と同様な作用・効果を奏する。
法によっても、上記第１の発明のメモリ膜の製造方法で
形成されるメモリ膜と同様な構造のメモリ膜を形成する
ことができる。したがって、上記第１の発明のメモリ膜
の製造方法の場合と同様な作用・効果を奏する。
【０１４７】更にまた、上記Ｓｉ２Ｈ６ガス又はＳｉＨ
４ガスの一方若しくは両方を含むガスを導入して半導体
核を生成する工程において、ガスの供給時間を変化させ
るだけでシリコン微粒子の形成密度を制御することがで
きる。したがって、メモリ膜の特性を制御するのが容易
となる。
４ガスの一方若しくは両方を含むガスを導入して半導体
核を生成する工程において、ガスの供給時間を変化させ
るだけでシリコン微粒子の形成密度を制御することがで
きる。したがって、メモリ膜の特性を制御するのが容易
となる。
【０１４８】また、第３の発明であるメモリ膜の製造方
法によっても、上記第２の発明のメモリ膜の製造方法の
場合と同様な作用・効果を奏する。更にまた、第１の半
導体の微粒子に加えて、第２の導電体の微粒子が形成さ
れているので、上記第１の発明の１実施形態で上記一連
の工程を２回行った場合と同様な構造のメモリ膜が形成
される。したがって、顕著なメモリ効果を持つメモリ膜
が得られる。
法によっても、上記第２の発明のメモリ膜の製造方法の
場合と同様な作用・効果を奏する。更にまた、第１の半
導体の微粒子に加えて、第２の導電体の微粒子が形成さ
れているので、上記第１の発明の１実施形態で上記一連
の工程を２回行った場合と同様な構造のメモリ膜が形成
される。したがって、顕著なメモリ効果を持つメモリ膜
が得られる。
【０１４９】また、第４の発明であるメモリ膜の製造方
法によっても、上記第２の発明のメモリ膜の製造方法の
場合と同様な作用・効果を奏する。更にまた、上記非晶
質半導体膜を形成する工程の後、大気開放せずに上記非
晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一
方若しくは両方を含むガスを導入するので、上記非晶質
半導体膜が汚染されることがなく、半導体核の生成が安
定する。したがって、メモリ膜の特性のばらつきを少な
くすることができる。
法によっても、上記第２の発明のメモリ膜の製造方法の
場合と同様な作用・効果を奏する。更にまた、上記非晶
質半導体膜を形成する工程の後、大気開放せずに上記非
晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一
方若しくは両方を含むガスを導入するので、上記非晶質
半導体膜が汚染されることがなく、半導体核の生成が安
定する。したがって、メモリ膜の特性のばらつきを少な
くすることができる。
【０１５０】また、第５の発明であるメモリ膜の製造方
法によっても、上記第４の発明のメモリ膜の製造方法の
場合と同様な作用・効果を奏する。更にまた、第１の半
導体の微粒子に加えて、第２の導電体の微粒子が形成さ
れているので、上記第１の発明の１実施形態で上記一連
の工程を２回行った場合と同様な構造のメモリ膜が形成
される。したがって、顕著なメモリ効果を持つメモリ膜
が得られる。
法によっても、上記第４の発明のメモリ膜の製造方法の
場合と同様な作用・効果を奏する。更にまた、第１の半
導体の微粒子に加えて、第２の導電体の微粒子が形成さ
れているので、上記第１の発明の１実施形態で上記一連
の工程を２回行った場合と同様な構造のメモリ膜が形成
される。したがって、顕著なメモリ効果を持つメモリ膜
が得られる。
【０１５１】１実施の形態によれば、上記非晶質半導体
膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは
両方を含むガスを導入して半導体核を生成する工程の後
に、大気開放せずにアニールを行い上記半導体核を成長
させる工程をおこなっているので、半導体核を適当な大
きさに制御することができ、メモリ膜の特性を最適化す
ることができる。
膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガスの一方若しくは
両方を含むガスを導入して半導体核を生成する工程の後
に、大気開放せずにアニールを行い上記半導体核を成長
させる工程をおこなっているので、半導体核を適当な大
きさに制御することができ、メモリ膜の特性を最適化す
ることができる。
【０１５２】また、第６の発明であるメモリ膜によれ
ば、上記半導体基板と上記第２の導電体膜が夫々電極と
なり、上記第１の導電体膜と導電体の微粒子を含む第３
の絶縁膜とが電荷蓄積部となって、メモリ膜を構成す
る。このメモリ膜は、低電圧（例えば±３Ｖ）で書き込
み・消去が行われ、ヒステリシス特性を持つ。しかも、
例えば１Ｖでは、記憶は破壊されないため、非破壊読み
出しが可能である。したがって、従来技術のフラッシュ
メモリのメモリ膜に比べて著しく低電圧動作が可能であ
る。また、低電圧動作が可能なことにより、メモリ膜の
劣化を抑制することができる。したがって、第６の発明
であるメモリ膜によれば、低電圧で信頼性の高いメモリ
膜が提供される。
ば、上記半導体基板と上記第２の導電体膜が夫々電極と
なり、上記第１の導電体膜と導電体の微粒子を含む第３
の絶縁膜とが電荷蓄積部となって、メモリ膜を構成す
る。このメモリ膜は、低電圧（例えば±３Ｖ）で書き込
み・消去が行われ、ヒステリシス特性を持つ。しかも、
例えば１Ｖでは、記憶は破壊されないため、非破壊読み
出しが可能である。したがって、従来技術のフラッシュ
メモリのメモリ膜に比べて著しく低電圧動作が可能であ
る。また、低電圧動作が可能なことにより、メモリ膜の
劣化を抑制することができる。したがって、第６の発明
であるメモリ膜によれば、低電圧で信頼性の高いメモリ
膜が提供される。
【０１５３】１実施の形態によれば、上記第３の絶縁膜
に含まれる導電体の微粒子の位置は実質的にランダムで
あるので、メモリ特性が再現性よく現れる上に、上記第
３の絶縁膜に含まれる導電体の微粒子の位置を制御する
必要がない。したがって簡単な工程で再現性よくメモリ
膜を製造することができる。
に含まれる導電体の微粒子の位置は実質的にランダムで
あるので、メモリ特性が再現性よく現れる上に、上記第
３の絶縁膜に含まれる導電体の微粒子の位置を制御する
必要がない。したがって簡単な工程で再現性よくメモリ
膜を製造することができる。
【０１５４】１実施の形態によれば、顕著なメモリ効果
を持つメモリ膜が得られる上に、上記第３の絶縁膜に含
まれる導電体の微粒子の位置を制御する必要がない。し
たがって簡単な工程で顕著なメモリ効果を持つメモリ膜
を製造することができる。
を持つメモリ膜が得られる上に、上記第３の絶縁膜に含
まれる導電体の微粒子の位置を制御する必要がない。し
たがって簡単な工程で顕著なメモリ効果を持つメモリ膜
を製造することができる。
【０１５５】１実施の形態によれば、上記第２の半導体
の微粒子の多くが、上記第１の半導体の微粒子の斜め上
方に位置し、真上に位置するものは少ない。したがっ
て、メモリ膜の厚さを薄くして、静電容量を大きくする
ことができる。例えば、このメモリ膜を電界効果トラン
ジスタのゲート絶縁膜中に導入した場合、実効的なゲー
ト絶縁膜厚を薄くすることができ、短チャネル効果を抑
制し、メモリ素子の微細化が可能となる。
の微粒子の多くが、上記第１の半導体の微粒子の斜め上
方に位置し、真上に位置するものは少ない。したがっ
て、メモリ膜の厚さを薄くして、静電容量を大きくする
ことができる。例えば、このメモリ膜を電界効果トラン
ジスタのゲート絶縁膜中に導入した場合、実効的なゲー
ト絶縁膜厚を薄くすることができ、短チャネル効果を抑
制し、メモリ素子の微細化が可能となる。
【０１５６】１実施の形態によれば、ＬＳＩの材料とし
て最も広く使われているシリコンを用いることで、メモ
リ膜を用いた素子を、他の素子と混載するのが容易とな
る。また、非常に高度に発達したシリコンプロセスを用
いることができるので、製造が容易になる。
て最も広く使われているシリコンを用いることで、メモ
リ膜を用いた素子を、他の素子と混載するのが容易とな
る。また、非常に高度に発達したシリコンプロセスを用
いることができるので、製造が容易になる。
【０１５７】１実施の形態によれば、上記第１の絶縁膜
の厚さを２ｎｍ〜５ｎｍとしているので、電荷がトンネ
ル現象でシリコン酸化膜を透過する確率が増して記憶保
持時間が減少したり、短チャネル効果が増して素子の微
細化が困難となることを防ぐことができる。また、上記
導電体の微粒子の直径を３ｎｍ〜７ｎｍとしているの
で、量子サイズ効果が大きくなって電荷の移動に大きな
電圧が必要となったり、短チャネル効果が増して素子の
微細化が困難となることを防ぐことができる。したがっ
て、記憶保持時間が長く、低電圧動作で、微細化が容易
なメモリ素子が提供される。
の厚さを２ｎｍ〜５ｎｍとしているので、電荷がトンネ
ル現象でシリコン酸化膜を透過する確率が増して記憶保
持時間が減少したり、短チャネル効果が増して素子の微
細化が困難となることを防ぐことができる。また、上記
導電体の微粒子の直径を３ｎｍ〜７ｎｍとしているの
で、量子サイズ効果が大きくなって電荷の移動に大きな
電圧が必要となったり、短チャネル効果が増して素子の
微細化が困難となることを防ぐことができる。したがっ
て、記憶保持時間が長く、低電圧動作で、微細化が容易
なメモリ素子が提供される。
【０１５８】また、第７の発明であるメモリ素子は、第
６の発明のメモリ膜をゲート絶縁膜とする電界効果トラ
ンジスタ型メモリ素子であるから、例えば、±３Ｖでの
書き込み及び消去、１Ｖでの非破壊読み出しが可能であ
る。したがって、従来技術のフラッシュメモリに比べて
著しい低電圧動作が可能で、低消費電力化が可能とな
り、素子の信頼性が向上する。
６の発明のメモリ膜をゲート絶縁膜とする電界効果トラ
ンジスタ型メモリ素子であるから、例えば、±３Ｖでの
書き込み及び消去、１Ｖでの非破壊読み出しが可能であ
る。したがって、従来技術のフラッシュメモリに比べて
著しい低電圧動作が可能で、低消費電力化が可能とな
り、素子の信頼性が向上する。
【０１５９】１実施の形態では、、ＳＯＩ基板上に形成
されているので、ソース領域及びドレイン領域と、ボデ
ィとの接合容量を非常に小さくすることができる。さら
にまた、ＳＯＩ基板を用いると、ソース領域及びドレイ
ン領域の深さを浅くするのが容易であり、短チャネル効
果を抑制し、メモリ素子を更に微細化することができ
る。
されているので、ソース領域及びドレイン領域と、ボデ
ィとの接合容量を非常に小さくすることができる。さら
にまた、ＳＯＩ基板を用いると、ソース領域及びドレイ
ン領域の深さを浅くするのが容易であり、短チャネル効
果を抑制し、メモリ素子を更に微細化することができ
る。
【０１６０】また、第８の発明である半導体集積回路
は、上記第７の発明のメモリ素子を集積したことを特徴
としているので、低電源電圧で動作可能で、低消費電力
であるメモリ集積回路が提供される。
は、上記第７の発明のメモリ素子を集積したことを特徴
としているので、低電源電圧で動作可能で、低消費電力
であるメモリ集積回路が提供される。
【０１６１】また、第９の発明である半導体記憶装置に
よれば、各メモリセルのメモリ膜として第６の発明のメ
モリ膜を使っているので、低電圧駆動が可能である。ま
た、１つのセルの面積が４Ｆ２（Ｆは最小加工ピッチ）
であり、従来のＡＮＤ型メモリセルアレイよりも小さ
い。したがって、低消費電力化、高信頼性化、高集積化
が可能となる。
よれば、各メモリセルのメモリ膜として第６の発明のメ
モリ膜を使っているので、低電圧駆動が可能である。ま
た、１つのセルの面積が４Ｆ２（Ｆは最小加工ピッチ）
であり、従来のＡＮＤ型メモリセルアレイよりも小さ
い。したがって、低消費電力化、高信頼性化、高集積化
が可能となる。
【０１６２】また、第１０の発明である半導体記憶装置
によれば、上記第９の発明の半導体記憶装置と同様な作
用・効果を奏する上に、厚い埋め込み酸化膜の存在のた
めに、ボディと基板との間の静電容量を非常に小さくす
ることができる。また、ＳＯＩ基板を用いると、ソース
領域及びドレイン領域とボディとの接合容量を非常に小
さくすることができる。そのため、容量を充電するため
の消費電流を小さくすることができる。さらにまた、Ｓ
ＯＩ基板を用いると、ソース領域及びドレイン領域の深
さを浅くするのが容易であり、短チャネル効果を抑制
し、素子を更に微細化することができる。したがって、
低消費電力化及び微細化が可能となる。
によれば、上記第９の発明の半導体記憶装置と同様な作
用・効果を奏する上に、厚い埋め込み酸化膜の存在のた
めに、ボディと基板との間の静電容量を非常に小さくす
ることができる。また、ＳＯＩ基板を用いると、ソース
領域及びドレイン領域とボディとの接合容量を非常に小
さくすることができる。そのため、容量を充電するため
の消費電流を小さくすることができる。さらにまた、Ｓ
ＯＩ基板を用いると、ソース領域及びドレイン領域の深
さを浅くするのが容易であり、短チャネル効果を抑制
し、素子を更に微細化することができる。したがって、
低消費電力化及び微細化が可能となる。
【０１６３】１実施の形態によれば、ワード線の一部を
をゲート電極としており、ゲート電極とワード線を接続
するためにコンタクトや上部配線を用いる必要がない。
そのため、メモリセルの構造が単純化され、製造工程を
減らすことができる。したがって、製造コストを下げる
ことができる。
をゲート電極としており、ゲート電極とワード線を接続
するためにコンタクトや上部配線を用いる必要がない。
そのため、メモリセルの構造が単純化され、製造工程を
減らすことができる。したがって、製造コストを下げる
ことができる。
【０１６４】１実施の形態によれば、選択されたメモリ
セルのメモリ膜にかかる電圧と、非選択のメモリセルの
メモリ膜にかかる電圧の最大値との比が大きく、ランダ
ムアクセスが可能で、動作マージンの大きなメモリを実
現することが可能となる。
セルのメモリ膜にかかる電圧と、非選択のメモリセルの
メモリ膜にかかる電圧の最大値との比が大きく、ランダ
ムアクセスが可能で、動作マージンの大きなメモリを実
現することが可能となる。
【０１６５】また、第１１の発明である半導体集積回路
は、第９または第１０の発明の半導体記憶装置と、ロジ
ック回路とを混載している。第９または第１０の発明の
半導体記憶装置のセル面積は４Ｆ２と、通常の１トラン
ジスタ型不揮発性メモリのメモリセル面積より小さいの
で、メモリが占める面積を小さくできる。その分、論理
回路や他のメモリの面積を大きくとることができ、機能
の向上を図ることができる。もしくは、メモリの記憶容
量を大きくとることができる。その場合、例えば、大規
模なプログラムを一時的に読みこみ、電源を切断した後
もそのプログラムを保持し、電源を再投入した後もプロ
グラムを実行するといったことが可能になり、かつ、そ
のプログラムを他のプログラムと入れかえることもでき
る。したがって、集積回路の集積度を向上し、機能の向
上を図ることができる。
は、第９または第１０の発明の半導体記憶装置と、ロジ
ック回路とを混載している。第９または第１０の発明の
半導体記憶装置のセル面積は４Ｆ２と、通常の１トラン
ジスタ型不揮発性メモリのメモリセル面積より小さいの
で、メモリが占める面積を小さくできる。その分、論理
回路や他のメモリの面積を大きくとることができ、機能
の向上を図ることができる。もしくは、メモリの記憶容
量を大きくとることができる。その場合、例えば、大規
模なプログラムを一時的に読みこみ、電源を切断した後
もそのプログラムを保持し、電源を再投入した後もプロ
グラムを実行するといったことが可能になり、かつ、そ
のプログラムを他のプログラムと入れかえることもでき
る。したがって、集積回路の集積度を向上し、機能の向
上を図ることができる。
【０１６６】また、第１２の発明である携帯電子機器
は、第８または第１１の発明の半導体集積回路を具備し
ているので、ＬＳＩ部を高機能化、低消費電力化するこ
とができる。したがって、高機能で電池寿命の長い携帯
電子機器が提供される。
は、第８または第１１の発明の半導体集積回路を具備し
ているので、ＬＳＩ部を高機能化、低消費電力化するこ
とができる。したがって、高機能で電池寿命の長い携帯
電子機器が提供される。
【図１】 本発明の実施の形態１のメモリ膜の製造方法
を示す図である。
を示す図である。
【図２】 本発明の実施の形態１のメモリ膜の製造方法
を示す図である。
を示す図である。
【図３】 本発明の実施の形態１のメモリ膜にかける電
圧を走査したときの容量の変化を示すグラフである。
圧を走査したときの容量の変化を示すグラフである。
【図４】 本発明の実施の形態１のメモリ膜にかける電
圧を走査したときの容量の変化を示すグラフである。
圧を走査したときの容量の変化を示すグラフである。
【図５】 本発明の実施の形態１のメモリ膜の断面図で
ある。
ある。
【図６】 本発明の実施の形態１のメモリ膜の断面図で
ある。
ある。
【図７】 メモリ膜の形成時にＬＰＣＶＤ法によるシリ
コン成長を１回行った場合の、メモリ膜にかける電圧を
走査したときの容量の変化を示すグラフである。
コン成長を１回行った場合の、メモリ膜にかける電圧を
走査したときの容量の変化を示すグラフである。
【図８】 メモリ膜の形成時にＬＰＣＶＤ法によるシリ
コン成長を２回行った場合の、メモリ膜にかける電圧を
走査したときの容量の変化を示すグラフである。
コン成長を２回行った場合の、メモリ膜にかける電圧を
走査したときの容量の変化を示すグラフである。
【図９】 メモリ膜の形成時にＬＰＣＶＤ法によるシリ
コン成長を３回行った場合の、メモリ膜にかける電圧を
走査したときの容量の変化を示すグラフである。
コン成長を３回行った場合の、メモリ膜にかける電圧を
走査したときの容量の変化を示すグラフである。
【図１０】 本発明の実施の形態３のメモリ膜の製造方
法を示す図である。
法を示す図である。
【図１１】 本発明の実施の形態４のメモリ素子の断面
図である。
図である。
【図１２】 本発明の実施の形態４のメモリ素子の、書
き込み時及び消去時のドレイン電流対ゲート電圧の関係
を示すグラフである。
き込み時及び消去時のドレイン電流対ゲート電圧の関係
を示すグラフである。
【図１３】 本発明の実施の形態５のメモリ素子の断面
図である。
図である。
【図１４】 本発明の実施の形態６のメモリセルアレイ
の平面図である。
の平面図である。
【図１５】 図１４の切断面線Ａ−Ａ’から見た断面図
である。
である。
【図１６】 図１４の切断面線Ｂ−Ｂ’から見た断面図
である。
である。
【図１７】 図１４の切断面線Ｃ−Ｃ’から見た断面図
である。
である。
【図１８】 本発明の実施の形態６のメモリセルアレイ
の回路図である。
の回路図である。
【図１９】 本発明の実施の形態８のメモリセルアレイ
のメモリセルの断面図である。
のメモリセルの断面図である。
【図２０】 本発明の実施の形態９の携帯情報機器の構
成図である。
成図である。
１１１ シリコン基板 １１２，１１２Ｂ シリコン酸化膜 １１３ ポリシリコン膜 １１４ 第１のシリコン微粒子 １１５ 第２のシリコン微粒子 １１６ 電極ポリシリコン膜 １３０，１３０′，２１ メモリ膜 １５０，１６０ ＳＯＩ基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/316 Ｈ０１Ｌ 27/10 ４３４ 27/115 27/10 ４６１ (71)出願人 501073851 酒井 朗 愛知県名古屋市緑区篠の風３−252 滝の 水住宅６−205 (72)発明者 岩田 浩 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 柴田 晃秀 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 洗 暢俊 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 小倉 孝之 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 足立 浩一郎 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 柿本 誠三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 安田 幸夫 愛知県愛知郡長久手町五合池130 (72)発明者 財満 鎭明 愛知県春日井市高座台５丁目５番64号 (72)発明者 酒井 朗 愛知県名古屋市緑区篠の風３−252 滝の 水住宅６−205 Ｆターム(参考） 4K030 AA06 BA29 BB03 BB12 CA04 DA09 FA10 HA01 LA15 5F045 AB02 AB03 AB32 AD10 BB08 BB16 HA01 5F058 BD02 BD03 BD04 BF61 5F083 EP17 EP22 EP33 EP34 EP79 GA05 GA09 GA28 HA02 JA36 JA37 JA38 LA12 LA16 NA01 NA08 PR21 ZA12 5F101 BA54 BB02 BD02 BD34 BE07 BH12
Claims (26)
- 【請求項１】 第１の電極となる半導体基板上に第１の
絶縁膜を形成する工程と、 上記第１の絶縁膜上に第１の導電体膜を形成する工程
と、 上記第１の導電体膜の表面に第２の絶縁膜を形成する工
程と、 上記第２の絶縁膜上に導電体の微粒子を含む第３の絶縁
膜を形成する工程と、 上記第３の絶縁膜上に第２の電極となる第２の導電体膜
を形成する工程とを含むことを特徴とするメモリ膜の製
造方法。 - 【請求項２】 請求項１に記載のメモリ膜の製造方法に
おいて、 上記第２の絶縁膜上に導電体の微粒子を含む第３の絶縁
膜を形成する工程は、 上記第２の絶縁膜上に導電体の微粒子を形成する工程
と、 上記導電体の微粒子の表面に第３の絶縁膜を形成する工
程とからなる一連の工程を、 少なくとも１回行うことからなることを特徴とするメモ
リ膜の製造方法。 - 【請求項３】 請求項２に記載のメモリ膜の製造方法に
おいて、 上記一連の工程を、２回又は３回行うことを特徴とする
メモリ膜の製造方法。 - 【請求項４】 請求項２又は３のいずれかに記載のメモ
リ膜の製造方法において、 上記第１の導電体膜は半導体からなり、 上記導電体の微粒子は半導体からなり、 上記半導体基板上に第１の絶縁膜を形成する工程と、 上記導電体膜の表面に第２の絶縁膜を形成する工程と上
記導電体の微粒子の表面に第３の絶縁膜を形成する工程
とはいずれも熱酸化工程であり、 上記第１の絶縁膜上に第１の導電体膜を形成する工程
と、 上記第２の絶縁膜上に導電体の微粒子を形成する工程と
はいずれも化学的気相成長法によることを特徴とするメ
モリ膜の製造方法。 - 【請求項５】 請求項４に記載のメモリ膜の製造方法に
おいて、 上記第１の導電体膜は多結晶半導体もしくは非晶質半導
体であることを特徴とするメモリ膜の製造方法。 - 【請求項６】 請求項１乃至５のいずれかに記載のメモ
リ膜の製造方法において、 上記半導体基板はシリコン基板からなり、 上記第１の導電体膜はシリコンからなり、 上記第１乃至第３の絶縁膜はいずれもシリコン酸化膜か
らなり、上記導電体の微粒子はいずれもシリコンからな
ることを特徴とするメモリ膜の製造方法。 - 【請求項７】 半導体基板上に第１の絶縁膜を形成する
工程と、 上記第１の絶縁膜上に非晶質半導体膜を形成する工程
と、 上記非晶質半導体膜を形成する工程の後、大気開放し、
上記非晶質半導体膜を清浄化する工程と、 上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガ
スの一方若しくは両方を含むガスを導入して半導体核を
生成する工程と、 上記非晶質半導体膜の一部及び上記半導体核の一部を熱
酸化して第１の酸化膜を形成し、第１の半導体の微粒子
を形成する工程と、 上記第１の酸化膜上に第２の導電体膜を形成する工程と
を含むことを特徴とするメモリ膜の製造方法。 - 【請求項８】 半導体基板上に第１の絶縁膜を形成する
工程と、 上記第１の絶縁膜上に非晶質半導体膜を形成する工程
と、 上記非晶質半導体膜を形成する工程の後、大気開放し、
上記非晶質半導体膜を清浄化する工程と、 上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガ
スの一方若しくは両方を含むガスを導入して半導体核を
生成する工程と、 上記非晶質半導体膜の一部及び上記半導体核の一部を熱
酸化して第１の酸化膜を形成し、第１の半導体の微粒子
を形成する工程と、 上記第１の酸化膜上に第２の導電体の微粒子を形成する
工程と、 上記第２の導電体の微粒子表面に第３の絶縁膜を形成す
る工程と、 上記第３の絶縁膜上に第２の導電体膜を形成する工程と
を含むことを特徴とするメモリ膜の製造方法。 - 【請求項９】 半導体基板上に第１の絶縁膜を形成する
工程と、 上記第１の絶縁膜上に非晶質半導体膜を形成する工程
と、 上記非晶質半導体膜を形成する工程の後、大気開放せず
に上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４
ガスの一方若しくは両方を含むガスを導入して半導体核
を生成する工程と、 熱酸化により上記非晶質半導体膜の一部及び上記半導体
核の一部を酸化して第１の酸化膜を形成し、第１の半導
体の微粒子を形成する工程と、 上記第１の酸化膜上に第２の導電体膜を形成する工程と
を含むことを特徴とするメモリ膜の製造方法。 - 【請求項１０】 半導体基板上に第１の絶縁膜を形成す
る工程と、 上記第１の絶縁膜上に非晶質半導体膜を形成する工程
と、 上記非晶質半導体膜を形成する工程の後、大気開放せず
に上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４
ガスの一方若しくは両方を含むガスを導入して半導体核
を生成する工程と、 熱酸化により上記非晶質半導体膜の一部及び上記半導体
核の一部を酸化して第１の酸化膜を形成し、第１の半導
体の微粒子を形成する工程と、 上記第１の酸化膜上に第２の導電体の微粒子を形成する
工程と、 上記第２の導電体の微粒子表面に第３の絶縁膜を形成す
る工程と、 上記第３の絶縁膜上に第２の導電体膜を形成する工程と
を含むことを特徴とするメモリ膜の製造方法。 - 【請求項１１】 請求項７乃至１０のいずれかに記載の
メモリ膜の製造方法において、 上記非晶質半導体膜上にＳｉ２Ｈ６ガス又はＳｉＨ４ガ
スの一方若しくは両方を含むガスを導入して半導体核を
生成する工程の後に、大気開放せずにアニールを行い上
記半導体核を成長させる工程を行うことを特徴とするメ
モリ膜の製造方法。 - 【請求項１２】 第１の電極となる半導体基板と、 上記導電体基板上に形成された第１の絶縁膜と、 上記第１の絶縁膜上に形成された第１の導電体膜と、 上記第１の導電体膜上に形成された導電体の微粒子を含
む第３の絶縁膜と、 上記第３の絶縁膜上に形成された第２の電極となる第２
の導電体膜とからなることを特徴とするメモリ膜。 - 【請求項１３】 請求項１２に記載のメモリ膜におい
て、上記第３の絶縁膜に含まれる導電体の微粒子の位置
は実質的にランダムであることを特徴とするメモリ膜。 - 【請求項１４】 請求項１２に記載のメモリ膜におい
て、 上記第３の絶縁膜に含まれる導電体の微粒子は、 上記第１の導電体膜に近接する第１の導電体の微粒子
と、 上記第１の半導体の微粒子の斜め上方に隣接する第２の
導電体の微粒子とを含み、 上記第１の導電体膜がなす平面上に射影した上記第１の
導電体の位置は実質的にランダムであることを特徴とす
るメモリ膜。 - 【請求項１５】 請求項１４に記載の半導体装置におい
て、 上記導電体の微粒子の直径もしくは高さをＨとし、 上記第１の導電体膜と、上記第１の導電体の微粒子との
距離をＳ１とし、 上記第３の絶縁膜の厚さの平均をＷとするとき、 Ｗ≦２Ｈ＋Ｓ１ なる関係を満たすことを特徴とするメモリ膜。 - 【請求項１６】 請求項１２乃至１５のいずれかに記載
のメモリ膜において、 上記半導体基板はシリコン基板であり、 上記第１の導電体膜はシリコンからなり、 上記第１及び第３の絶縁膜はいずれもシリコン酸化膜か
らなり、 上記導電体の微粒子はシリコンからなることを特徴とす
るメモリ膜。 - 【請求項１７】 請求項１２乃至１６のいずれかに記載
のメモリ膜において、 上記第１の絶縁膜の厚さは２ｎｍ〜５ｎｍであり、 上記導電体の微粒子の直径は３ｎｍ〜７ｎｍであること
を特徴とするメモリ膜。 - 【請求項１８】 電界効果型トランジスタのゲート絶縁
膜が請求項１２乃至１７のいずれかに記載のメモリ膜か
らなることを特徴とするメモリ素子。 - 【請求項１９】請求項１８に記載のメモリ素子におい
て、ＳＯＩ基板上に形成されたことを特徴とするメモリ
素子。 - 【請求項２０】 請求項１８又は１９に記載のメモリ素
子を集積したことを特徴とする半導体集積回路。 - 【請求項２１】 半導体基板の表面に、一方向に蛇行し
て延びる複数の素子分離領域が上記一方向に垂直な方向
に関して並んで形成されて、隣り合う素子分離領域の間
にそれぞれ上記一方向に蛇行して延びる活性領域が定め
られ、 上記各活性領域内の蛇行の各折り返し箇所に、それぞれ
ソース領域またはドレイン領域として働く不純物拡散領
域が形成されて、同一の活性領域内で隣り合う上記不純
物拡散領域の間にそれぞれチャネル領域が定められ、 上記半導体基板上に、上記一方向に垂直な方向にストレ
ートに延びる複数のワード線が、それぞれ請求項１２乃
至１７のいずれかに記載のメモリ膜を介して各活性領域
内のチャネル領域上を通るように設けられ、 上記半導体基板上に、上記一方向にストレートに延びる
第１のビット線が、同一の活性領域内の蛇行の片側の折
り返し箇所に設けられた上記不純物拡散領域上を通るよ
うに設けられるとともに、上記一方向にストレートに延
びる第２のビット線が、同一の活性領域内で蛇行の他方
の側の折り返し箇所に設けられた上記不純物拡散領域上
を通るように設けられ、 上記第１のビット線、第２のビット線がそれぞれ直下に
存する上記不純物拡散領域とコンタクト孔を介して接続
され、 上記半導体基板は表面側にウェル領域を有し、このウェ
ル領域が上記素子分離領域によって区分されていること
を特徴とする半導体記憶装置。 - 【請求項２２】 半導体基板の表面に、一方向に蛇行し
て延びる複数の素子分離領域が上記一方向に垂直な方向
に関して並んで形成されて、隣り合う素子分離領域の間
にそれぞれ上記一方向に蛇行して延びる活性領域が定め
られ、 上記各活性領域内の蛇行の各折り返し箇所に、それぞれ
ソース領域またはドレイン領域として働く不純物拡散領
域が形成されて、同一の活性領域内で隣り合う上記不純
物拡散領域の間にそれぞれチャネル領域が定められ、 上記半導体基板上に、上記一方向に垂直な方向にストレ
ートに延びる複数のワード線が、それぞれ請求項１２乃
至１７のいずれかに記載のメモリ膜を介して各活性領域
内のチャネル領域上を通るように設けられ、 上記半導体基板上に、上記一方向にストレートに延びる
第１のビット線が、同一の活性領域内の蛇行の片側の折
り返し箇所に設けられた上記不純物拡散領域上を通るよ
うに設けられるとともに、上記一方向にストレートに延
びる第２のビット線が、同一の活性領域内で蛇行の他方
の側の折り返し箇所に設けられた上記不純物拡散領域上
を通るように設けられ、 上記第１のビット線、第２のビット線がそれぞれ直下に
存する上記不純物拡散領域とコンタクト孔を介して接続
され、 上記半導体基板として、絶縁体上にシリコンからなるボ
ディを有するＳＯＩ基板を備え、このＳＯＩ基板のボデ
ィが上記活性領域を構成することを特徴とする半導体記
憶装置。 - 【請求項２３】 請求項２１又は２２に記載の半導体記
憶装置において、 上記ワード線のうち上記チャネル領域上に存する部分が
ゲート電極を構成することを特徴とする半導体記憶装
置。 - 【請求項２４】 請求項２１乃至２３のいずれかに記載
の半導体記憶装置において、書き込み時及び消去時にお
いて、選択されたメモリセルにおいて、上記ワード線と
上記第３のビット線との間の電位差の絶対値ＶがＶ＝Ｖ
ＤＤであるとき、選択ワード線もしくは選択ビット線の
どちらか一方にのみ接続されているメモリセルにおい
て、ＶＤＤ／３≦Ｖ＜ＶＤＤ／２となることを特徴とす
る半導体記憶装置。 - 【請求項２５】 請求項２１乃至２４のいずれかに記載
の半導体記憶装置と、ロジック回路とを混載したことを
特徴とする半導体集積回路。 - 【請求項２６】 請求項２０又は２５に記載の半導体集
積回路を具備したことを特徴とする携帯電子機器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001046260A JP5016164B2 (ja) | 2001-02-22 | 2001-02-22 | メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 |
| US10/468,738 US7074676B2 (en) | 2001-02-22 | 2002-02-13 | Memory film, method of manufacturing the memory film, memory element, semiconductor storage device, semiconductor integrated circuit, and portable electronic equipment |
| PCT/JP2002/001185 WO2002067336A1 (fr) | 2001-02-22 | 2002-02-13 | Film memoire et son procede de fabrication, element de memoire, dispositif de stockage semi-conducteur, circuit integre semi-conducteur, et equipement electronique portable |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001046260A JP5016164B2 (ja) | 2001-02-22 | 2001-02-22 | メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002252290A true JP2002252290A (ja) | 2002-09-06 |
| JP2002252290A5 JP2002252290A5 (ja) | 2008-03-27 |
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|---|---|---|---|
| JP2001046260A Expired - Fee Related JP5016164B2 (ja) | 2001-02-22 | 2001-02-22 | メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7074676B2 (ja) |
| JP (1) | JP5016164B2 (ja) |
| WO (1) | WO2002067336A1 (ja) |
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