JP2001527297A - クーロン閉塞が可能な多重メモリ装置、該装置の製造方法及び該装置における読出／書込／消去方法 - Google Patents
クーロン閉塞が可能な多重メモリ装置、該装置の製造方法及び該装置における読出／書込／消去方法Info
- Publication number
- JP2001527297A JP2001527297A JP2000525933A JP2000525933A JP2001527297A JP 2001527297 A JP2001527297 A JP 2001527297A JP 2000525933 A JP2000525933 A JP 2000525933A JP 2000525933 A JP2000525933 A JP 2000525933A JP 2001527297 A JP2001527297 A JP 2001527297A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- grid
- potential
- memory
- islands
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 230000015654 memory Effects 0.000 claims description 84
- 229910052710 silicon Inorganic materials 0.000 claims description 31
- 239000010703 silicon Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 14
- 229910052732 germanium Inorganic materials 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 4
- 239000012777 electrically insulating material Substances 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 230000004044 response Effects 0.000 claims 2
- 230000001419 dependent effect Effects 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 25
- 239000004065 semiconductor Substances 0.000 description 20
- 238000010893 electron trap Methods 0.000 description 19
- 230000005641 tunneling Effects 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 238000003860 storage Methods 0.000 description 11
- 239000000969 carrier Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 239000002159 nanocrystal Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052718 tin Inorganic materials 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 230000005264 electron capture Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000000084 colloidal system Substances 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 229910001449 indium ion Inorganic materials 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003446 memory effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910017107 AlOx Inorganic materials 0.000 description 1
- 101000605054 Mus musculus Epididymal-specific lipocalin-8 Proteins 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
- G11C11/5635—Erasing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7882—Programmable transistors with only two possible levels of programmation charging by injection of carriers through a conductive insulator, e.g. Poole-Frankel conduction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7888—Transistors programmable by two single electrons
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/08—Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory
Abstract
(57)【要約】
【課題】 クーロン閉塞型の多重メモリ装置を提供することである。
【解決手段】 フローティンググリッド（２０）と制御グリッド（２８）とを有するＭＯＳＦＥＴトランジスタを備えたメモリ装置であって、前記フローティンググリッド（２０）と制御グリッド（２８）とが互いに離間した複数のナノスケールの導体アイランド（３４）を備えた誘電体（３２）によって離間されており、前記ナノスケールアイランド（３４）が前記フローティンググリッド（２０）と制御グリッド（２８）との間の誘電体に均一に分布したアイランドの３次元構造（３０）を形成していることを特徴とする。
Description
【０００１】
本発明は、クーロン閉塞（Coulomb locking）型の多重メモリ装置及びその製 造方法に関するものである。また、本発明はこのタイプのメモリ装置を備えたメ
モリドットのネットワークに対する読取、書込及び消去方法に関するものである
。
モリドットのネットワークに対する読取、書込及び消去方法に関するものである
。
【０００２】
クーロン閉塞型の多重メモリは電荷が蓄積された導体あるいは半導体のアイラ
ンドを利用する量子デバイスである。
ンドを利用する量子デバイスである。
【０００３】 クーロン閉塞現象は、環境から電気的に絶縁されかつトンネル効果によって互
いに弱く接合された導体あるいは半導体のアイランドにおいて生じる。周囲温度
近傍の温度でこの現象を実現するには、各アイランドの全キャパシタンスがアト
ファラドのオーダーである。アイランドの寸法はナノメートルのオーダーである
。
いに弱く接合された導体あるいは半導体のアイランドにおいて生じる。周囲温度
近傍の温度でこの現象を実現するには、各アイランドの全キャパシタンスがアト
ファラドのオーダーである。アイランドの寸法はナノメートルのオーダーである
。
【０００４】 メモリは、様々な電荷レベルを保存するために用いることができるときに多重
メモリと呼ばれるが、その電荷レベルは互いに区別可能であり、数ビットで符号
化された情報を保存する。多重メモリは保存される情報がオン−オフ型である従
来型のメモリとは異なっている。電荷が導電性アイランド上に分布しているとい
う事実を用いると、クーロン閉塞を有するメモリは数レベルの保存に応用される
。
メモリと呼ばれるが、その電荷レベルは互いに区別可能であり、数ビットで符号
化された情報を保存する。多重メモリは保存される情報がオン−オフ型である従
来型のメモリとは異なっている。電荷が導電性アイランド上に分布しているとい
う事実を用いると、クーロン閉塞を有するメモリは数レベルの保存に応用される
。
【０００５】 本発明は、非常に小さく、高度に集積された高キャパシタンスのメモリネット
ワークの製造への応用に用いられる。
ワークの製造への応用に用いられる。
【０００６】 以下に述べる全文献は参照番号によって特定される。これらの文献の完全な出
典は詳細な説明の最後に掲載している。
典は詳細な説明の最後に掲載している。
【０００７】 初期の周知のクーロン閉塞メモリ装置の一つは文献（１）に開示されている。
この装置は室温で作動するように設計され、ソースをドレインに結合された多結
晶シリコン読込チャネル（read channel）を有する電界効果トランジスタ構造を
備えている。メモリに保存するとき、電子は、チャネルの多結晶シリコン層のナ
ノスケール導電性グレインに貯蔵される。
この装置は室温で作動するように設計され、ソースをドレインに結合された多結
晶シリコン読込チャネル（read channel）を有する電界効果トランジスタ構造を
備えている。メモリに保存するとき、電子は、チャネルの多結晶シリコン層のナ
ノスケール導電性グレインに貯蔵される。
【０００８】 文献（２）には、フローティンググリッドＥＰＲＡＭ（Erasable Programmabl
e Read Only Memory）の構造に非常に類似した構造を有するより従来型に近いク
ーロン閉塞メモリが開示されている。しかしながら、このメモリは、メモリグリ
ッドがあるパターンでレイアウトされたシリコンあるいはゲルマニウムの導電性
グレインのセットによって置き換えられている点でＥＰＲＡＭメモリとは異なっ
ている。
e Read Only Memory）の構造に非常に類似した構造を有するより従来型に近いク
ーロン閉塞メモリが開示されている。しかしながら、このメモリは、メモリグリ
ッドがあるパターンでレイアウトされたシリコンあるいはゲルマニウムの導電性
グレインのセットによって置き換えられている点でＥＰＲＡＭメモリとは異なっ
ている。
【０００９】 さらに、ドレイン近傍のホットキャリヤの注入によってよりも、全チャネルか
らのトンネル効果を使ってキャリヤをグレインに注入することによって、このタ
イプのメモリにデータが書き込まれる。
らのトンネル効果を使ってキャリヤをグレインに注入することによって、このタ
イプのメモリにデータが書き込まれる。
【００１０】 文献（３）及び（４）に開示された装置も、従来のＥＰＲＡＭメモリの構造に
非常に近い構造のクーロン閉塞型メモリに応用される。これらのメモリにおける
フローティンググリッドは、単一電荷蓄積グレインのように振る舞うように十分
に狭い。
非常に近い構造のクーロン閉塞型メモリに応用される。これらのメモリにおける
フローティンググリッドは、単一電荷蓄積グレインのように振る舞うように十分
に狭い。
【００１１】 上記の装置では、クーロン閉塞現象は、ナノスケール導体（又は半導体）材料
の一あるいは複数のグレイン又はアイランドの存在によって達成される。装置の
グリッドに印加した所定の電圧に対して、クーロン閉塞現象が各アイランドに貯
蔵された最大電子数を決定する。メモリ効果は主に、グレインを囲繞する誘電体
材料のポテンシャル障壁特性の結果である。
の一あるいは複数のグレイン又はアイランドの存在によって達成される。装置の
グリッドに印加した所定の電圧に対して、クーロン閉塞現象が各アイランドに貯
蔵された最大電子数を決定する。メモリ効果は主に、グレインを囲繞する誘電体
材料のポテンシャル障壁特性の結果である。
【００１２】 上記の構造のチャネル間のトンネル効果によって結合され、かつグレインの導
電性が非常に強いときには、キャリヤを注入するのに用いられた誘電場がキャン
セルされるときに書き込み時に注入されるキャリヤがチャネルに戻される。
電性が非常に強いときには、キャリヤを注入するのに用いられた誘電場がキャン
セルされるときに書き込み時に注入されるキャリヤがチャネルに戻される。
【００１３】 従来のＥＰＲＡＭ型メモリにおけるフローティンググリッドとチャネルとの間
に存在するエネルギー障壁は十分高いので、１年のオーダーの滞在時間で電荷を
貯蔵することができる。
に存在するエネルギー障壁は十分高いので、１年のオーダーの滞在時間で電荷を
貯蔵することができる。
【００１４】 文献（５）は、強いポテンシャル障壁によって電荷を保持することが可能な電
子捕獲が認められた装置を開示している。文献（５）の装置は、キャパシタを少
なくとも２個のトンネル接合で連結することによって形成されたクーロン閉塞構
造を有する。しかしながら、この型の構造はメモリとしては使用できない。これ
は２つの電極しか有さないので、インピーダンス変換及びアドレス機能を持たな
い。
子捕獲が認められた装置を開示している。文献（５）の装置は、キャパシタを少
なくとも２個のトンネル接合で連結することによって形成されたクーロン閉塞構
造を有する。しかしながら、この型の構造はメモリとしては使用できない。これ
は２つの電極しか有さないので、インピーダンス変換及びアドレス機能を持たな
い。
【００１５】 文献（６）及び（７）で提案されたように、貯蔵された情報を読むために、電
位計を電子捕獲装置に付加することができる。しかしながら、このタイプの型の
ソルーションは特に大きな装置につながる；これは、小型化及び増加した集積密
度に対する要求とは相容れないものである。
位計を電子捕獲装置に付加することができる。しかしながら、このタイプの型の
ソルーションは特に大きな装置につながる；これは、小型化及び増加した集積密
度に対する要求とは相容れないものである。
【００１６】
本発明の目的は、上記の装置の制限を有さないクーロン閉塞メモリ装置を提供
することである。
することである。
【００１７】 特別な目的は、構成要素を形成する基板上の特に小さな表面を占めるメモリ要
素を提供することである。
素を提供することである。
【００１８】 他の目的は、数ビットの情報を記憶することが可能な、このタイプのメモリ要
素を提供することである。
素を提供することである。
【００１９】 他の目的は、クーロン閉塞を有する多重メモリ装置の製造方法を提供すること
である。
である。
【００２０】 他の目的は、メモリドットのネットワークと記憶を書込、読出、消去するため
の方法とを提供することである。
の方法とを提供することである。
【００２１】
さらに詳細には、これらの目的を達成するための本発明の目標は、フローティ
ンググリッドと制御グリッドとを有するＭＯＳＦＥＴトランジスタ構造を備えた
メモリ装置である。本発明によれば、フローティンググリッドと制御グリッドと
は、互いに離間した数ナノメートルの導体アイランドを備えた誘電体によって離
間されている。
ンググリッドと制御グリッドとを有するＭＯＳＦＥＴトランジスタ構造を備えた
メモリ装置である。本発明によれば、フローティンググリッドと制御グリッドと
は、互いに離間した数ナノメートルの導体アイランドを備えた誘電体によって離
間されている。
【００２２】 ナノメートルサイズの導体アイランドは、金属あるいは半導体材料のような導
電性材料のグレイン、結晶あるいは原子の集合体を意味する。
電性材料のグレイン、結晶あるいは原子の集合体を意味する。
【００２３】 例えば、アイランドはシリコン結晶であってもよい。
【００２４】 導体アイランドは誘電体材料によって互いに孤立している。それらは例えば1n
mから10nmの間の大きさの小型のものである。グリッドに垂直に測定された２つ のアイランド間の距離は、メモリにトンネル電流が流れるように十分に小さい値
が選択されている。こうして、アイランドが物理的に離間しているが、トンネル
効果による電気伝導は異なるアイランド間及びアイランドとグリッド間のいずれ
でも可能である。
mから10nmの間の大きさの小型のものである。グリッドに垂直に測定された２つ のアイランド間の距離は、メモリにトンネル電流が流れるように十分に小さい値
が選択されている。こうして、アイランドが物理的に離間しているが、トンネル
効果による電気伝導は異なるアイランド間及びアイランドとグリッド間のいずれ
でも可能である。
【００２５】 本発明の特別な態様によれば、アイランドは、フローティンググリッドと制御
グリッドとの間の誘電体に均一に分布したアイランドの３次元構造を形成する。
従って、アイランドは、クーロン閉塞効果によって（１個づつの）電子の移動を
制御することによって２個のグリッド間の直接トンネル効果を可能にする。
グリッドとの間の誘電体に均一に分布したアイランドの３次元構造を形成する。
従って、アイランドは、クーロン閉塞効果によって（１個づつの）電子の移動を
制御することによって２個のグリッド間の直接トンネル効果を可能にする。
【００２６】 このタイプの構造を用いて、集積密度の損失なく、制御グリッドとフローティ
ンググリッドとの間の優れた静電結合を得ることが可能である。これは、向かい
合う面が、トランジスタチャネル例えばＭＯＳＦＥＴの表面面積と同じ大きさの
オーダーであるという事実から得られることである。
ンググリッドとの間の優れた静電結合を得ることが可能である。これは、向かい
合う面が、トランジスタチャネル例えばＭＯＳＦＥＴの表面面積と同じ大きさの
オーダーであるという事実から得られることである。
【００２７】 この装置の一実施形態では、誘電体は、導体アイランドを形成するようにレイ
アウトされた金属グレインの間に電気的絶縁材料の積層を含んでいてもよい。
アウトされた金属グレインの間に電気的絶縁材料の積層を含んでいてもよい。
【００２８】 誘電体は、導体アイランドを形成する、シリカ（SiO2)層と単体のゲルマニウ ムあるいはシリコンの単結晶を備えたシリカ層との交互層を備えてもよい。
【００２９】 本発明はまた、以下の段階を順に備えた、上記のようなメモリ装置の製造方法
に関するものでもある： ａ）基板にチャネル領域を形成する段階と、 ｂ）チャネル上にグリッド酸化物層を形成する段階と、 ｃ）前記グリッド誘電体層上に該グリッド酸化物層側から順に以下の要素： −第１のグリッド層と、 −互いに離間した導体アイランドの３次元構造と、 −第２のグリッド層と、 を含んだスタックを形成する段階と ｄ）前記スタックが前記チャネル領域の少なくとも一部の上に残るようにスタッ
クを形作る段階と、 ｅ）前記の形作られたスタックの上に自己整列（self-aligned）したソース領域
とドレイン領域とを形成する段階。
に関するものでもある： ａ）基板にチャネル領域を形成する段階と、 ｂ）チャネル上にグリッド酸化物層を形成する段階と、 ｃ）前記グリッド誘電体層上に該グリッド酸化物層側から順に以下の要素： −第１のグリッド層と、 −互いに離間した導体アイランドの３次元構造と、 −第２のグリッド層と、 を含んだスタックを形成する段階と ｄ）前記スタックが前記チャネル領域の少なくとも一部の上に残るようにスタッ
クを形作る段階と、 ｅ）前記の形作られたスタックの上に自己整列（self-aligned）したソース領域
とドレイン領域とを形成する段階。
【００３０】 例えば、段階ｃ）においてグリッドの誘電体層がグリッド酸化物層であっても
よい。
よい。
【００３１】 さらに、このプロセスでは、段階ａ）と段階ｂ）の順は逆であってもよい。さ
らに、段階ｃ）におけるエッチング中に、グリッド酸化物層はエッチング停止層
として用いることも可能である。さらに、チャネル領域をドーピングによって形
成するときに、ドーピング不純物は犠牲酸化物層を介して注入すると好都合であ
る。
らに、段階ｃ）におけるエッチング中に、グリッド酸化物層はエッチング停止層
として用いることも可能である。さらに、チャネル領域をドーピングによって形
成するときに、ドーピング不純物は犠牲酸化物層を介して注入すると好都合であ
る。
【００３２】 プロセスはソース及びドレイン領域上及び形作られたスタック第２のグリッド
層上にコネクターを形成することによって拡張してもよい。
層上にコネクターを形成することによって拡張してもよい。
【００３３】 本発明の他の目的は、メモリドットを形成する上記のような複数のメモリ装置
を含むメモリドットのネットワークを形成することである。これらの装置はメモ
リ行列として分布し、ワード線とビット線とに接続されている。各メモリ装置は
、共通電極と呼ばれる第１の電極と第２の電極とを含んでおり、第１及び第２の
電極はＭＯＳ構造のソース及びドレインを形成する。一つの行に並んだ各メモリ
装置の制御グリッドは同じワード線に接続し、かつ、一つの列に並んだ各メモリ
装置の第２の電極は同じビット線に接続している。
を含むメモリドットのネットワークを形成することである。これらの装置はメモ
リ行列として分布し、ワード線とビット線とに接続されている。各メモリ装置は
、共通電極と呼ばれる第１の電極と第２の電極とを含んでおり、第１及び第２の
電極はＭＯＳ構造のソース及びドレインを形成する。一つの行に並んだ各メモリ
装置の制御グリッドは同じワード線に接続し、かつ、一つの列に並んだ各メモリ
装置の第２の電極は同じビット線に接続している。
【００３４】 上記のようなメモリーのネットワークから選択されたメモリ装置に情報を書き
込む一方法では、正のポテンシャルを全共通電極に印加し、選択されたメモリ装
置に対応して、正の選択ポテンシャルをワード線に印加し、選択されたメモリ装
置に対応して、正の書込ポテンシャルをビット線に印加する。
込む一方法では、正のポテンシャルを全共通電極に印加し、選択されたメモリ装
置に対応して、正の選択ポテンシャルをワード線に印加し、選択されたメモリ装
置に対応して、正の書込ポテンシャルをビット線に印加する。
【００３５】 前述のようなメモリーネットワークから選択されたメモリ装置の情報を読み出
す一方法では、近似的にゼロのポテンシャルを全共通電極に印加し、選択された
メモリ装置に対応して、正の選択ポテンシャルをワード線に印加し、選択された
メモリ装置に対応して、正の読出ポテンシャルをビット線に印加し、ワード線に
印加した選択ポテンシャルは閾値より大きい。閾値は十分に高く選択されるので
、メモリドットを読み出すことが可能となるが、十分に低ければ、メモリドット
あるいは隣接メモリドットに記憶された電荷は変化しない。
す一方法では、近似的にゼロのポテンシャルを全共通電極に印加し、選択された
メモリ装置に対応して、正の選択ポテンシャルをワード線に印加し、選択された
メモリ装置に対応して、正の読出ポテンシャルをビット線に印加し、ワード線に
印加した選択ポテンシャルは閾値より大きい。閾値は十分に高く選択されるので
、メモリドットを読み出すことが可能となるが、十分に低ければ、メモリドット
あるいは隣接メモリドットに記憶された電荷は変化しない。
【００３６】 上記のようなメモリネットワークにおいて選択されたメモリ装置の情報を消去
する一方法では、ゼロポテンシャルは全共通電極に印加し、選択されたメモリ装
置に対応して、負の消去ポテンシャルをワード線に印加し、選択されたメモリ装
置に対応して、正の選択ポテンシャルをビット線に印加する。
する一方法では、ゼロポテンシャルは全共通電極に印加し、選択されたメモリ装
置に対応して、負の消去ポテンシャルをワード線に印加し、選択されたメモリ装
置に対応して、正の選択ポテンシャルをビット線に印加する。
【００３７】
本発明の他の特徴及び利点は、添付図面の図を参照して以下の詳細な説明を読
めば、より明白になるだろう。
めば、より明白になるだろう。
【００３８】 図１に示したメモリ装置１０は、孤立したグリッド及び電子トラップ１４とを
有するＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）構造１２を実質
的に備えている。
有するＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）構造１２を実質
的に備えている。
【００３９】 ＭＯＳＦＥＴトランジスタ構造１２は、シリコン半導体基板１６と、シリコン
グリッド酸化物のような誘電体層１８と、フローティンググリッドと呼ばれる第
１のグリッドとを備えている。このグリッドは、多結晶シリコンあるいは金属か
ら成る。
グリッド酸化物のような誘電体層１８と、フローティンググリッドと呼ばれる第
１のグリッドとを備えている。このグリッドは、多結晶シリコンあるいは金属か
ら成る。
【００４０】 フローティンググリッド２０の下に実質的に位置するチャネル領域２２と、チ
ャネルの各サイド上に位置するソース領域２６とを基板上に形成している。前記
構造は対象であり、ドレイン領域とソース領域とは等価である。
ャネルの各サイド上に位置するソース領域２６とを基板上に形成している。前記
構造は対象であり、ドレイン領域とソース領域とは等価である。
【００４１】 電子トラップ１４は、上述のフローティンググリッド２０と、該グリッドに平
行に面する制御グリッド２８と、そのフローティンググリッドと制御グリッドと
の間に位置する構造３０とを備えている。構造３０は、誘電体３２と導体アイラ
ンド３４とを備えている。
行に面する制御グリッド２８と、そのフローティンググリッドと制御グリッドと
の間に位置する構造３０とを備えている。構造３０は、誘電体３２と導体アイラ
ンド３４とを備えている。
【００４２】 金属あるいは半導体材料から成るアイランド３４は、複数のキャリヤ（電子あ
るいは正孔）の電荷を蓄積可能なサイトを形成する。
るいは正孔）の電荷を蓄積可能なサイトを形成する。
【００４３】 構造３０は、アイランド３４が該アイランドを被覆する誘電体３２によって均
一に分布されかる互いに孤立させられた３次元の構造である。
一に分布されかる互いに孤立させられた３次元の構造である。
【００４４】 以下に、図１の装置についてのパラメータの値を示す。 −チャネル長：50nm −チャネル幅：50nmから100nm −グリッド酸化物１８の厚さ：3nmから5nm −アイランド３４間の距離：2nm −チャネルドーピング：2.5×1018cm-2 、例えばボロンあるいはインジウム（ Ｎ型チャネルに対するアクセプタ不純物） −ソース−ドレイン読込電圧：0.5 V
【００４５】 図２の曲線は、制御グリッドに印加されたポテンシャルＶｇ（単位ボルト）と
、電子トラップに蓄積されかつフローティンググリッドに位置する電荷Ｑとの関
係を示すものである。グリッドのポテンシャルＶｇはソーズに対して測定され、
蓄積した電荷Ｑは電子（あるいは正孔）の素電荷の絶対値の倍数として表される
。
、電子トラップに蓄積されかつフローティンググリッドに位置する電荷Ｑとの関
係を示すものである。グリッドのポテンシャルＶｇはソーズに対して測定され、
蓄積した電荷Ｑは電子（あるいは正孔）の素電荷の絶対値の倍数として表される
。
【００４６】 曲線の部位１００は、蓄積され記憶された電荷が、約0.8Ｖより小さいグリッ ドポテンシャルがゼロであることを示している。
【００４７】 0.8Ｖから大きくしていくと、蓄積電荷が制御グリッドに印加したポテンシャ ルに対してほぼ線形に増加する。これは曲線の部位１０２に相当する。
【００４８】 部位１０４は、グリッドに印加したポテンシャルが低下あるいはキャンセルさ
れたときは、蓄積電荷は保持されたままであることを示している。電荷は−0.8 Ｖのオーダーのグリッド−ソース間電圧になるまで一定を保っている。
れたときは、蓄積電荷は保持されたままであることを示している。電荷は−0.8 Ｖのオーダーのグリッド−ソース間電圧になるまで一定を保っている。
【００４９】 このヒステリシス現象が、制御グリッドに最初に印加した電圧に比例した電荷
の保存、言い換えると記憶を可能にしている。電荷はグリッド電圧が除去された
後でさえも保持される。
の保存、言い換えると記憶を可能にしている。電荷はグリッド電圧が除去された
後でさえも保持される。
【００５０】 図３の曲線は、図２に対応して、制御グリッドに印加したポテンシャルＶｇに
対する、アンペアで表したドレイン−ソース間電流Ｉdsの変化を示している。横
軸上にマークされたポテンシャルＶｇはボルト単位で表され、かつソースに対し
て測定される。
対する、アンペアで表したドレイン−ソース間電流Ｉdsの変化を示している。横
軸上にマークされたポテンシャルＶｇはボルト単位で表され、かつソースに対し
て測定される。
【００５１】 電流Ｉdsの測定は、メモリに保持された電荷のチェックを可能にする。
【００５２】 図４の曲線は、保持された電荷に対する、上述のようなメモリ装置の読込電流
（read current）を示している。電荷は横軸にマークされ、素電荷の倍数として
表され、電流はアンペアで表されている。測定に使用される制御グリッドＶｇ、
ドレインＶｄ、ソースＶｓの典型的なポテンシャル値は、それぞれ、Ｖｇ＝２Ｖ
、Ｖｄ＝０．５Ｖ、Ｖｓ＝０Ｖである。
（read current）を示している。電荷は横軸にマークされ、素電荷の倍数として
表され、電流はアンペアで表されている。測定に使用される制御グリッドＶｇ、
ドレインＶｄ、ソースＶｓの典型的なポテンシャル値は、それぞれ、Ｖｇ＝２Ｖ
、Ｖｄ＝０．５Ｖ、Ｖｓ＝０Ｖである。
【００５３】 読込電流は100ｅ以下の電荷に対してはゼロである。この電流は200ｅの電荷に
対して約20μＡである。
対して約20μＡである。
【００５４】 図５は、図１によるメモリ装置を用いたメモリのネットワークを示している。
装置は、非常に線図的に示しており、また符号１０でマークしている。
装置は、非常に線図的に示しており、また符号１０でマークしている。
【００５５】 図５は、簡単化のために４個のメモリ装置だけを示している。しかしながら、
この図に対応するネットワークは多数のメモリ装置を備えていてもよい。
この図に対応するネットワークは多数のメモリ装置を備えていてもよい。
【００５６】 メモリ装置は直交するネットワークに行列にレイアウトされている。
【００５７】 一つの行に対応する全装置１０における制御グリッド２８は、ワード線と呼ば
れる単一の線５０に接続されている。
れる単一の線５０に接続されている。
【００５８】 同様に、同じ列に配置する全装置１０のドレイン２４は、ビット線と呼ばれる
同じ線４０に接続されている。
同じ線４０に接続されている。
【００５９】 全メモリ装置１０のソースは接続され、そのため、共通ポテンシャルＶｓによ
ってそれらに印加可能である。
ってそれらに印加可能である。
【００６０】 下の表Ｉは、ワード線５０によってグリッドに印加された選択電圧Ｖｇの値と
ビット線４０を介してドレインに印加された読込／書込／消去ポテンシャルＶｄ
の値と、書込、読込、消去状態の間ソースに印加された共通ポテンシャルＶｓの
値とを示している。
ビット線４０を介してドレインに印加された読込／書込／消去ポテンシャルＶｄ
の値と、書込、読込、消去状態の間ソースに印加された共通ポテンシャルＶｓの
値とを示している。
【表１】
【００６１】 表Ｉに示した値は、選択したメモリ装置に印加したポテンシャルを示している
。
。
【００６２】 表ＩＩに示した値は、選択されたメモリ装置における線ではなくビット線のポ
テンシャルとワード線のポテンシャルとを示している。
テンシャルとワード線のポテンシャルとを示している。
【表２】
【００６３】 読込状態の間に選択されたメモリ装置においてワード線に印加した電圧がＭＯ
ＳＦＥＴトランジスタの導電閾電圧より大きく、保持された電荷を乱すことなく
、十分高い読込電流を流すことが可能であることに注意されたい。
ＳＦＥＴトランジスタの導電閾電圧より大きく、保持された電荷を乱すことなく
、十分高い読込電流を流すことが可能であることに注意されたい。
【００６４】 以下の図６、図７及び図８は、上記のようなメモリ装置を製造する主要な段階
を表している。
を表している。
【００６５】 これらの図と以下の説明は、単一のメモリ装置の製造についてのものである。
しかしながら、多数のメモリ装置を、同じ製造工程を使って同じ基板上に同時に
作ることが可能である。
しかしながら、多数のメモリ装置を、同じ製造工程を使って同じ基板上に同時に
作ることが可能である。
【００６６】 図６に示した第１の段階では、基板１６をメモリ装置の製造のための領域１５
の範囲を決めるために準備する。記載した例では、基板１６はシリコンから成り
、前記領域１５は厚い電界酸化物ブロック１７の形成によって範囲を決める。例
えば、これらのブロックはＬＯＣＯＳ（Local Oxidation of Silicon）工程ある
いはＳＴＩ（Shallow Trench Isolation）工程を用いて形成してもよい。
の範囲を決めるために準備する。記載した例では、基板１６はシリコンから成り
、前記領域１５は厚い電界酸化物ブロック１７の形成によって範囲を決める。例
えば、これらのブロックはＬＯＣＯＳ（Local Oxidation of Silicon）工程ある
いはＳＴＩ（Shallow Trench Isolation）工程を用いて形成してもよい。
【００６７】 例えばボロンイオンあるいはインジウムイオンのようなイオンのドーピングを
領域１５に実施し、ＮチャネルＭＯＳＦＥＴトランジスタの場合に基板にチャネ
ル領域２２を形成する。矢印はドーピングイオンの注入を表している。
領域１５に実施し、ＮチャネルＭＯＳＦＥＴトランジスタの場合に基板にチャネ
ル領域２２を形成する。矢印はドーピングイオンの注入を表している。
【００６８】 3,5ｎｍあるいはそれ以上のオーダーの厚さを有するグリッド酸化物を、電界 酸化物ブロック１７の間の基板表面上に形成する。この層の実質的な機能は、放
電電流がトンネル効果によって記憶された電荷を放出しないようにすることであ
る。
電電流がトンネル効果によって記憶された電荷を放出しないようにすることであ
る。
【００６９】 図７で示した後の段階では、グリッド酸化物から始めて順に、第１のグリッド
層２０と、導体アイランドを有する中間孤立構造３０と、第２のグリッド層２８
とを備えた基板の表面にスタック形成する。例えば、第１及び第２のグリッド層
は多結晶シリコンから成る。それらは電気伝導性を改善するためにインシチュー
（in situ）でドープされた。中間構造３０を作るためには複数の可能な方法が ある。
層２０と、導体アイランドを有する中間孤立構造３０と、第２のグリッド層２８
とを備えた基板の表面にスタック形成する。例えば、第１及び第２のグリッド層
は多結晶シリコンから成る。それらは電気伝導性を改善するためにインシチュー
（in situ）でドープされた。中間構造３０を作るためには複数の可能な方法が ある。
【００７０】 アイランドは金属あるいは半導体あるいは半金属（例えば、スズ）であっても
よい。
よい。
【００７１】 中間構造は、トンネル効果が可能な絶縁性高分子によって囲繞された金属ある
いは半導体グレインの形のコロイドの堆積によって作ってもよい。
いは半導体グレインの形のコロイドの堆積によって作ってもよい。
【００７２】 一つの可能性は、絶縁材料と導体アイランドを形成する金属グレインとを交互
に作ることである。これらの堆積の説明は、この詳細な説明の最後に掲載した参
考文献に含まれている
に作ることである。これらの堆積の説明は、この詳細な説明の最後に掲載した参
考文献に含まれている
【００７３】 他の可能な方法は、シリコン酸化物（ＳｉＯ2）の絶縁層と、堆積中にＳｉあ るいはＧｅの濃度を高めたか、あるいはイオン注入によってＳｉ、Ｇｅあるいは
Ｓｎの濃度を高めたシリコン酸化物（ＳｉＯ2）の層とを交互に形成することで ある。
Ｓｎの濃度を高めたシリコン酸化物（ＳｉＯ2）の層とを交互に形成することで ある。
【００７４】 この場合には、Ｓｉ、ＧｅあるいはＳｎ原子から始めて導体アイランドを形成
する熱処理によってナノ結晶を形成することができる。
する熱処理によってナノ結晶を形成することができる。
【００７５】 文献（９）及び文献（１０）は、ナノ結晶の形成についての記載を含んでおり
、また、この詳細な説明の最後に参考文献として掲載している。
、また、この詳細な説明の最後に参考文献として掲載している。
【００７６】 他の可能性は、シリコンあるいはゲルマニウムの粒状クラスターの製造のため
の交互の段階によって、アイランドを備えた構造３０を形成することである。例
えば、シリコンクラスターはシリコンあるいはゲルマニウムのエピタキシャル成
長によって形成することができる。
の交互の段階によって、アイランドを備えた構造３０を形成することである。例
えば、シリコンクラスターはシリコンあるいはゲルマニウムのエピタキシャル成
長によって形成することができる。
【００７７】 図７における符号３６は、層スタック上に形成した樹脂から成るエッチングマ
スクを示している。このマスクが形成する電子トラップの寸法を決める。
スクを示している。このマスクが形成する電子トラップの寸法を決める。
【００７８】 図８で矢印で示したように、マスク３６をエッチングマスクとして使用して、
グリッド層２０及び２８と中間構造３０とをエッチングする。このエッチングは
電子トラップ１４を規定する。グリッド酸化物層はエッチング停止層として用い
てもよい。電子トラップを越えて突出したこの層の一部は除去してもよい。
グリッド層２０及び２８と中間構造３０とをエッチングする。このエッチングは
電子トラップ１４を規定する。グリッド酸化物層はエッチング停止層として用い
てもよい。電子トラップを越えて突出したこの層の一部は除去してもよい。
【００７９】 エッチングマスク３６はエッチングの後に除去し、これは図８において点線で
示している。
示している。
【００８０】 電子トラップは、複数のメモリ装置のネットワークの形成の間に同時に全てエ
ッチングしてもよいことを注意されたい。
ッチングしてもよいことを注意されたい。
【００８１】 ＭＯＳＦＥＴトランジスタ製造技術を使って、、Ｎ、ＡｓあるいはＰチャネル
について過剰な電子を含むドーピングイオンを1013at/cm2から1013at/cm2のオー
ダーの照射量で注入することは、形作ったスタックの各サイド、言い換えると、
電子トラップの各サイドの基板にドレイン領域２４とソース領域２６とを形成す
ることが可能である。
について過剰な電子を含むドーピングイオンを1013at/cm2から1013at/cm2のオー
ダーの照射量で注入することは、形作ったスタックの各サイド、言い換えると、
電子トラップの各サイドの基板にドレイン領域２４とソース領域２６とを形成す
ることが可能である。
【００８２】 形作ったスタックは、この注入の間、注入マスクとして機能する。こうして、
ソース及びドレイン領域が電子トラップ上に自己整列する。
ソース及びドレイン領域が電子トラップ上に自己整列する。
【００８３】 参考文献 （１）K.Yano et al, “A room-temperature, single-electron memory device
using fine-grain polycrystalline silicon”, IEEE International Electron
Devices Meeting, pp. 541-544, 1993. （２）S.Tiwari et al., “Silicon nanocrystal based memory”, Appl.Phys.L
ett. 68(10), pp. 1377-1379, 1996. （３）K.Guo et al., “A room temperature silicon single-electron metal-o
xide-semiconductor memory with nanoscale floating-gate and ultranarrow c
hannel”, Appl.Phys.Lett. 70(7), pp. 850-852, 1977. （４）A Nakajima et al.,“Room temperature operation of Si single-electr
on memory with self-aligned floating dot gate”, Appl.Phys.Lett. 70(13),
pp. 1742-1744, 1977. （５）K.Likharev, “Physics and possible applications of single-electron
device”, FED Journal, Vol.6. suppl.1, pp.5-14, 1955. （６）V.Krupenin et al., “Instability of single-electron memory at low
temperature in Al/AlOx/Al structures”, JETP 84(1), pp. 190-196, 1997. （７）K.Matsumoto et al., “Single electron memory on atomically flat α
-Al2O3 substrate made by AFM nano-oxidation process”, submitted to IEDM
1997. （８）H.Armed,“Single atom scale lithography for singleelectron devices
”, Physica B 227, pp.259-263, 1996. （９）H.Hanafi,“Fast and long retentio-time nano-crystal memory”,IEEE
Trans. On Elec. Dev., vol.43, No.9, pp.1553-1558, 1996. （１０）A Nakajima et al.,“Single electron charging of Sn nanocrystals
in the thin SiO2 film formed by low energy ion implantation”, submitted
to IEEE IEDM Conf. December 1997.
using fine-grain polycrystalline silicon”, IEEE International Electron
Devices Meeting, pp. 541-544, 1993. （２）S.Tiwari et al., “Silicon nanocrystal based memory”, Appl.Phys.L
ett. 68(10), pp. 1377-1379, 1996. （３）K.Guo et al., “A room temperature silicon single-electron metal-o
xide-semiconductor memory with nanoscale floating-gate and ultranarrow c
hannel”, Appl.Phys.Lett. 70(7), pp. 850-852, 1977. （４）A Nakajima et al.,“Room temperature operation of Si single-electr
on memory with self-aligned floating dot gate”, Appl.Phys.Lett. 70(13),
pp. 1742-1744, 1977. （５）K.Likharev, “Physics and possible applications of single-electron
device”, FED Journal, Vol.6. suppl.1, pp.5-14, 1955. （６）V.Krupenin et al., “Instability of single-electron memory at low
temperature in Al/AlOx/Al structures”, JETP 84(1), pp. 190-196, 1997. （７）K.Matsumoto et al., “Single electron memory on atomically flat α
-Al2O3 substrate made by AFM nano-oxidation process”, submitted to IEDM
1997. （８）H.Armed,“Single atom scale lithography for singleelectron devices
”, Physica B 227, pp.259-263, 1996. （９）H.Hanafi,“Fast and long retentio-time nano-crystal memory”,IEEE
Trans. On Elec. Dev., vol.43, No.9, pp.1553-1558, 1996. （１０）A Nakajima et al.,“Single electron charging of Sn nanocrystals
in the thin SiO2 film formed by low energy ion implantation”, submitted
to IEEE IEDM Conf. December 1997.
【図面の簡単な説明】
【図１】 本発明に係るメモリ装置の概略断面図である。
【図２】 本発明に係る装置の制御グリッドの極性の関数としての、本発 明のメモリ装置に蓄積された電荷を示すグラフである。
【図３】 書込状態での装置の制御グリッド電圧の関数としての、ドレイ ン−ソース電流を示すグラフである。
【図４】 蓄積された電荷の関数としての、本発明によるメモリ装置の読 出電流を示すグラフである。
【図５】 本発明によるメモリドットのネットワークの概略図である。
【図６】 本発明のメモリ装置の製造方法の異なる段階におけるそのメモ リ装置の概略断面図であって、第１の段階を示す図である。
【図７】 図７で示した段階の次の段階を示すメモリ装置の概略断面図で ある。
【図８】 図８で示した段階の次の段階を示すメモリ装置の概略断面図で ある。
１０ メモリ装置 １２ ＭＯＳＦＥＴ構造 １４ 電子トラップ １６ シリコン半導体基板 １８ 誘電体層 ２０ 第１のグリッド（フローティンググリッド） ２２ チャネル領域 ２６ ソース領域 ２８ 制御グリッド ３０ 中間構造 ３２ 誘電体 ３４ 導体アイランド ４０ ビット線 ５０ ワード線
【手続補正書】特許協力条約第３４条補正の翻訳文提出書 【提出日】平成１１年１２月３１日（１９９９．１２．３１） 【手続補正１】 【補正対象書類名】明細書 【補正対象項目名】発明の詳細な説明 【補正方法】変更 【補正内容】 【発明の詳細な説明】 【０００１】 【発明の属する技術分野】 本発明は、クーロン閉塞（Coulomb locking）型の多重メモリ装置及びその製 造方法に関するものである。また、本発明はこのタイプのメモリ装置を備えたメ
モリドットのネットワークに対する読取、書込及び消去方法に関するものである
。 【０００２】 【従来の技術】 クーロン閉塞型の多重メモリは電荷が蓄積された導体あるいは半導体のアイラ
ンドを利用する量子デバイスである。 【０００３】 クーロン閉塞現象は、環境から電気的に絶縁されかつトンネル効果によって互
いに弱く接合された導体あるいは半導体のアイランドにおいて生じる。周囲温度
近傍の温度でこの現象を実現するには、各アイランドの全キャパシタンスがアト
ファラドのオーダーである。アイランドの寸法はナノメートルのオーダーである
。 【０００４】 メモリは、様々な電荷レベルを保存するために用いることができるときに多重
メモリと呼ばれるが、その電荷レベルは互いに区別可能であり、数ビットで符号
化された情報を保存する。多重メモリは保存される情報がオン−オフ型である従
来型のメモリとは異なっている。電荷が導電性アイランド上に分布しているとい
う事実を用いると、クーロン閉塞を有するメモリは数レベルの保存に応用される
。 【０００５】 本発明は、非常に小さく、高度に集積された高キャパシタンスのメモリネット
ワークの製造への応用に用いられる。 【０００６】 以下に述べる全文献は参照番号によって特定される。これらの文献の完全な出
典は詳細な説明の最後に掲載している。 【０００７】 初期の周知のクーロン閉塞メモリ装置の一つは文献（１）に開示されている。
この装置は室温で作動するように設計され、ソースをドレインに結合された多結
晶シリコン読込チャネル（read channel）を有する電界効果トランジスタ構造を
備えている。メモリに保存するとき、電子は、チャネルの多結晶シリコン層のナ
ノスケール導電性グレインに貯蔵される。 【０００８】 文献（２）には、フローティンググリッドＥＰＲＡＭ（Erasable Programmabl
e Read Only Memory）の構造に非常に類似した構造を有するより従来型に近いク
ーロン閉塞メモリが開示されている。しかしながら、このメモリは、メモリグリ
ッドがあるパターンでレイアウトされたシリコンあるいはゲルマニウムの導電性
グレインのセットによって置き換えられている点でＥＰＲＡＭメモリとは異なっ
ている。 【０００９】 さらに、ドレイン近傍のホットキャリヤの注入によってよりも、全チャネルか
らのトンネル効果を使ってキャリヤをグレインに注入することによって、このタ
イプのメモリにデータが書き込まれる。 【００１０】 文献（３）及び（４）に開示された装置も、従来のＥＰＲＡＭメモリの構造に
非常に近い構造のクーロン閉塞型メモリに応用される。これらのメモリにおける
フローティンググリッドは、単一電荷蓄積グレインのように振る舞うように十分
に狭い。 【００１１】 上記の装置では、クーロン閉塞現象は、ナノスケール導体（又は半導体）材料
の一あるいは複数のグレイン又はアイランドの存在によって達成される。装置の
グリッドに印加した所定の電圧に対して、クーロン閉塞現象が各アイランドに貯
蔵された最大電子数を決定する。メモリ効果は主に、グレインを囲繞する誘電体
材料のポテンシャル障壁特性の結果である。 【００１２】 上記の構造のチャネル間のトンネル効果によって結合され、かつグレインの導
電性が非常に強いときには、キャリヤを注入するのに用いられた誘電場がキャン
セルされるときに書き込み時に注入されるキャリヤがチャネルに戻される。 【００１３】 従来のＥＰＲＡＭ型メモリにおけるフローティンググリッドとチャネルとの間
に存在するエネルギー障壁は十分高いので、１年のオーダーの滞在時間で電荷を
貯蔵することができる。 【００１４】 文献（５）は、強いポテンシャル障壁によって電荷を保持することが可能な電
子捕獲が認められた装置を開示している。文献（５）の装置は、キャパシタを少
なくとも２個のトンネル接合で連結することによって形成されたクーロン閉塞構
造を有する。しかしながら、この型の構造はメモリとしては使用できない。これ
は２つの電極しか有さないので、インピーダンス変換及びアドレス機能を持たな
い。 【００１５】 文献（６）及び（７）で提案されたように、貯蔵された情報を読むために、電
位計を電子捕獲装置に付加することができる。しかしながら、このタイプの型の
ソルーションは特に大きな装置につながる；これは、小型化及び増加した集積密
度に対する要求とは相容れないものである。 【００１６】 文献（１１）には、ＳｉアイランドがＳｉＯ2層に含まれているメモリ構造が 示されている。しかしながら、シリコンアイランドはグリッド間に均一には分布 していない。アイランドを有する２つの領域を離間するアイランドがない領域が ある。 【００１７】 文献（１２）にも、ＳｉリッチのＳｉＯ2領域を使って電子の注入を行うメモ リ構造が示されている。しかしながら、シリコンはアイランドに分布していない 。 【００１８】 【発明が解決しようとする課題】 本発明の目的は、上記の装置の制限を有さないクーロン閉塞メモリ装置を提供
することである。 【００１９】 特別な目的は、構成要素を形成する基板上の特に小さな表面を占めるメモリ要
素を提供することである。 【００２０】 他の目的は、数ビットの情報を記憶することが可能な、このタイプのメモリ要
素を提供することである。 【００２１】 他の目的は、クーロン閉塞を有する多重メモリ装置の製造方法を提供すること
である。 【００２２】 他の目的は、メモリドットのネットワークと記憶を書込、読出、消去するため
の方法とを提供することである。 【００２３】 【課題を解決するための手段】 さらに詳細には、これらの目的を達成するための本発明の目標は、フローティ
ンググリッドと制御グリッドとを有するＭＯＳＦＥＴトランジスタ構造を備えた
メモリ装置である。本発明によれば、フローティンググリッドと制御グリッドと
は、互いに離間した数ナノメートルの導体アイランドを備えた誘電体によって離
間されている。 【００２４】 ナノメートルサイズの導体アイランドは、金属あるいは半導体材料のような導
電性材料のグレイン、結晶あるいは原子の集合体を意味する。 【００２５】 例えば、アイランドはシリコン結晶であってもよい。 【００２６】 導体アイランドは誘電体材料によって互いに孤立している。それらは例えば1n
mから10nmの間の大きさの小型のものである。グリッドに垂直に測定された２つ のアイランド間の距離は、メモリにトンネル電流が流れるように十分に小さい値
が選択されている。こうして、アイランドが物理的に離間しているが、トンネル
効果による電気伝導は異なるアイランド間及びアイランドとグリッド間のいずれ
でも可能である。 【００２７】 本発明の特別な態様によれば、アイランドは、フローティンググリッドと制御
グリッドとの間の誘電体に均一に分布したアイランドの３次元構造を形成する。
従って、アイランドは、クーロン閉塞効果によって（１個づつの）電子の移動を
制御することによって２個のグリッド間の直接トンネル効果を可能にする。 【００２８】 このタイプの構造を用いて、集積密度の損失なく、制御グリッドとフローティ
ンググリッドとの間の優れた静電結合を得ることが可能である。これは、向かい
合う面が、トランジスタチャネル例えばＭＯＳＦＥＴの表面面積と同じ大きさの
オーダーであるという事実から得られることである。 【００２９】 この装置の一実施形態では、誘電体は、導体アイランドを形成するようにレイ
アウトされた金属グレインの間に電気的絶縁材料の積層を含んでいてもよい。 【００３０】 誘電体は、導体アイランドを形成する、シリカ（SiO2)層と単体のゲルマニウ ムあるいはシリコンの単結晶を備えたシリカ層との交互層を備えてもよい。 【００３１】 本発明はまた、以下の段階を順に備えた、上記のようなメモリ装置の製造方法
に関するものでもある： ａ）基板にチャネル領域を形成する段階と、 ｂ）チャネル上にグリッド酸化物層を形成する段階と、 ｃ）前記グリッド誘電体層上に該グリッド酸化物層側から順に以下の要素： −第１のグリッド層と、 −互いに離間した導体アイランドの３次元構造と、 −第２のグリッド層と、 を含んだスタックを形成する段階と ｄ）前記スタックが前記チャネル領域の少なくとも一部の上に残るようにスタッ
クを形作る段階と、 ｅ）前記の形作られたスタックの上に自己整列（self-aligned）したソース領域
とドレイン領域とを形成する段階。 【００３２】 例えば、段階ｃ）においてグリッドの誘電体層がグリッド酸化物層であっても
よい。 【００３３】 さらに、このプロセスでは、段階ａ）と段階ｂ）の順は逆であってもよい。さ
らに、段階ｃ）におけるエッチング中に、グリッド酸化物層はエッチング停止層
として用いることも可能である。さらに、チャネル領域をドーピングによって形
成するときに、ドーピング不純物は犠牲酸化物層を介して注入すると好都合であ
る。 【００３４】 プロセスはソース及びドレイン領域上及び形作られたスタック第２のグリッド
層上にコネクターを形成することによって拡張してもよい。 【００３５】 本発明の他の目的は、メモリドットを形成する上記のような複数のメモリ装置
を含むメモリドットのネットワークを形成することである。これらの装置はメモ
リ行列として分布し、ワード線とビット線とに接続されている。各メモリ装置は
、共通電極と呼ばれる第１の電極と第２の電極とを含んでおり、第１及び第２の
電極はＭＯＳ構造のソース及びドレインを形成する。一つの行に並んだ各メモリ
装置の制御グリッドは同じワード線に接続し、かつ、一つの列に並んだ各メモリ
装置の第２の電極は同じビット線に接続している。 【００３６】 上記のようなメモリーのネットワークから選択されたメモリ装置に情報を書き
込む一方法では、正のポテンシャルを全共通電極に印加し、選択されたメモリ装
置に対応して、正の選択ポテンシャルをワード線に印加し、選択されたメモリ装
置に対応して、正の書込ポテンシャルをビット線に印加する。 【００３７】 前述のようなメモリーネットワークから選択されたメモリ装置の情報を読み出
す一方法では、近似的にゼロのポテンシャルを全共通電極に印加し、選択された
メモリ装置に対応して、正の選択ポテンシャルをワード線に印加し、選択された
メモリ装置に対応して、正の読出ポテンシャルをビット線に印加し、ワード線に
印加した選択ポテンシャルは閾値より大きい。閾値は十分に高く選択されるので
、メモリドットを読み出すことが可能となるが、十分に低ければ、メモリドット
あるいは隣接メモリドットに記憶された電荷は変化しない。 【００３８】 上記のようなメモリネットワークにおいて選択されたメモリ装置の情報を消去
する一方法では、ゼロポテンシャルは全共通電極に印加し、選択されたメモリ装
置に対応して、負の消去ポテンシャルをワード線に印加し、選択されたメモリ装
置に対応して、正の選択ポテンシャルをビット線に印加する。 【００３９】 【発明の実施の形態】 本発明の他の特徴及び利点は、添付図面の図を参照して以下の詳細な説明を読
めば、より明白になるだろう。 【００４０】 図１に示したメモリ装置１０は、孤立したグリッド及び電子トラップ１４とを
有するＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）構造１２を実質
的に備えている。 【００４１】 ＭＯＳＦＥＴトランジスタ構造１２は、シリコン半導体基板１６と、シリコン
グリッド酸化物のような誘電体層１８と、フローティンググリッドと呼ばれる第
１のグリッドとを備えている。このグリッドは、多結晶シリコンあるいは金属か
ら成る。 【００４２】 フローティンググリッド２０の下に実質的に位置するチャネル領域２２と、チ
ャネルの各サイド上に位置するソース領域２６とを基板上に形成している。前記
構造は対象であり、ドレイン領域とソース領域とは等価である。 【００４３】 電子トラップ１４は、上述のフローティンググリッド２０と、該グリッドに平
行に面する制御グリッド２８と、そのフローティンググリッドと制御グリッドと
の間に位置する構造３０とを備えている。構造３０は、誘電体３２と導体アイラ
ンド３４とを備えている。 【００４４】 金属あるいは半導体材料から成るアイランド３４は、複数のキャリヤ（電子あ
るいは正孔）の電荷を蓄積可能なサイトを形成する。 【００４５】 構造３０は、アイランド３４が該アイランドを被覆する誘電体３２によって均
一に分布されかる互いに孤立させられた３次元の構造である。 【００４６】 以下に、図１の装置についてのパラメータの値を示す。 −チャネル長：50nm −チャネル幅：50nmから100nm −グリッド酸化物１８の厚さ：3nmから5nm −アイランド３４間の距離：2nm −チャネルドーピング：2.5×1018cm-2 、例えばボロンあるいはインジウム（ Ｎ型チャネルに対するアクセプタ不純物） −ソース−ドレイン読込電圧：0.5 V 【００４７】 図２の曲線は、制御グリッドに印加されたポテンシャルＶｇ（単位ボルト）と
、電子トラップに蓄積されかつフローティンググリッドに位置する電荷Ｑとの関
係を示すものである。グリッドのポテンシャルＶｇはソーズに対して測定され、
蓄積した電荷Ｑは電子（あるいは正孔）の素電荷の絶対値の倍数として表される
。 【００４８】 曲線の部位１００は、蓄積され記憶された電荷が、約0.8Ｖより小さいグリッ ドポテンシャルがゼロであることを示している。 【００４９】 0.8Ｖから大きくしていくと、蓄積電荷が制御グリッドに印加したポテンシャ ルに対してほぼ線形に増加する。これは曲線の部位１０２に相当する。 【００５０】 部位１０４は、グリッドに印加したポテンシャルが低下あるいはキャンセルさ
れたときは、蓄積電荷は保持されたままであることを示している。電荷は−0.8 Ｖのオーダーのグリッド−ソース間電圧になるまで一定を保っている。 【００５１】 このヒステリシス現象が、制御グリッドに最初に印加した電圧に比例した電荷
の保存、言い換えると記憶を可能にしている。電荷はグリッド電圧が除去された
後でさえも保持される。 【００５２】 図３の曲線は、図２に対応して、制御グリッドに印加したポテンシャルＶｇに
対する、アンペアで表したドレイン−ソース間電流Ｉdsの変化を示している。横
軸上にマークされたポテンシャルＶｇはボルト単位で表され、かつソースに対し
て測定される。 【００５３】 電流Ｉdsの測定は、メモリに保持された電荷のチェックを可能にする。 【００５４】 図４の曲線は、保持された電荷に対する、上述のようなメモリ装置の読込電流
（read current）を示している。電荷は横軸にマークされ、素電荷の倍数として
表され、電流はアンペアで表されている。測定に使用される制御グリッドＶｇ、
ドレインＶｄ、ソースＶｓの典型的なポテンシャル値は、それぞれ、Ｖｇ＝２Ｖ
、Ｖｄ＝０．５Ｖ、Ｖｓ＝０Ｖである。 【００５５】 読込電流は100ｅ以下の電荷に対してはゼロである。この電流は200ｅの電荷に
対して約20μＡである。 【００５６】 図５は、図１によるメモリ装置を用いたメモリのネットワークを示している。
装置は、非常に線図的に示しており、また符号１０でマークしている。 【００５７】 図５は、簡単化のために４個のメモリ装置だけを示している。しかしながら、
この図に対応するネットワークは多数のメモリ装置を備えていてもよい。 【００５８】 メモリ装置は直交するネットワークに行列にレイアウトされている。 【００５９】 一つの行に対応する全装置１０における制御グリッド２８は、ワード線と呼ば
れる単一の線５０に接続されている。 【００６０】 同様に、同じ列に配置する全装置１０のドレイン２４は、ビット線と呼ばれる
同じ線４０に接続されている。 【００６１】 全メモリ装置１０のソースは接続され、そのため、共通ポテンシャルＶｓによ
ってそれらに印加可能である。 【００６２】 下の表Ｉは、ワード線５０によってグリッドに印加された選択電圧Ｖｇの値と
ビット線４０を介してドレインに印加された読込／書込／消去ポテンシャルＶｄ
の値と、書込、読込、消去状態の間ソースに印加された共通ポテンシャルＶｓの
値とを示している。 【表１】 【００６３】 表Ｉに示した値は、選択したメモリ装置に印加したポテンシャルを示している
。 【００６４】 表ＩＩに示した値は、選択されたメモリ装置における線ではなくビット線のポ
テンシャルとワード線のポテンシャルとを示している。 【表２】 【００６５】 読込状態の間に選択されたメモリ装置においてワード線に印加した電圧がＭＯ
ＳＦＥＴトランジスタの導電閾電圧より大きく、保持された電荷を乱すことなく
、十分高い読込電流を流すことが可能であることに注意されたい。 【００６６】 以下の図６、図７及び図８は、上記のようなメモリ装置を製造する主要な段階
を表している。 【００６７】 これらの図と以下の説明は、単一のメモリ装置の製造についてのものである。
しかしながら、多数のメモリ装置を、同じ製造工程を使って同じ基板上に同時に
作ることが可能である。 【００６８】 図６に示した第１の段階では、基板１６をメモリ装置の製造のための領域１５
の範囲を決めるために準備する。記載した例では、基板１６はシリコンから成り
、前記領域１５は厚い電界酸化物ブロック１７の形成によって範囲を決める。例
えば、これらのブロックはＬＯＣＯＳ（Local Oxidation of Silicon）工程ある
いはＳＴＩ（Shallow Trench Isolation）工程を用いて形成してもよい。 【００６９】 例えばボロンイオンあるいはインジウムイオンのようなイオンのドーピングを
領域１５に実施し、ＮチャネルＭＯＳＦＥＴトランジスタの場合に基板にチャネ
ル領域２２を形成する。矢印はドーピングイオンの注入を表している。 【００７０】 3,5ｎｍあるいはそれ以上のオーダーの厚さを有するグリッド酸化物を、電界 酸化物ブロック１７の間の基板表面上に形成する。この層の実質的な機能は、放
電電流がトンネル効果によって記憶された電荷を放出しないようにすることであ
る。 【００７１】 図７で示した後の段階では、グリッド酸化物から始めて順に、第１のグリッド
層２０と、導体アイランドを有する中間孤立構造３０と、第２のグリッド層２８
とを備えた基板の表面にスタック形成する。例えば、第１及び第２のグリッド層
は多結晶シリコンから成る。それらは電気伝導性を改善するためにインシチュー
（in situ）でドープされた。中間構造３０を作るためには複数の可能な方法が ある。 【００７２】 アイランドは金属あるいは半導体あるいは半金属（例えば、スズ）であっても
よい。 【００７３】 中間構造は、トンネル効果が可能な絶縁性高分子によって囲繞された金属ある
いは半導体グレインの形のコロイドの堆積によって作ってもよい。 【００７４】 一つの可能性は、絶縁材料と導体アイランドを形成する金属グレインとを交互
に作ることである。これらの堆積の説明は、この詳細な説明の最後に掲載した参
考文献に含まれている 【００７５】 他の可能な方法は、シリコン酸化物（ＳｉＯ2）の絶縁層と、堆積中にＳｉあ るいはＧｅの濃度を高めたか、あるいはイオン注入によってＳｉ、Ｇｅあるいは
Ｓｎの濃度を高めたシリコン酸化物（ＳｉＯ2）の層とを交互に形成することで ある。 【００７６】 この場合には、Ｓｉ、ＧｅあるいはＳｎ原子から始めて導体アイランドを形成
する熱処理によってナノ結晶を形成することができる。 【００７７】 文献（９）及び文献（１０）は、ナノ結晶の形成についての記載を含んでおり
、また、この詳細な説明の最後に参考文献として掲載している。 【００７８】 他の可能性は、シリコンあるいはゲルマニウムの粒状クラスターの製造のため
の交互の段階によって、アイランドを備えた構造３０を形成することである。例
えば、シリコンクラスターはシリコンあるいはゲルマニウムのエピタキシャル成
長によって形成することができる。 【００７９】 図７における符号３６は、層スタック上に形成した樹脂から成るエッチングマ
スクを示している。このマスクが形成する電子トラップの寸法を決める。 【００８０】 図８で矢印で示したように、マスク３６をエッチングマスクとして使用して、
グリッド層２０及び２８と中間構造３０とをエッチングする。このエッチングは
電子トラップ１４を規定する。グリッド酸化物層はエッチング停止層として用い
てもよい。電子トラップを越えて突出したこの層の一部は除去してもよい。 【００８１】 エッチングマスク３６はエッチングの後に除去し、これは図８において点線で
示している。 【００８２】 電子トラップは、複数のメモリ装置のネットワークの形成の間に同時に全てエ
ッチングしてもよいことを注意されたい。 【００８３】 ＭＯＳＦＥＴトランジスタ製造技術を使って、、Ｎ、ＡｓあるいはＰチャネル
について過剰な電子を含むドーピングイオンを1013at/cm2から1013at/cm2のオー
ダーの照射量で注入することは、形作ったスタックの各サイド、言い換えると、
電子トラップの各サイドの基板にドレイン領域２４とソース領域２６とを形成す
ることが可能である。 【００８４】 形作ったスタックは、この注入の間、注入マスクとして機能する。こうして、
ソース及びドレイン領域が電子トラップ上に自己整列する。 【００８５】 参考文献 （１）K.Yano et al, “A room-temperature, single-electron memory device
using fine-grain polycrystalline silicon”, IEEE International Electron
Devices Meeting, pp. 541-544, 1993. （２）S.Tiwari et al., “Silicon nanocrystal based memory”, Appl.Phys.L
ett. 68(10), pp. 1377-1379, 1996. （３）K.Guo et al., “A room temperature silicon single-electron metal-o
xide-semiconductor memory with nanoscale floating-gate and ultranarrow c
hannel”, Appl.Phys.Lett. 70(7), pp. 850-852, 1977. （４）A Nakajima et al.,“Room temperature operation of Si single-electr
on memory with self-aligned floating dot gate”, Appl.Phys.Lett. 70(13),
pp. 1742-1744, 1977. （５）K.Likharev, “Physics and possible applications of single-electron
device”, FED Journal, Vol.6. suppl.1, pp.5-14, 1955. （６）V.Krupenin et al., “Instability of single-electron memory at low
temperature in Al/AlOx/Al structures”, JETP 84(1), pp. 190-196, 1997. （７）K.Matsumoto et al., “Single electron memory on atomically flat α
-Al2O3 substrate made by AFM nano-oxidation process”, submitted to IEDM
1997. （８）H.Armed,“Single atom scale lithography for singleelectron devices
”, Physica B 227, pp.259-263, 1996. （９）H.Hanafi,“Fast and long retentio-time nano-crystal memory”,IEEE
Trans. On Elec. Dev., vol.43, No.9, pp.1553-1558, 1996. （１０）A Nakajima et al.,“Single electron charging of Sn nanocrystals
in the thin SiO2 film formed by low energy ion implantation”, submitted
to IEEE IEDM Conf. December 1997. （１１）D.J.DiMaria et al.,“Electrically-alterable read-only-memory usi
ng Si-rich SiO2 injectors and floating polycrystalline silicon storage l
ayer”, 931 Jnal of Applied Physics, vol. 52 (1981), July, No.7, New Yor
k, USA （１２）EP-A-0 081 626.
モリドットのネットワークに対する読取、書込及び消去方法に関するものである
。 【０００２】 【従来の技術】 クーロン閉塞型の多重メモリは電荷が蓄積された導体あるいは半導体のアイラ
ンドを利用する量子デバイスである。 【０００３】 クーロン閉塞現象は、環境から電気的に絶縁されかつトンネル効果によって互
いに弱く接合された導体あるいは半導体のアイランドにおいて生じる。周囲温度
近傍の温度でこの現象を実現するには、各アイランドの全キャパシタンスがアト
ファラドのオーダーである。アイランドの寸法はナノメートルのオーダーである
。 【０００４】 メモリは、様々な電荷レベルを保存するために用いることができるときに多重
メモリと呼ばれるが、その電荷レベルは互いに区別可能であり、数ビットで符号
化された情報を保存する。多重メモリは保存される情報がオン−オフ型である従
来型のメモリとは異なっている。電荷が導電性アイランド上に分布しているとい
う事実を用いると、クーロン閉塞を有するメモリは数レベルの保存に応用される
。 【０００５】 本発明は、非常に小さく、高度に集積された高キャパシタンスのメモリネット
ワークの製造への応用に用いられる。 【０００６】 以下に述べる全文献は参照番号によって特定される。これらの文献の完全な出
典は詳細な説明の最後に掲載している。 【０００７】 初期の周知のクーロン閉塞メモリ装置の一つは文献（１）に開示されている。
この装置は室温で作動するように設計され、ソースをドレインに結合された多結
晶シリコン読込チャネル（read channel）を有する電界効果トランジスタ構造を
備えている。メモリに保存するとき、電子は、チャネルの多結晶シリコン層のナ
ノスケール導電性グレインに貯蔵される。 【０００８】 文献（２）には、フローティンググリッドＥＰＲＡＭ（Erasable Programmabl
e Read Only Memory）の構造に非常に類似した構造を有するより従来型に近いク
ーロン閉塞メモリが開示されている。しかしながら、このメモリは、メモリグリ
ッドがあるパターンでレイアウトされたシリコンあるいはゲルマニウムの導電性
グレインのセットによって置き換えられている点でＥＰＲＡＭメモリとは異なっ
ている。 【０００９】 さらに、ドレイン近傍のホットキャリヤの注入によってよりも、全チャネルか
らのトンネル効果を使ってキャリヤをグレインに注入することによって、このタ
イプのメモリにデータが書き込まれる。 【００１０】 文献（３）及び（４）に開示された装置も、従来のＥＰＲＡＭメモリの構造に
非常に近い構造のクーロン閉塞型メモリに応用される。これらのメモリにおける
フローティンググリッドは、単一電荷蓄積グレインのように振る舞うように十分
に狭い。 【００１１】 上記の装置では、クーロン閉塞現象は、ナノスケール導体（又は半導体）材料
の一あるいは複数のグレイン又はアイランドの存在によって達成される。装置の
グリッドに印加した所定の電圧に対して、クーロン閉塞現象が各アイランドに貯
蔵された最大電子数を決定する。メモリ効果は主に、グレインを囲繞する誘電体
材料のポテンシャル障壁特性の結果である。 【００１２】 上記の構造のチャネル間のトンネル効果によって結合され、かつグレインの導
電性が非常に強いときには、キャリヤを注入するのに用いられた誘電場がキャン
セルされるときに書き込み時に注入されるキャリヤがチャネルに戻される。 【００１３】 従来のＥＰＲＡＭ型メモリにおけるフローティンググリッドとチャネルとの間
に存在するエネルギー障壁は十分高いので、１年のオーダーの滞在時間で電荷を
貯蔵することができる。 【００１４】 文献（５）は、強いポテンシャル障壁によって電荷を保持することが可能な電
子捕獲が認められた装置を開示している。文献（５）の装置は、キャパシタを少
なくとも２個のトンネル接合で連結することによって形成されたクーロン閉塞構
造を有する。しかしながら、この型の構造はメモリとしては使用できない。これ
は２つの電極しか有さないので、インピーダンス変換及びアドレス機能を持たな
い。 【００１５】 文献（６）及び（７）で提案されたように、貯蔵された情報を読むために、電
位計を電子捕獲装置に付加することができる。しかしながら、このタイプの型の
ソルーションは特に大きな装置につながる；これは、小型化及び増加した集積密
度に対する要求とは相容れないものである。 【００１６】 文献（１１）には、ＳｉアイランドがＳｉＯ2層に含まれているメモリ構造が 示されている。しかしながら、シリコンアイランドはグリッド間に均一には分布 していない。アイランドを有する２つの領域を離間するアイランドがない領域が ある。 【００１７】 文献（１２）にも、ＳｉリッチのＳｉＯ2領域を使って電子の注入を行うメモ リ構造が示されている。しかしながら、シリコンはアイランドに分布していない 。 【００１８】 【発明が解決しようとする課題】 本発明の目的は、上記の装置の制限を有さないクーロン閉塞メモリ装置を提供
することである。 【００１９】 特別な目的は、構成要素を形成する基板上の特に小さな表面を占めるメモリ要
素を提供することである。 【００２０】 他の目的は、数ビットの情報を記憶することが可能な、このタイプのメモリ要
素を提供することである。 【００２１】 他の目的は、クーロン閉塞を有する多重メモリ装置の製造方法を提供すること
である。 【００２２】 他の目的は、メモリドットのネットワークと記憶を書込、読出、消去するため
の方法とを提供することである。 【００２３】 【課題を解決するための手段】 さらに詳細には、これらの目的を達成するための本発明の目標は、フローティ
ンググリッドと制御グリッドとを有するＭＯＳＦＥＴトランジスタ構造を備えた
メモリ装置である。本発明によれば、フローティンググリッドと制御グリッドと
は、互いに離間した数ナノメートルの導体アイランドを備えた誘電体によって離
間されている。 【００２４】 ナノメートルサイズの導体アイランドは、金属あるいは半導体材料のような導
電性材料のグレイン、結晶あるいは原子の集合体を意味する。 【００２５】 例えば、アイランドはシリコン結晶であってもよい。 【００２６】 導体アイランドは誘電体材料によって互いに孤立している。それらは例えば1n
mから10nmの間の大きさの小型のものである。グリッドに垂直に測定された２つ のアイランド間の距離は、メモリにトンネル電流が流れるように十分に小さい値
が選択されている。こうして、アイランドが物理的に離間しているが、トンネル
効果による電気伝導は異なるアイランド間及びアイランドとグリッド間のいずれ
でも可能である。 【００２７】 本発明の特別な態様によれば、アイランドは、フローティンググリッドと制御
グリッドとの間の誘電体に均一に分布したアイランドの３次元構造を形成する。
従って、アイランドは、クーロン閉塞効果によって（１個づつの）電子の移動を
制御することによって２個のグリッド間の直接トンネル効果を可能にする。 【００２８】 このタイプの構造を用いて、集積密度の損失なく、制御グリッドとフローティ
ンググリッドとの間の優れた静電結合を得ることが可能である。これは、向かい
合う面が、トランジスタチャネル例えばＭＯＳＦＥＴの表面面積と同じ大きさの
オーダーであるという事実から得られることである。 【００２９】 この装置の一実施形態では、誘電体は、導体アイランドを形成するようにレイ
アウトされた金属グレインの間に電気的絶縁材料の積層を含んでいてもよい。 【００３０】 誘電体は、導体アイランドを形成する、シリカ（SiO2)層と単体のゲルマニウ ムあるいはシリコンの単結晶を備えたシリカ層との交互層を備えてもよい。 【００３１】 本発明はまた、以下の段階を順に備えた、上記のようなメモリ装置の製造方法
に関するものでもある： ａ）基板にチャネル領域を形成する段階と、 ｂ）チャネル上にグリッド酸化物層を形成する段階と、 ｃ）前記グリッド誘電体層上に該グリッド酸化物層側から順に以下の要素： −第１のグリッド層と、 −互いに離間した導体アイランドの３次元構造と、 −第２のグリッド層と、 を含んだスタックを形成する段階と ｄ）前記スタックが前記チャネル領域の少なくとも一部の上に残るようにスタッ
クを形作る段階と、 ｅ）前記の形作られたスタックの上に自己整列（self-aligned）したソース領域
とドレイン領域とを形成する段階。 【００３２】 例えば、段階ｃ）においてグリッドの誘電体層がグリッド酸化物層であっても
よい。 【００３３】 さらに、このプロセスでは、段階ａ）と段階ｂ）の順は逆であってもよい。さ
らに、段階ｃ）におけるエッチング中に、グリッド酸化物層はエッチング停止層
として用いることも可能である。さらに、チャネル領域をドーピングによって形
成するときに、ドーピング不純物は犠牲酸化物層を介して注入すると好都合であ
る。 【００３４】 プロセスはソース及びドレイン領域上及び形作られたスタック第２のグリッド
層上にコネクターを形成することによって拡張してもよい。 【００３５】 本発明の他の目的は、メモリドットを形成する上記のような複数のメモリ装置
を含むメモリドットのネットワークを形成することである。これらの装置はメモ
リ行列として分布し、ワード線とビット線とに接続されている。各メモリ装置は
、共通電極と呼ばれる第１の電極と第２の電極とを含んでおり、第１及び第２の
電極はＭＯＳ構造のソース及びドレインを形成する。一つの行に並んだ各メモリ
装置の制御グリッドは同じワード線に接続し、かつ、一つの列に並んだ各メモリ
装置の第２の電極は同じビット線に接続している。 【００３６】 上記のようなメモリーのネットワークから選択されたメモリ装置に情報を書き
込む一方法では、正のポテンシャルを全共通電極に印加し、選択されたメモリ装
置に対応して、正の選択ポテンシャルをワード線に印加し、選択されたメモリ装
置に対応して、正の書込ポテンシャルをビット線に印加する。 【００３７】 前述のようなメモリーネットワークから選択されたメモリ装置の情報を読み出
す一方法では、近似的にゼロのポテンシャルを全共通電極に印加し、選択された
メモリ装置に対応して、正の選択ポテンシャルをワード線に印加し、選択された
メモリ装置に対応して、正の読出ポテンシャルをビット線に印加し、ワード線に
印加した選択ポテンシャルは閾値より大きい。閾値は十分に高く選択されるので
、メモリドットを読み出すことが可能となるが、十分に低ければ、メモリドット
あるいは隣接メモリドットに記憶された電荷は変化しない。 【００３８】 上記のようなメモリネットワークにおいて選択されたメモリ装置の情報を消去
する一方法では、ゼロポテンシャルは全共通電極に印加し、選択されたメモリ装
置に対応して、負の消去ポテンシャルをワード線に印加し、選択されたメモリ装
置に対応して、正の選択ポテンシャルをビット線に印加する。 【００３９】 【発明の実施の形態】 本発明の他の特徴及び利点は、添付図面の図を参照して以下の詳細な説明を読
めば、より明白になるだろう。 【００４０】 図１に示したメモリ装置１０は、孤立したグリッド及び電子トラップ１４とを
有するＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）構造１２を実質
的に備えている。 【００４１】 ＭＯＳＦＥＴトランジスタ構造１２は、シリコン半導体基板１６と、シリコン
グリッド酸化物のような誘電体層１８と、フローティンググリッドと呼ばれる第
１のグリッドとを備えている。このグリッドは、多結晶シリコンあるいは金属か
ら成る。 【００４２】 フローティンググリッド２０の下に実質的に位置するチャネル領域２２と、チ
ャネルの各サイド上に位置するソース領域２６とを基板上に形成している。前記
構造は対象であり、ドレイン領域とソース領域とは等価である。 【００４３】 電子トラップ１４は、上述のフローティンググリッド２０と、該グリッドに平
行に面する制御グリッド２８と、そのフローティンググリッドと制御グリッドと
の間に位置する構造３０とを備えている。構造３０は、誘電体３２と導体アイラ
ンド３４とを備えている。 【００４４】 金属あるいは半導体材料から成るアイランド３４は、複数のキャリヤ（電子あ
るいは正孔）の電荷を蓄積可能なサイトを形成する。 【００４５】 構造３０は、アイランド３４が該アイランドを被覆する誘電体３２によって均
一に分布されかる互いに孤立させられた３次元の構造である。 【００４６】 以下に、図１の装置についてのパラメータの値を示す。 −チャネル長：50nm −チャネル幅：50nmから100nm −グリッド酸化物１８の厚さ：3nmから5nm −アイランド３４間の距離：2nm −チャネルドーピング：2.5×1018cm-2 、例えばボロンあるいはインジウム（ Ｎ型チャネルに対するアクセプタ不純物） −ソース−ドレイン読込電圧：0.5 V 【００４７】 図２の曲線は、制御グリッドに印加されたポテンシャルＶｇ（単位ボルト）と
、電子トラップに蓄積されかつフローティンググリッドに位置する電荷Ｑとの関
係を示すものである。グリッドのポテンシャルＶｇはソーズに対して測定され、
蓄積した電荷Ｑは電子（あるいは正孔）の素電荷の絶対値の倍数として表される
。 【００４８】 曲線の部位１００は、蓄積され記憶された電荷が、約0.8Ｖより小さいグリッ ドポテンシャルがゼロであることを示している。 【００４９】 0.8Ｖから大きくしていくと、蓄積電荷が制御グリッドに印加したポテンシャ ルに対してほぼ線形に増加する。これは曲線の部位１０２に相当する。 【００５０】 部位１０４は、グリッドに印加したポテンシャルが低下あるいはキャンセルさ
れたときは、蓄積電荷は保持されたままであることを示している。電荷は−0.8 Ｖのオーダーのグリッド−ソース間電圧になるまで一定を保っている。 【００５１】 このヒステリシス現象が、制御グリッドに最初に印加した電圧に比例した電荷
の保存、言い換えると記憶を可能にしている。電荷はグリッド電圧が除去された
後でさえも保持される。 【００５２】 図３の曲線は、図２に対応して、制御グリッドに印加したポテンシャルＶｇに
対する、アンペアで表したドレイン−ソース間電流Ｉdsの変化を示している。横
軸上にマークされたポテンシャルＶｇはボルト単位で表され、かつソースに対し
て測定される。 【００５３】 電流Ｉdsの測定は、メモリに保持された電荷のチェックを可能にする。 【００５４】 図４の曲線は、保持された電荷に対する、上述のようなメモリ装置の読込電流
（read current）を示している。電荷は横軸にマークされ、素電荷の倍数として
表され、電流はアンペアで表されている。測定に使用される制御グリッドＶｇ、
ドレインＶｄ、ソースＶｓの典型的なポテンシャル値は、それぞれ、Ｖｇ＝２Ｖ
、Ｖｄ＝０．５Ｖ、Ｖｓ＝０Ｖである。 【００５５】 読込電流は100ｅ以下の電荷に対してはゼロである。この電流は200ｅの電荷に
対して約20μＡである。 【００５６】 図５は、図１によるメモリ装置を用いたメモリのネットワークを示している。
装置は、非常に線図的に示しており、また符号１０でマークしている。 【００５７】 図５は、簡単化のために４個のメモリ装置だけを示している。しかしながら、
この図に対応するネットワークは多数のメモリ装置を備えていてもよい。 【００５８】 メモリ装置は直交するネットワークに行列にレイアウトされている。 【００５９】 一つの行に対応する全装置１０における制御グリッド２８は、ワード線と呼ば
れる単一の線５０に接続されている。 【００６０】 同様に、同じ列に配置する全装置１０のドレイン２４は、ビット線と呼ばれる
同じ線４０に接続されている。 【００６１】 全メモリ装置１０のソースは接続され、そのため、共通ポテンシャルＶｓによ
ってそれらに印加可能である。 【００６２】 下の表Ｉは、ワード線５０によってグリッドに印加された選択電圧Ｖｇの値と
ビット線４０を介してドレインに印加された読込／書込／消去ポテンシャルＶｄ
の値と、書込、読込、消去状態の間ソースに印加された共通ポテンシャルＶｓの
値とを示している。 【表１】 【００６３】 表Ｉに示した値は、選択したメモリ装置に印加したポテンシャルを示している
。 【００６４】 表ＩＩに示した値は、選択されたメモリ装置における線ではなくビット線のポ
テンシャルとワード線のポテンシャルとを示している。 【表２】 【００６５】 読込状態の間に選択されたメモリ装置においてワード線に印加した電圧がＭＯ
ＳＦＥＴトランジスタの導電閾電圧より大きく、保持された電荷を乱すことなく
、十分高い読込電流を流すことが可能であることに注意されたい。 【００６６】 以下の図６、図７及び図８は、上記のようなメモリ装置を製造する主要な段階
を表している。 【００６７】 これらの図と以下の説明は、単一のメモリ装置の製造についてのものである。
しかしながら、多数のメモリ装置を、同じ製造工程を使って同じ基板上に同時に
作ることが可能である。 【００６８】 図６に示した第１の段階では、基板１６をメモリ装置の製造のための領域１５
の範囲を決めるために準備する。記載した例では、基板１６はシリコンから成り
、前記領域１５は厚い電界酸化物ブロック１７の形成によって範囲を決める。例
えば、これらのブロックはＬＯＣＯＳ（Local Oxidation of Silicon）工程ある
いはＳＴＩ（Shallow Trench Isolation）工程を用いて形成してもよい。 【００６９】 例えばボロンイオンあるいはインジウムイオンのようなイオンのドーピングを
領域１５に実施し、ＮチャネルＭＯＳＦＥＴトランジスタの場合に基板にチャネ
ル領域２２を形成する。矢印はドーピングイオンの注入を表している。 【００７０】 3,5ｎｍあるいはそれ以上のオーダーの厚さを有するグリッド酸化物を、電界 酸化物ブロック１７の間の基板表面上に形成する。この層の実質的な機能は、放
電電流がトンネル効果によって記憶された電荷を放出しないようにすることであ
る。 【００７１】 図７で示した後の段階では、グリッド酸化物から始めて順に、第１のグリッド
層２０と、導体アイランドを有する中間孤立構造３０と、第２のグリッド層２８
とを備えた基板の表面にスタック形成する。例えば、第１及び第２のグリッド層
は多結晶シリコンから成る。それらは電気伝導性を改善するためにインシチュー
（in situ）でドープされた。中間構造３０を作るためには複数の可能な方法が ある。 【００７２】 アイランドは金属あるいは半導体あるいは半金属（例えば、スズ）であっても
よい。 【００７３】 中間構造は、トンネル効果が可能な絶縁性高分子によって囲繞された金属ある
いは半導体グレインの形のコロイドの堆積によって作ってもよい。 【００７４】 一つの可能性は、絶縁材料と導体アイランドを形成する金属グレインとを交互
に作ることである。これらの堆積の説明は、この詳細な説明の最後に掲載した参
考文献に含まれている 【００７５】 他の可能な方法は、シリコン酸化物（ＳｉＯ2）の絶縁層と、堆積中にＳｉあ るいはＧｅの濃度を高めたか、あるいはイオン注入によってＳｉ、Ｇｅあるいは
Ｓｎの濃度を高めたシリコン酸化物（ＳｉＯ2）の層とを交互に形成することで ある。 【００７６】 この場合には、Ｓｉ、ＧｅあるいはＳｎ原子から始めて導体アイランドを形成
する熱処理によってナノ結晶を形成することができる。 【００７７】 文献（９）及び文献（１０）は、ナノ結晶の形成についての記載を含んでおり
、また、この詳細な説明の最後に参考文献として掲載している。 【００７８】 他の可能性は、シリコンあるいはゲルマニウムの粒状クラスターの製造のため
の交互の段階によって、アイランドを備えた構造３０を形成することである。例
えば、シリコンクラスターはシリコンあるいはゲルマニウムのエピタキシャル成
長によって形成することができる。 【００７９】 図７における符号３６は、層スタック上に形成した樹脂から成るエッチングマ
スクを示している。このマスクが形成する電子トラップの寸法を決める。 【００８０】 図８で矢印で示したように、マスク３６をエッチングマスクとして使用して、
グリッド層２０及び２８と中間構造３０とをエッチングする。このエッチングは
電子トラップ１４を規定する。グリッド酸化物層はエッチング停止層として用い
てもよい。電子トラップを越えて突出したこの層の一部は除去してもよい。 【００８１】 エッチングマスク３６はエッチングの後に除去し、これは図８において点線で
示している。 【００８２】 電子トラップは、複数のメモリ装置のネットワークの形成の間に同時に全てエ
ッチングしてもよいことを注意されたい。 【００８３】 ＭＯＳＦＥＴトランジスタ製造技術を使って、、Ｎ、ＡｓあるいはＰチャネル
について過剰な電子を含むドーピングイオンを1013at/cm2から1013at/cm2のオー
ダーの照射量で注入することは、形作ったスタックの各サイド、言い換えると、
電子トラップの各サイドの基板にドレイン領域２４とソース領域２６とを形成す
ることが可能である。 【００８４】 形作ったスタックは、この注入の間、注入マスクとして機能する。こうして、
ソース及びドレイン領域が電子トラップ上に自己整列する。 【００８５】 参考文献 （１）K.Yano et al, “A room-temperature, single-electron memory device
using fine-grain polycrystalline silicon”, IEEE International Electron
Devices Meeting, pp. 541-544, 1993. （２）S.Tiwari et al., “Silicon nanocrystal based memory”, Appl.Phys.L
ett. 68(10), pp. 1377-1379, 1996. （３）K.Guo et al., “A room temperature silicon single-electron metal-o
xide-semiconductor memory with nanoscale floating-gate and ultranarrow c
hannel”, Appl.Phys.Lett. 70(7), pp. 850-852, 1977. （４）A Nakajima et al.,“Room temperature operation of Si single-electr
on memory with self-aligned floating dot gate”, Appl.Phys.Lett. 70(13),
pp. 1742-1744, 1977. （５）K.Likharev, “Physics and possible applications of single-electron
device”, FED Journal, Vol.6. suppl.1, pp.5-14, 1955. （６）V.Krupenin et al., “Instability of single-electron memory at low
temperature in Al/AlOx/Al structures”, JETP 84(1), pp. 190-196, 1997. （７）K.Matsumoto et al., “Single electron memory on atomically flat α
-Al2O3 substrate made by AFM nano-oxidation process”, submitted to IEDM
1997. （８）H.Armed,“Single atom scale lithography for singleelectron devices
”, Physica B 227, pp.259-263, 1996. （９）H.Hanafi,“Fast and long retentio-time nano-crystal memory”,IEEE
Trans. On Elec. Dev., vol.43, No.9, pp.1553-1558, 1996. （１０）A Nakajima et al.,“Single electron charging of Sn nanocrystals
in the thin SiO2 film formed by low energy ion implantation”, submitted
to IEEE IEDM Conf. December 1997. （１１）D.J.DiMaria et al.,“Electrically-alterable read-only-memory usi
ng Si-rich SiO2 injectors and floating polycrystalline silicon storage l
ayer”, 931 Jnal of Applied Physics, vol. 52 (1981), July, No.7, New Yor
k, USA （１２）EP-A-0 081 626.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA01 AA06 AA19 AA63 AB08 AE02 AE03 AE08 AF20 5F083 EP02 EP17 EP23 EP53 EP56 EP57 JA01 JA31 ZA21
Claims (9)
- 【請求項１】 フローティンググリッド（２０）と制御グリッド（２８） とを有するＭＯＳＦＥＴトランジスタを備えたメモリ装置であって、 前記フローティンググリッド（２０）と制御グリッド（２８）とが、互いに離
間した複数のナノスケールの導体アイランド（３４）を備えた誘電体（３２）に
よって離間されており、前記ナノスケールアイランド（３４）が前記フローティ
ンググリッド（２０）と制御グリッド（２８）との間の誘電体内に均一に分布し
たアイランドの３次元構造（３０）を形成していることを特徴とするメモリ装置
。 - 【請求項２】 前記誘電体（３２）が、導体アイランド（３４）を形成す る金属グレイン間に電気的絶縁材料の重畳層を含んでいる請求項１に記載のメモ
リ装置。 - 【請求項３】 前記誘電体（３２）が、シリカ（SiO2）層とシリコンある いはゲルマニウムの単結晶を備えたシリカ層との交互層を備え、 前記単結晶が導体アイランド（３４）を形成している請求項１に記載のメモリ
装置。 - 【請求項４】 ＭＯＳ構造が、3nmと等しいかあるいはそれ以上の厚さを有
するグリッド酸化物層（１８）を備えた請求項１に記載のメモリ装置。 - 【請求項５】 請求項１に記載のメモリ装置を製造する方法であって、 ａ）基板（１６）にチャネル領域（２２）を形成する段階と、 ｂ）前記チャネル領域（２２）の上に広がったグリッド酸化物層（１８）を形成
する段階と、 ｃ）前記グリッド酸化物層上に該グリッド酸化物層側から順に以下の： −第１のグリッド層（２０）と、 −誘電体によって互いに離間された導体アイランドの３次元構造（３０）と、 −第２のグリッド層（２８）と、 を備えたスタックを形成する段階と ｄ）前記スタックが前記チャネル領域の少なくとも一部の上に残るように、エッ
チングによって前記の層のスタックを形作る段階と、 ｅ）前記の形作られたスタックの上に自己整列したソース及びドレイン領域（２
４，２６）を形成する段階と、を備えたメモリ装置の製造方法。 - 【請求項６】 請求項１に記載のメモリ装置（１０）を複数含むメモリの ネットワークであって、 前記メモリ装置がメモリの行列として分布し、ワード線とビット線（５０，４
０）とに接続され、各メモリ装置が共通電極と呼ばれる第１の電極（２６）と第
２の電極（２４）とを備えており、第１及び第２の電極が印加極性に依存してＭ
ＯＳ構造のソース又はドレインを形成し、一つの行に並んだ各メモリ装置におけ
る制御グリッドが同じワード線（５０）に接続し、かつ、一つの列に並んだ各メ
モリ装置における第２の電極（２４）が同じビット線（４０）に接続しているメ
モリのネットワーク。 - 【請求項７】 請求項６に記載のメモリーのネットワークで選択されたメ モリ装置における書込方法であって、 正のポテンシャルを全共通電極（２６）に印加し、選択されたメモリ装置に応
じて、正の選択ポテンシャルをワード線（５０）に印加し、選択されたメモリ装
置に応じて、正の書込ポテンシャルをビット線（４０）に印加するメモリ装置の
書込方法。 - 【請求項８】 請求項６に記載のメモリーのネットワークで選択されたメ モリ装置における読出方法であって、 近似的にゼロのポテンシャルを全共通電極（２６）に印加し、選択されたメモ
リ装置に応じて、正の選択ポテンシャルをワード線（５０）に印加し、選択され
たメモリ装置に応じて、正の読出ポテンシャルをビット線（４０）に印加し、ワ
ード線（５０）に印加した選択ポテンシャルが閾値より大きいメモリ装置の読出
方法。 - 【請求項９】 請求項６に記載のメモリーのネットワークで選択されたメ モリ装置における消去方法であって、 近似的にゼロのポテンシャルを全共通電極（２６）に印加し、選択されたメモ
リ装置に応じて、負の消去ポテンシャルをワード線（５０）に印加し、選択され
たメモリ装置に応じて、正の選択ポテンシャルをビット線（４０）に印加するメ
モリ装置の消去方法
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9716157A FR2772989B1 (fr) | 1997-12-19 | 1997-12-19 | Dispositif de memoire multiniveaux a blocage de coulomb, procede de fabrication et procede de lecture/ecriture/ effacement d'un tel dispositif |
| FR97/16157 | 1997-12-19 | ||
| PCT/FR1998/002768 WO1999033120A1 (fr) | 1997-12-19 | 1998-12-17 | Dispositif de memoire multiniveaux a blocage de coulomb, procede de fabrication et procede de lecture/ecriture/effacement d'un tel dispositif |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001527297A true JP2001527297A (ja) | 2001-12-25 |
Family
ID=9514839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000525933A Withdrawn JP2001527297A (ja) | 1997-12-19 | 1998-12-17 | クーロン閉塞が可能な多重メモリ装置、該装置の製造方法及び該装置における読出／書込／消去方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP1042818B1 (ja) |
| JP (1) | JP2001527297A (ja) |
| DE (1) | DE69834948T2 (ja) |
| FR (1) | FR2772989B1 (ja) |
| WO (1) | WO1999033120A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252290A (ja) * | 2001-02-22 | 2002-09-06 | Sharp Corp | メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 |
| JP2011082515A (ja) * | 2009-10-12 | 2011-04-21 | Hitachi Ltd | 電荷キャリアデバイス |
| US10312239B2 (en) | 2017-03-16 | 2019-06-04 | Toshiba Memory Corporation | Semiconductor memory including semiconductor oxie |
| US10553601B2 (en) | 2017-03-16 | 2020-02-04 | Toshiba Memory Corporation | Semiconductor memory including semiconductor oxide |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1120836A1 (en) | 2000-01-28 | 2001-08-01 | STMicroelectronics S.r.l. | Memory cell structure integrated on semiconductor |
| US6320784B1 (en) * | 2000-03-14 | 2001-11-20 | Motorola, Inc. | Memory cell and method for programming thereof |
| FR2943832B1 (fr) | 2009-03-27 | 2011-04-22 | Commissariat Energie Atomique | Procede de realisation d'un dispositif memoire a nanoparticules conductrices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1297899A (ja) * | 1970-10-02 | 1972-11-29 | ||
| DE3279138D1 (en) * | 1981-12-14 | 1988-11-24 | Ibm | Dual electron injector structure and semiconductor memory device including a dual electron injector structure |
| US5731598A (en) * | 1995-06-23 | 1998-03-24 | Matsushita Electric Industrial Co. Ltd. | Single electron tunnel device and method for fabricating the same |
-
1997
- 1997-12-19 FR FR9716157A patent/FR2772989B1/fr not_active Expired - Fee Related
-
1998
- 1998-12-17 EP EP98962496A patent/EP1042818B1/fr not_active Expired - Lifetime
- 1998-12-17 WO PCT/FR1998/002768 patent/WO1999033120A1/fr active Search and Examination
- 1998-12-17 JP JP2000525933A patent/JP2001527297A/ja not_active Withdrawn
- 1998-12-17 DE DE69834948T patent/DE69834948T2/de not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252290A (ja) * | 2001-02-22 | 2002-09-06 | Sharp Corp | メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 |
| JP2011082515A (ja) * | 2009-10-12 | 2011-04-21 | Hitachi Ltd | 電荷キャリアデバイス |
| US10312239B2 (en) | 2017-03-16 | 2019-06-04 | Toshiba Memory Corporation | Semiconductor memory including semiconductor oxie |
| US10553601B2 (en) | 2017-03-16 | 2020-02-04 | Toshiba Memory Corporation | Semiconductor memory including semiconductor oxide |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1042818A1 (fr) | 2000-10-11 |
| DE69834948T2 (de) | 2007-01-25 |
| WO1999033120A1 (fr) | 1999-07-01 |
| FR2772989B1 (fr) | 2003-06-06 |
| DE69834948D1 (de) | 2006-07-27 |
| FR2772989A1 (fr) | 1999-06-25 |
| EP1042818B1 (fr) | 2006-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3710082B2 (ja) | メモリ・トランジスタを作成する方法 | |
| US6597036B1 (en) | Multi-value single electron memory using double-quantum dot and driving method thereof | |
| KR100408520B1 (ko) | 게이트 전극과 단전자 저장 요소 사이에 양자점을구비하는 단전자 메모리 소자 및 그 제조 방법 | |
| US7259984B2 (en) | Multibit metal nanocrystal memories and fabrication | |
| KR100294691B1 (ko) | 다중층양자점을이용한메모리소자및제조방법 | |
| DE69936654T2 (de) | Speicheranordnung | |
| US6690059B1 (en) | Nanocrystal electron device | |
| US20110018053A1 (en) | Memory cell and methods of manufacturing thereof | |
| JP3123924B2 (ja) | 不揮発性半導体メモリ | |
| US6750102B1 (en) | Semiconductor non-volatile memory device having an improved write speed | |
| KR101950135B1 (ko) | 비휘발성 메모리 소자 및 이의 제조방법 | |
| KR19990036815A (ko) | 부유게이트의 밀도와 치수의 제어성을 개선할 수 있는 반도체기억소자 | |
| JP2003264249A (ja) | 炭素ナノチューブを用いるメモリ素子及びその製造方法 | |
| US6313503B1 (en) | MNOS-type memory using single electron transistor and driving method thereof | |
| US6133603A (en) | Memory device and memory array | |
| JP3204942B2 (ja) | 半導体装置 | |
| JP2001527297A (ja) | クーロン閉塞が可能な多重メモリ装置、該装置の製造方法及び該装置における読出／書込／消去方法 | |
| US20050173766A1 (en) | Semiconductor memory and manufacturing method thereof | |
| EP0935291B1 (en) | Controllable solid-state device comprising a tunnel barrier structure | |
| JPH10256403A (ja) | 半導体装置およびその製造方法 | |
| US6320216B1 (en) | Memory device with barrier portions having defined capacitance | |
| JPH1065024A (ja) | 不揮発性半導体記憶装置 | |
| KR100359641B1 (ko) | 반도체 메모리 소자 | |
| WO2011036214A1 (en) | A memory device and a method of manufacturing the memory device | |
| JPH1126608A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060307 |