JP2003264249A - 炭素ナノチューブを用いるメモリ素子及びその製造方法 - Google Patents
炭素ナノチューブを用いるメモリ素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 高い伝導度と高い熱放出度を有するＣＮＴ
と、電荷貯蔵能力に優れたメモリセルとを備え、誤動作
のない高速、高集積のメモリ素子及びその製造方法を提
供する。 【解決手段】 基板と、前記基板上に所定間隔離隔して
位置し、電圧が印加されるソース電極及びドレイン電極
と、前記ソース電極とドレイン電極とを連結し、電子移
動のチャンネルとなるＣＮＴと、前記ＣＮＴの上部に位
置し、前記ＣＮＴから流入する電荷を貯蔵するメモリセ
ルと、前記メモリセルの上部と接触し、前記ＣＮＴから
前記メモリセルに流入する電荷量を調節するゲート電極
と、を備える。
と、電荷貯蔵能力に優れたメモリセルとを備え、誤動作
のない高速、高集積のメモリ素子及びその製造方法を提
供する。 【解決手段】 基板と、前記基板上に所定間隔離隔して
位置し、電圧が印加されるソース電極及びドレイン電極
と、前記ソース電極とドレイン電極とを連結し、電子移
動のチャンネルとなるＣＮＴと、前記ＣＮＴの上部に位
置し、前記ＣＮＴから流入する電荷を貯蔵するメモリセ
ルと、前記メモリセルの上部と接触し、前記ＣＮＴから
前記メモリセルに流入する電荷量を調節するゲート電極
と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ素子及びその
製造方法に係り、特に炭素ナノチューブ（カーボンナノ
チューブCarbon NanoTube；以下、ＣＮＴと略称する）
を電荷移動チャネルとして備えるメモリ素子及びその製
造方法に関する。
製造方法に係り、特に炭素ナノチューブ（カーボンナノ
チューブCarbon NanoTube；以下、ＣＮＴと略称する）
を電荷移動チャネルとして備えるメモリ素子及びその製
造方法に関する。
【０００２】
【従来の技術】半導体を用いたメモリ素子は、基本的な
構成要素として、貯蔵された電荷を保存する役割をする
キャパシタと、キャパシタからデータを読み出したりキ
ャパシタにデータを書き込んだりする時の電流の通路を
確保するためのスイッチの役割をするトランジスタとを
有する。
構成要素として、貯蔵された電荷を保存する役割をする
キャパシタと、キャパシタからデータを読み出したりキ
ャパシタにデータを書き込んだりする時の電流の通路を
確保するためのスイッチの役割をするトランジスタとを
有する。
【０００３】トランジスタに多量の電流を流すために
は、トランジスタ自体が高いトランスコンダクタンス
（ｇｍ）特性を有さなければならないので、最近では、
高いトランスコンダクタンス特性を有するＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field-Effect Transisto
r）を半導体メモリ素子のスイッチング素子として用い
る傾向がある。
は、トランジスタ自体が高いトランスコンダクタンス
（ｇｍ）特性を有さなければならないので、最近では、
高いトランスコンダクタンス特性を有するＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field-Effect Transisto
r）を半導体メモリ素子のスイッチング素子として用い
る傾向がある。
【０００４】ＭＯＳＦＥＴは、多結晶質シリコンよりな
るゲート電極と、ドーピングされた結晶質シリコンより
なるソース及びドレイン電極を基本的な構成要素として
有するトランジスタである。
るゲート電極と、ドーピングされた結晶質シリコンより
なるソース及びドレイン電極を基本的な構成要素として
有するトランジスタである。
【０００５】ＭＯＳＦＥＴのトランスコンダクタンス
は、同じ電圧条件でチャンネル長（Ｌ）、ゲート酸化膜
の厚さ等に反比例し、表面移動度、ゲート酸化膜の誘電
率及びチャンネルの幅（Ｗ）には比例する。これらの変
数のうち、表面移動度及び酸化膜の誘電率等は材料、す
なわち方向性を有するシリコンウェーハ、シリコン酸化
膜等により既定の値であるため制御の対象とはならない
ので、高いトランスコンダクタンスを持たせるために
は、チャンネルの幅と長さとの比（Ｗ／Ｌ ｒａｔｉ
ｏ）を大きくするか、あるいは酸化膜を薄くしなければ
ならない。
は、同じ電圧条件でチャンネル長（Ｌ）、ゲート酸化膜
の厚さ等に反比例し、表面移動度、ゲート酸化膜の誘電
率及びチャンネルの幅（Ｗ）には比例する。これらの変
数のうち、表面移動度及び酸化膜の誘電率等は材料、す
なわち方向性を有するシリコンウェーハ、シリコン酸化
膜等により既定の値であるため制御の対象とはならない
ので、高いトランスコンダクタンスを持たせるために
は、チャンネルの幅と長さとの比（Ｗ／Ｌ ｒａｔｉ
ｏ）を大きくするか、あるいは酸化膜を薄くしなければ
ならない。
【０００６】しかし、高集積メモリ素子を製造するため
にはＭＯＳＦＥＴの物理的な寸法を縮小しなければなら
ない。したがって、ゲート、ソース及びドレイン電極も
小さくしなければならないが、これによって多様な問題
点が発生する。
にはＭＯＳＦＥＴの物理的な寸法を縮小しなければなら
ない。したがって、ゲート、ソース及びドレイン電極も
小さくしなければならないが、これによって多様な問題
点が発生する。
【０００７】例えば、ゲート電極が小さくなれば、ゲー
ト電極の断面積が減少してトランジスタに大きな電気的
抵抗を誘発する。ソース及びドレイン電極の小型化は厚
さ、すなわち接合深さ（junction depths）の減少を誘
発してさらに大きな電気的抵抗を招き、ソースとドレイ
ンとの距離を縮めてソース及びドレインの空乏層が相互
当接するパンチスルー（punch through）現象を誘発し
て電流の調節が不能となる。また、前述したようなメモ
リ素子の寸法減少は電流の移動通路であるチャンネルの
幅を７０ｎｍ以下に減少させ、電流の円滑な流れを妨害
してメモリ素子の誤動作を誘発する。
ト電極の断面積が減少してトランジスタに大きな電気的
抵抗を誘発する。ソース及びドレイン電極の小型化は厚
さ、すなわち接合深さ（junction depths）の減少を誘
発してさらに大きな電気的抵抗を招き、ソースとドレイ
ンとの距離を縮めてソース及びドレインの空乏層が相互
当接するパンチスルー（punch through）現象を誘発し
て電流の調節が不能となる。また、前述したようなメモ
リ素子の寸法減少は電流の移動通路であるチャンネルの
幅を７０ｎｍ以下に減少させ、電流の円滑な流れを妨害
してメモリ素子の誤動作を誘発する。
【０００８】すなわち、一般にＭＯＳＦＥＴに基づいた
メモリ素子は熱損失、電力消耗、電気的特性変動、電荷
漏れなどの問題によって高密度メモリを実現することが
困難である。
メモリ素子は熱損失、電力消耗、電気的特性変動、電荷
漏れなどの問題によって高密度メモリを実現することが
困難である。
【０００９】
【発明が解決しようとする課題】本発明が解決しようと
する技術的な課題は前記問題点を改善するためのもので
あって、メモリ素子の小型化による抵抗の増加がなく熱
損失、電力消耗、電気的特性変動、電荷漏れの少ない高
速の高集積メモリ素子及びその製造方法を提供すること
である。
する技術的な課題は前記問題点を改善するためのもので
あって、メモリ素子の小型化による抵抗の増加がなく熱
損失、電力消耗、電気的特性変動、電荷漏れの少ない高
速の高集積メモリ素子及びその製造方法を提供すること
である。
【００１０】
【課題を達成するための手段】前記技術的な課題を達成
するために本発明は、基板と、前記基板上に所定間隔離
隔して位置し、電圧が印加されるソース電極及びドレイ
ン電極と、前記ソース電極とドレイン電極とを連結し、
電子移動のチャンネルとなるＣＮＴと、前記ＣＮＴの上
部に位置し、前記ＣＮＴから流入する電荷を貯蔵するメ
モリセルと、前記メモリセルの上部と接触し、前記ＣＮ
Ｔから前記メモリセルに流入する電荷量を調節するゲー
ト電極と、を備えることを特徴とするＣＮＴメモリ素子
を提供する。
するために本発明は、基板と、前記基板上に所定間隔離
隔して位置し、電圧が印加されるソース電極及びドレイ
ン電極と、前記ソース電極とドレイン電極とを連結し、
電子移動のチャンネルとなるＣＮＴと、前記ＣＮＴの上
部に位置し、前記ＣＮＴから流入する電荷を貯蔵するメ
モリセルと、前記メモリセルの上部と接触し、前記ＣＮ
Ｔから前記メモリセルに流入する電荷量を調節するゲー
ト電極と、を備えることを特徴とするＣＮＴメモリ素子
を提供する。
【００１１】好ましくは、前記基板はシリコン基板であ
り、前記基板の上部にシリコンオキシド膜が積層され
る。前記メモリセルは、前記ＣＮＴの上部に前記ＣＮＴ
と接触するように形成される第１絶縁膜と、前記第１絶
縁膜の上部に蒸着され、電荷を貯蔵する電荷貯蔵膜と、
前記電荷貯蔵膜の上部に形成され、前記ゲート電極と接
触する第２絶縁膜と、を備える。前記第１絶縁膜は前記
電荷貯蔵膜とほぼ同じ厚さを有し、前記第２絶縁膜は前
記電荷貯蔵膜より約２倍の厚さを有することが望まし
い。前記第１及び第２絶縁膜はシリコンオキシド膜より
なり、前記電荷貯蔵膜はシリコン膜またはシリコン窒化
膜よりなる。前記電荷貯蔵膜は１５ｎｍ以下の厚さを有
することが望ましい。前記電荷貯蔵膜は、好ましくは、
電荷貯蔵物質で充填される複数のナノドットが配される
多孔膜である。
り、前記基板の上部にシリコンオキシド膜が積層され
る。前記メモリセルは、前記ＣＮＴの上部に前記ＣＮＴ
と接触するように形成される第１絶縁膜と、前記第１絶
縁膜の上部に蒸着され、電荷を貯蔵する電荷貯蔵膜と、
前記電荷貯蔵膜の上部に形成され、前記ゲート電極と接
触する第２絶縁膜と、を備える。前記第１絶縁膜は前記
電荷貯蔵膜とほぼ同じ厚さを有し、前記第２絶縁膜は前
記電荷貯蔵膜より約２倍の厚さを有することが望まし
い。前記第１及び第２絶縁膜はシリコンオキシド膜より
なり、前記電荷貯蔵膜はシリコン膜またはシリコン窒化
膜よりなる。前記電荷貯蔵膜は１５ｎｍ以下の厚さを有
することが望ましい。前記電荷貯蔵膜は、好ましくは、
電荷貯蔵物質で充填される複数のナノドットが配される
多孔膜である。
【００１２】また、前記メモリセルは、前記ゲート電極
の下部に形成され、前記ゲート電極と接触する第３絶縁
膜と、前記第３絶縁膜の下部に形成され、前記ＣＮＴと
接触し、電荷貯蔵物質で充填される複数のナノドットが
配される多孔膜と、を備える。前記第３絶縁膜は、好ま
しくは、前記多孔膜より約２倍の厚さを有するか、ある
いはほぼ同じ厚さを有しうる。前記第３絶縁膜はシリコ
ンオキシド膜であり、前記電荷貯蔵物質はシリコンまた
はシリコン窒化物である。前記多孔膜はアルミニウムオ
キシド膜である。前記ナノドットは１５ｎｍ以下の直径
を有することが望ましい。
の下部に形成され、前記ゲート電極と接触する第３絶縁
膜と、前記第３絶縁膜の下部に形成され、前記ＣＮＴと
接触し、電荷貯蔵物質で充填される複数のナノドットが
配される多孔膜と、を備える。前記第３絶縁膜は、好ま
しくは、前記多孔膜より約２倍の厚さを有するか、ある
いはほぼ同じ厚さを有しうる。前記第３絶縁膜はシリコ
ンオキシド膜であり、前記電荷貯蔵物質はシリコンまた
はシリコン窒化物である。前記多孔膜はアルミニウムオ
キシド膜である。前記ナノドットは１５ｎｍ以下の直径
を有することが望ましい。
【００１３】また、前記技術的な課題を達成するために
本発明は、基板上にＣＮＴを成長させた後、前記ＣＮＴ
を電荷移動チャンネルとするソース電極とドレイン電極
とをＣＮＴと接触するように形成する第１段階と、前記
ＣＮＴ、前記ソース電極及びドレイン電極の上部に第１
絶縁膜、電荷貯蔵膜及び第２絶縁膜を順次に蒸着した
後、フォトリソグラフィ工程を用いてパターニングして
前記ＣＮＴと接触するメモリセルを形成する第２段階
と、前記第２絶縁膜の上部に金属層を蒸着した後、フォ
トリソグラフィ工程を用いてパターニングして前記ＣＮ
Ｔから前記電荷貯蔵膜に流入する電荷量を調節するゲー
ト電極を形成する第３段階と、を含むことを特徴とする
ＣＮＴメモリ素子の製造方法を提供する。
本発明は、基板上にＣＮＴを成長させた後、前記ＣＮＴ
を電荷移動チャンネルとするソース電極とドレイン電極
とをＣＮＴと接触するように形成する第１段階と、前記
ＣＮＴ、前記ソース電極及びドレイン電極の上部に第１
絶縁膜、電荷貯蔵膜及び第２絶縁膜を順次に蒸着した
後、フォトリソグラフィ工程を用いてパターニングして
前記ＣＮＴと接触するメモリセルを形成する第２段階
と、前記第２絶縁膜の上部に金属層を蒸着した後、フォ
トリソグラフィ工程を用いてパターニングして前記ＣＮ
Ｔから前記電荷貯蔵膜に流入する電荷量を調節するゲー
ト電極を形成する第３段階と、を含むことを特徴とする
ＣＮＴメモリ素子の製造方法を提供する。
【００１４】あるいは、基板上に炭素ナノチューブを成
長させた後、前記炭素ナノチューブを電荷移動チャンネ
ルとするソース電極とドレイン電極とを炭素ナノチュー
ブと接触するように形成する第１段階と、前記炭素ナノ
チューブ、前記ソース及びドレイン電極の上部に第１絶
縁膜を蒸着し、陽極酸化してからエッチングして第１絶
縁膜が酸化されて形成される複数のナノドットを有する
多孔膜を形成する第２段階と、前記多孔膜の上部に電荷
貯蔵物質を蒸着した後、エッチングして前記ナノドット
に電荷貯蔵物質を充填する第３段階と、前記多孔膜の上
部に第２絶縁膜を蒸着した後、フォトリソグラフィ工程
を用いて前記第１絶縁膜、多孔膜及び第２絶縁膜をパタ
ーニングしてメモリセルを形成する第４段階と、前記第
２絶縁膜の上部に金属層を蒸着した後、フォトリソグラ
フィ工程を用いてパターニングして前記炭素ナノチュー
ブから前記多孔膜に流入する電荷量を調節するゲート電
極を形成する第５段階と、を含むことを特徴とする炭素
ナノチューブメモリ素子の製造方法を提供する。
長させた後、前記炭素ナノチューブを電荷移動チャンネ
ルとするソース電極とドレイン電極とを炭素ナノチュー
ブと接触するように形成する第１段階と、前記炭素ナノ
チューブ、前記ソース及びドレイン電極の上部に第１絶
縁膜を蒸着し、陽極酸化してからエッチングして第１絶
縁膜が酸化されて形成される複数のナノドットを有する
多孔膜を形成する第２段階と、前記多孔膜の上部に電荷
貯蔵物質を蒸着した後、エッチングして前記ナノドット
に電荷貯蔵物質を充填する第３段階と、前記多孔膜の上
部に第２絶縁膜を蒸着した後、フォトリソグラフィ工程
を用いて前記第１絶縁膜、多孔膜及び第２絶縁膜をパタ
ーニングしてメモリセルを形成する第４段階と、前記第
２絶縁膜の上部に金属層を蒸着した後、フォトリソグラ
フィ工程を用いてパターニングして前記炭素ナノチュー
ブから前記多孔膜に流入する電荷量を調節するゲート電
極を形成する第５段階と、を含むことを特徴とする炭素
ナノチューブメモリ素子の製造方法を提供する。
【００１５】前記第１段階において、好ましくは、前記
基板の上面に絶縁層を形成し、前記絶縁層の上面にＣＮ
Ｔを成長させる。前記基板はシリコンであり、前記絶縁
層はシリコンオキシドである。前記第１段階において、
前記ソース電極とドレイン電極とを電子ビームリソグラ
フィで形成する。前記第２段階において、前記第１絶縁
膜と前記貯蔵膜とをほぼ同じ厚さに蒸着し、前記第２絶
縁膜は前記多孔膜より約２倍の厚さに蒸着することが望
ましい。前記第１及び第２絶縁膜はシリコンオキシドよ
りなる。前記電荷貯蔵膜はシリコンまたはシリコン窒化
物よりなる。
基板の上面に絶縁層を形成し、前記絶縁層の上面にＣＮ
Ｔを成長させる。前記基板はシリコンであり、前記絶縁
層はシリコンオキシドである。前記第１段階において、
前記ソース電極とドレイン電極とを電子ビームリソグラ
フィで形成する。前記第２段階において、前記第１絶縁
膜と前記貯蔵膜とをほぼ同じ厚さに蒸着し、前記第２絶
縁膜は前記多孔膜より約２倍の厚さに蒸着することが望
ましい。前記第１及び第２絶縁膜はシリコンオキシドよ
りなる。前記電荷貯蔵膜はシリコンまたはシリコン窒化
物よりなる。
【００１６】前記電荷貯蔵膜は１５ｎｍ以下の厚さに形
成することが望ましい。前記第１段階において、前記第
１絶縁膜を全て酸化させて複数のナノドットを有する多
孔膜に形成することが望ましい。
成することが望ましい。前記第１段階において、前記第
１絶縁膜を全て酸化させて複数のナノドットを有する多
孔膜に形成することが望ましい。
【００１７】本発明は、ＣＮＴを電荷移動チャンネルと
して用いるので半導体メモリ素子のドーピング工程を必
要とせず、電気伝導度、熱伝導度の大きなＣＮＴを用い
るので、メモリ素子の高集積による抵抗の増加問題また
は誤動作の問題が解決される。また、電荷を貯蔵する電
荷貯蔵膜またはナノドットが形成される多孔膜を有する
メモリセルを備えるメモリ素子を形成するので、高効率
の高集積メモリ素子を実現することができる。
して用いるので半導体メモリ素子のドーピング工程を必
要とせず、電気伝導度、熱伝導度の大きなＣＮＴを用い
るので、メモリ素子の高集積による抵抗の増加問題また
は誤動作の問題が解決される。また、電荷を貯蔵する電
荷貯蔵膜またはナノドットが形成される多孔膜を有する
メモリセルを備えるメモリ素子を形成するので、高効率
の高集積メモリ素子を実現することができる。
【００１８】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の実施例に係るメモリ素子及びその製造方法を詳細
に説明する。
発明の実施例に係るメモリ素子及びその製造方法を詳細
に説明する。
【００１９】図１は、本発明の実施例に係るメモリ素子
を示す斜視図である。図１を参照すれば、本発明の実施
例に係るメモリ素子は、基板１１と、前記基板１１上に
積層された絶縁層１３と、前記絶縁層１３上に所定間隔
に離隔して位置し、金属よりなるソース電極１５及びド
レイン電極１７と、前記ソース電極１５及びドレイン電
極１７を連結し、電子移動チャンネルとなるＣＮＴ２１
と、前記ＣＮＴ２１と接触するように位置し、前記ＣＮ
Ｔ２１から流入する電子を貯蔵するメモリセル２３と、
前記メモリセル２３に接触して前記電子の移動を制御す
るゲート電極１９と、を備える。
を示す斜視図である。図１を参照すれば、本発明の実施
例に係るメモリ素子は、基板１１と、前記基板１１上に
積層された絶縁層１３と、前記絶縁層１３上に所定間隔
に離隔して位置し、金属よりなるソース電極１５及びド
レイン電極１７と、前記ソース電極１５及びドレイン電
極１７を連結し、電子移動チャンネルとなるＣＮＴ２１
と、前記ＣＮＴ２１と接触するように位置し、前記ＣＮ
Ｔ２１から流入する電子を貯蔵するメモリセル２３と、
前記メモリセル２３に接触して前記電子の移動を制御す
るゲート電極１９と、を備える。
【００２０】図面においてソース及びドレイン電極１
５、１７が基板１１の上部に位置しているが、ソースド
レイン電極１５、１７が基板１１の内部に位置しても良
い。この場合、ＣＮＴ２１は基板１１の内部やその表面
に接して位置することになる。
５、１７が基板１１の上部に位置しているが、ソースド
レイン電極１５、１７が基板１１の内部に位置しても良
い。この場合、ＣＮＴ２１は基板１１の内部やその表面
に接して位置することになる。
【００２１】基板１１はシリコン基板であり、その上部
に積層された絶縁層１３はシリコンオキシドであること
が一般的である。
に積層された絶縁層１３はシリコンオキシドであること
が一般的である。
【００２２】ソース及びドレイン電極１５、１７はＴ
ｉ、Ａｕ等の金属よりなり、ゲート電極１９はポリシリ
コン等の金属よりなる。また、前記トランジスタ構造は
フォトリソグラフィ、ｅビームリソグラフィ、エッチン
グ、酸化、薄膜蒸着のような公知の半導体工程によって
なされる。
ｉ、Ａｕ等の金属よりなり、ゲート電極１９はポリシリ
コン等の金属よりなる。また、前記トランジスタ構造は
フォトリソグラフィ、ｅビームリソグラフィ、エッチン
グ、酸化、薄膜蒸着のような公知の半導体工程によって
なされる。
【００２３】ＣＮＴ２１は、炭素の同素体として各炭素
原子が他の炭素原子と結合して形成された六角形の蜂巣
状であるが、これは複数の炭素原子が結合して形成され
た黒鉛面がナノサイズの直径で丸く巻かれた形をなして
いる。ＣＮＴ２１は黒鉛面の巻かれる角度及び構造によ
って金属または半導体の特性を示し、このようなＣＮＴ
の特性を用いた研究が先端産業分野、特にナノ技術産業
分野で活発に進められている。
原子が他の炭素原子と結合して形成された六角形の蜂巣
状であるが、これは複数の炭素原子が結合して形成され
た黒鉛面がナノサイズの直径で丸く巻かれた形をなして
いる。ＣＮＴ２１は黒鉛面の巻かれる角度及び構造によ
って金属または半導体の特性を示し、このようなＣＮＴ
の特性を用いた研究が先端産業分野、特にナノ技術産業
分野で活発に進められている。
【００２４】ＣＮＴは、その電気的な性質によって相異
なる２種のＣＮＴに分けられる。すなわち、ゲート電圧
に関係なく、電流電圧特性が線形関係を示す金属性ＣＮ
Ｔと、ゲート電圧に大きく影響され、電流電圧特性が非
線形関係を示す半導体特性のＣＮＴとに分けられる。
なる２種のＣＮＴに分けられる。すなわち、ゲート電圧
に関係なく、電流電圧特性が線形関係を示す金属性ＣＮ
Ｔと、ゲート電圧に大きく影響され、電流電圧特性が非
線形関係を示す半導体特性のＣＮＴとに分けられる。
【００２５】本発明の実施例に係るメモリ素子に用いら
れるＣＮＴ２１は半導体特性のＣＮＴであって、ゲート
電極１９に印加される電圧によってＣＮＴ２１を通じて
移動する電子の流れ、すなわち電流が制御される。
れるＣＮＴ２１は半導体特性のＣＮＴであって、ゲート
電極１９に印加される電圧によってＣＮＴ２１を通じて
移動する電子の流れ、すなわち電流が制御される。
【００２６】ＣＮＴ２１は電気放電法、レーザー蒸着
法、プラズマ化学気相蒸着法（PlasmaEnhanced Chemica
l Vapor Deposition：ＰＥＣＶＤ）、熱化学気相蒸着
法、気相合成法などを用いて製造することができる。
法、プラズマ化学気相蒸着法（PlasmaEnhanced Chemica
l Vapor Deposition：ＰＥＣＶＤ）、熱化学気相蒸着
法、気相合成法などを用いて製造することができる。
【００２７】本発明の実施例に係るメモリ素子に使われ
る第１メモリセル、第２メモリセル及び第３メモリセル
を各々図２、図３Ａ及び図３Ｂに示している。
る第１メモリセル、第２メモリセル及び第３メモリセル
を各々図２、図３Ａ及び図３Ｂに示している。
【００２８】図２は、本発明の実施例に係るメモリ素子
に使われる第１メモリセルの断面図である。図２を参照
すれば、本発明の実施例に係るメモリ素子に使われる第
１メモリセル２３は、第１及び第２絶縁膜２０、２４と
電荷貯蔵膜２２とよりなる。電荷貯蔵膜２２は電荷、す
なわち電子と正孔とを貯蔵し、第１及び第２絶縁膜２
０、２４の間に形成される。第１及び第２絶縁膜２０、
２４はシリコンオキシド（ＳｉＯ2）よりなり、電荷貯
蔵膜２２はシリコン（Ｓｉ）またはシリコン窒化物（Ｓ
ｉ3Ｎ4）よりなる。特に、Ｓｉ3Ｎ4薄膜は多数の電荷を
貯蔵できる低電位トラップサイトを提供する。
に使われる第１メモリセルの断面図である。図２を参照
すれば、本発明の実施例に係るメモリ素子に使われる第
１メモリセル２３は、第１及び第２絶縁膜２０、２４と
電荷貯蔵膜２２とよりなる。電荷貯蔵膜２２は電荷、す
なわち電子と正孔とを貯蔵し、第１及び第２絶縁膜２
０、２４の間に形成される。第１及び第２絶縁膜２０、
２４はシリコンオキシド（ＳｉＯ2）よりなり、電荷貯
蔵膜２２はシリコン（Ｓｉ）またはシリコン窒化物（Ｓ
ｉ3Ｎ4）よりなる。特に、Ｓｉ3Ｎ4薄膜は多数の電荷を
貯蔵できる低電位トラップサイトを提供する。
【００２９】第１メモリセル２３の全体層の厚さは約６
０ｎｍであり、電荷貯蔵膜２２の厚さは約１５ｎｍ以下
であることが望ましい。電荷貯蔵膜２２として用いられ
るシリコン膜またはシリコン窒化膜は、１００ｎｍ以下
の厚さで電子を貯蔵する機能を有することが確認され
た。ここで、第１絶縁膜２０は、図１に示すＣＮＴ２１
から注入される電荷のトンネリングを容易にするように
薄く形成することが望ましい。
０ｎｍであり、電荷貯蔵膜２２の厚さは約１５ｎｍ以下
であることが望ましい。電荷貯蔵膜２２として用いられ
るシリコン膜またはシリコン窒化膜は、１００ｎｍ以下
の厚さで電子を貯蔵する機能を有することが確認され
た。ここで、第１絶縁膜２０は、図１に示すＣＮＴ２１
から注入される電荷のトンネリングを容易にするように
薄く形成することが望ましい。
【００３０】第２絶縁膜２４はゲート電極１９から電荷
注入を抑制して電荷貯蔵膜２２に貯蔵された電荷を長期
間保持可能に厚く形成することが望ましい。例えば、第
１絶縁膜２０は７ｎｍのオキシド薄膜で形成し、電荷貯
蔵膜２２は７ｎｍのＳｉ3Ｎ4薄膜で形成し、第２絶縁膜
２４は１４ｎｍのオキシド薄膜で形成することができ
る。すなわち、第１絶縁膜２０、電荷貯蔵膜２２及び第
２絶縁膜２４の厚さ比が１：１：２となるように形成し
てＣＮＴから移動した電荷を電荷貯蔵膜２２に長時間安
定して保持することができる。
注入を抑制して電荷貯蔵膜２２に貯蔵された電荷を長期
間保持可能に厚く形成することが望ましい。例えば、第
１絶縁膜２０は７ｎｍのオキシド薄膜で形成し、電荷貯
蔵膜２２は７ｎｍのＳｉ3Ｎ4薄膜で形成し、第２絶縁膜
２４は１４ｎｍのオキシド薄膜で形成することができ
る。すなわち、第１絶縁膜２０、電荷貯蔵膜２２及び第
２絶縁膜２４の厚さ比が１：１：２となるように形成し
てＣＮＴから移動した電荷を電荷貯蔵膜２２に長時間安
定して保持することができる。
【００３１】図３Ａは、本発明の実施例に係るメモリ素
子に使われる第２メモリセルの断面図である。図示のよ
うに、本発明の実施例に係るメモリ素子に使われる第２
メモリセル２５は、前記ゲート電極１９に接触するよう
に形成される第３絶縁膜２９と、前記第３絶縁膜２９の
下部に蒸着され、電荷貯蔵物質２８が充填された複数の
ナノドット２７が配される多孔膜２６を含む。
子に使われる第２メモリセルの断面図である。図示のよ
うに、本発明の実施例に係るメモリ素子に使われる第２
メモリセル２５は、前記ゲート電極１９に接触するよう
に形成される第３絶縁膜２９と、前記第３絶縁膜２９の
下部に蒸着され、電荷貯蔵物質２８が充填された複数の
ナノドット２７が配される多孔膜２６を含む。
【００３２】前記第３絶縁膜２９はシリコンオキシドよ
りなり、電荷貯蔵物質２８はシリコンまたはシリコン窒
化物よりなる。望ましくは第３絶縁膜２９を多孔膜２６
より厚くしてナノドット２７の電荷貯蔵物質２８を安定
的に貯蔵することができる。
りなり、電荷貯蔵物質２８はシリコンまたはシリコン窒
化物よりなる。望ましくは第３絶縁膜２９を多孔膜２６
より厚くしてナノドット２７の電荷貯蔵物質２８を安定
的に貯蔵することができる。
【００３３】図３Ｂは、本発明の実施例に係るメモリ素
子に使われる第３メモリセル３５を示す断面図である。
本発明の実施例に係るメモリ素子に使われる第３メモリ
セル３５は、第２メモリセル２５の多孔膜２６の下部に
絶縁膜がさらに積層された構造であって、第４絶縁膜３
４と、電荷貯蔵物質３８とが充填される複数のナノドッ
ト３７が位置する多孔膜３６と、第５絶縁膜３４′とを
備える。第４絶縁膜３４は図１に示すゲート電極１９か
らの電荷注入を抑制して電荷貯蔵物質３８に保持された
電荷を長時間保つために厚く形成されることが望まし
く、第５絶縁膜３４′はＣＮＴ２１から電子または正孔
が容易にトンネリングされて多孔膜３６に移動するよう
に薄く形成することが望ましい。
子に使われる第３メモリセル３５を示す断面図である。
本発明の実施例に係るメモリ素子に使われる第３メモリ
セル３５は、第２メモリセル２５の多孔膜２６の下部に
絶縁膜がさらに積層された構造であって、第４絶縁膜３
４と、電荷貯蔵物質３８とが充填される複数のナノドッ
ト３７が位置する多孔膜３６と、第５絶縁膜３４′とを
備える。第４絶縁膜３４は図１に示すゲート電極１９か
らの電荷注入を抑制して電荷貯蔵物質３８に保持された
電荷を長時間保つために厚く形成されることが望まし
く、第５絶縁膜３４′はＣＮＴ２１から電子または正孔
が容易にトンネリングされて多孔膜３６に移動するよう
に薄く形成することが望ましい。
【００３４】図４は、図３Ｂに示す本発明の実施例に係
るメモリ素子に用いられる第３メモリセル３５において
第４絶縁膜３４はＳｉＯ2よりなり、多孔膜３６及び第
３絶縁膜３４′はＡｌ2Ｏ3よりなり、電荷貯蔵物質３８
はＳｉ（またはＳｉ3Ｎ4）よりなるＳＥＭ（Scanning E
lectron Microscopy）写真を示している。
るメモリ素子に用いられる第３メモリセル３５において
第４絶縁膜３４はＳｉＯ2よりなり、多孔膜３６及び第
３絶縁膜３４′はＡｌ2Ｏ3よりなり、電荷貯蔵物質３８
はＳｉ（またはＳｉ3Ｎ4）よりなるＳＥＭ（Scanning E
lectron Microscopy）写真を示している。
【００３５】図５Ａ及び図５Ｂは、本発明の実施例に係
るメモリ素子でソース電極１５とドレイン電極１７とを
連結するＣＮＴ２１を示すＳＥＭ写真である。生成され
たＣＮＴ２１は原子力マイクロスコピーを用いて測定し
た結果、約３ｍｍの直径を有すると測定された。
るメモリ素子でソース電極１５とドレイン電極１７とを
連結するＣＮＴ２１を示すＳＥＭ写真である。生成され
たＣＮＴ２１は原子力マイクロスコピーを用いて測定し
た結果、約３ｍｍの直径を有すると測定された。
【００３６】図６Ａないし６Ｉは、第１メモリセル２３
を備える本発明の実施例に係るメモリ素子を製造する方
法を示す工程図である。
を備える本発明の実施例に係るメモリ素子を製造する方
法を示す工程図である。
【００３７】まず、図６Ａに示すように、基板１１の上
面に絶縁層１３を蒸着した後、その上面にＣＮＴ２１を
成長させる。ＣＶＤ技術により生成されるＣＮＴパウダ
ーはクロロホルム溶液に分散された後、絶縁層１３上の
複数の地点に塗布されてから乾燥される。図面では一領
域上に形成された単一のＣＮＴ２１だけを示している。
面に絶縁層１３を蒸着した後、その上面にＣＮＴ２１を
成長させる。ＣＶＤ技術により生成されるＣＮＴパウダ
ーはクロロホルム溶液に分散された後、絶縁層１３上の
複数の地点に塗布されてから乾燥される。図面では一領
域上に形成された単一のＣＮＴ２１だけを示している。
【００３８】次いで、図６Ｂに示すように、ソース及び
ドレイン電極を形成するための導電性物質層１４、例え
ばＡｕまたはＴｉのような金属層よりなる物質層１４を
絶縁層１３上に蒸着した後、マスク１２ａを導電性物質
層１４の上部に位置させ、電子ビームリソグラフィでパ
ターニングする。パターニングの後に形成されたソース
及びドレイン電極１５、１７をサーマルアニーリング
（thermal annealing）して接触抵抗を減少させること
が望ましい。例えば、真空環境で６００℃に約３０秒間
急速アニーリングさせることができる。このような方式
で形成されたソース及びドレイン電極１５、１７を、図
６Ｃに示す。
ドレイン電極を形成するための導電性物質層１４、例え
ばＡｕまたはＴｉのような金属層よりなる物質層１４を
絶縁層１３上に蒸着した後、マスク１２ａを導電性物質
層１４の上部に位置させ、電子ビームリソグラフィでパ
ターニングする。パターニングの後に形成されたソース
及びドレイン電極１５、１７をサーマルアニーリング
（thermal annealing）して接触抵抗を減少させること
が望ましい。例えば、真空環境で６００℃に約３０秒間
急速アニーリングさせることができる。このような方式
で形成されたソース及びドレイン電極１５、１７を、図
６Ｃに示す。
【００３９】図６Ｄないし図６Ｆは、第１メモリセル２
３を蒸着する工程を示している。図６Ｄを参照すれば、
ソース及びドレイン電極１５、１７と、ソース及びドレ
イン電極１５、１７間に両電極１５、１７を連結するＣ
ＮＴ２１の上部及び、絶縁層１３の表面に第１絶縁膜２
０ａ、電荷貯蔵膜２２ａ及び、第２絶縁膜２４ａを順次
に蒸着してメモリセル２３ａを形成する。次いで、図６
Ｅに示すように、上部にマスク１２ｂを位置させて露光
及び現像した後、図６Ｆに示すようにソース及びドレイ
ン電極１５、１７とＣＮＴ２１の上部に接触する第１メ
モリセル２３を形成する。第１メモリセル２３はオキシ
ドよりなる第１絶縁膜２０、ＳｉまたはＳｉ3Ｎ4よりな
る電荷貯蔵膜２２及び、オキシドよりなる第２絶縁膜２
４を含む。オキシド膜を形成するためにはＳｉＨ4及び
Ｏ2ガスを混合してＣＶＤ法を用いて、Ｓｉ3Ｎ4膜を形
成するためにはＳｉＨ2Ｃｌ2及びＮＨ3ガスを用いる。
３を蒸着する工程を示している。図６Ｄを参照すれば、
ソース及びドレイン電極１５、１７と、ソース及びドレ
イン電極１５、１７間に両電極１５、１７を連結するＣ
ＮＴ２１の上部及び、絶縁層１３の表面に第１絶縁膜２
０ａ、電荷貯蔵膜２２ａ及び、第２絶縁膜２４ａを順次
に蒸着してメモリセル２３ａを形成する。次いで、図６
Ｅに示すように、上部にマスク１２ｂを位置させて露光
及び現像した後、図６Ｆに示すようにソース及びドレイ
ン電極１５、１７とＣＮＴ２１の上部に接触する第１メ
モリセル２３を形成する。第１メモリセル２３はオキシ
ドよりなる第１絶縁膜２０、ＳｉまたはＳｉ3Ｎ4よりな
る電荷貯蔵膜２２及び、オキシドよりなる第２絶縁膜２
４を含む。オキシド膜を形成するためにはＳｉＨ4及び
Ｏ2ガスを混合してＣＶＤ法を用いて、Ｓｉ3Ｎ4膜を形
成するためにはＳｉＨ2Ｃｌ2及びＮＨ3ガスを用いる。
【００４０】図６Ｇないし６Ｉは、ゲート電極を形成す
る工程を示している。図６Ｇを参照すれば、ゲート電極
を形成するための金属層１８を絶縁層１３の表面に蒸着
してソース及びドレイン電極１５、１７と、ＣＮＴ２１
とメモリセル２３とを塗布する。図６Ｈに示すように金
属層１８の上部にマスク１２ｃを位置させて露光及び現
像してエッチングすれば、図６Ｉに示すようにゲート電
極１９がパターニングされる。
る工程を示している。図６Ｇを参照すれば、ゲート電極
を形成するための金属層１８を絶縁層１３の表面に蒸着
してソース及びドレイン電極１５、１７と、ＣＮＴ２１
とメモリセル２３とを塗布する。図６Ｈに示すように金
属層１８の上部にマスク１２ｃを位置させて露光及び現
像してエッチングすれば、図６Ｉに示すようにゲート電
極１９がパターニングされる。
【００４１】図７Ａないし図７Ｅは、本発明の実施例に
係るメモリ素子に採用される第３メモリセル３５の工程
図である。まず、図７Ａに示すように、第５絶縁膜３
４′を酸化させれば、上部に第５絶縁膜３４′の酸化膜
３６′が形成されるが、これに電気を加えて酸化させて
エッチングすれば、図７Ｂに示すように複数のナノドッ
ト３７が形成される多孔膜３６が製造される。例えば、
第５絶縁膜３４′としてアルミニウムを使用する場合、
これを硫酸溶液または燐酸溶液に入れて電気を加えて酸
化させれば、図に示すような複数のナノドット３７が形
成される。このような酸化を陽極酸化という。アルミニ
ウムが酸化されるとアルミナに形成され、体積が若干大
きくなる。
係るメモリ素子に採用される第３メモリセル３５の工程
図である。まず、図７Ａに示すように、第５絶縁膜３
４′を酸化させれば、上部に第５絶縁膜３４′の酸化膜
３６′が形成されるが、これに電気を加えて酸化させて
エッチングすれば、図７Ｂに示すように複数のナノドッ
ト３７が形成される多孔膜３６が製造される。例えば、
第５絶縁膜３４′としてアルミニウムを使用する場合、
これを硫酸溶液または燐酸溶液に入れて電気を加えて酸
化させれば、図に示すような複数のナノドット３７が形
成される。このような酸化を陽極酸化という。アルミニ
ウムが酸化されるとアルミナに形成され、体積が若干大
きくなる。
【００４２】次いで、図７Ｃに示すように、この複数の
ナノドット３７に電荷貯蔵膜２２をなす物質として使わ
れるシリコンまたはシリコン窒化物をＣＶＤ、スパッタ
リング等を用いて充填し、図７Ｄに示すように乾式エッ
チングすれば、電荷を捕集しうる多孔膜３６が形成され
る。図７Ｅに示すように、上面に第４絶縁膜３４を蒸着
すれば、第３メモリセル３５が完成される。このような
第３メモリセル３５を備えるメモリ素子を製造する方法
は、図６Ａないし図６Ｃに示すようにＣＮＴ２１とソー
ス及びドレイン電極１５、１７を形成した後、第３メモ
リセル３５をＣＮＴ２１の上部に形成し、第３メモリセ
ル３５の形成後、図６Ｇないし６Ｉに示すような工程を
用いてゲート電極１９を形成することができる。
ナノドット３７に電荷貯蔵膜２２をなす物質として使わ
れるシリコンまたはシリコン窒化物をＣＶＤ、スパッタ
リング等を用いて充填し、図７Ｄに示すように乾式エッ
チングすれば、電荷を捕集しうる多孔膜３６が形成され
る。図７Ｅに示すように、上面に第４絶縁膜３４を蒸着
すれば、第３メモリセル３５が完成される。このような
第３メモリセル３５を備えるメモリ素子を製造する方法
は、図６Ａないし図６Ｃに示すようにＣＮＴ２１とソー
ス及びドレイン電極１５、１７を形成した後、第３メモ
リセル３５をＣＮＴ２１の上部に形成し、第３メモリセ
ル３５の形成後、図６Ｇないし６Ｉに示すような工程を
用いてゲート電極１９を形成することができる。
【００４３】第２メモリセル２５も類似した方法で形成
されうる。第３メモリセル３５を形成する工程で第５絶
縁膜３４′を完全に酸化させて複数のナノドット２７を
有する多孔膜２６を形成し、ナノドット２７に電荷貯蔵
物質２８を充填してエッチングした後、上部に第３絶縁
膜２９を蒸着すれば図３Ａに示すような第２メモリセル
２５が形成される。
されうる。第３メモリセル３５を形成する工程で第５絶
縁膜３４′を完全に酸化させて複数のナノドット２７を
有する多孔膜２６を形成し、ナノドット２７に電荷貯蔵
物質２８を充填してエッチングした後、上部に第３絶縁
膜２９を蒸着すれば図３Ａに示すような第２メモリセル
２５が形成される。
【００４４】本発明の実施例に係るメモリ素子におい
て、ソース電極１５を接地し、ドレイン電極１７に正電
圧を印加すればＣＮＴ２１に電子が移動して電流が流れ
ることになる。この際、ゲート電極１９に、ドレイン電
極１７に与えられたドレイン電圧より高い所定のゲート
電圧を印加すれば電子がＣＮＴ２１からメモリセル２
３、２５、３５に移動して第１絶縁膜２０または第５絶
縁膜３４′をトンネリングして電荷貯蔵膜２２またはナ
ノドット２７、３７に移動する。ゲート電圧とドレイン
電圧とを適切に調節して電荷貯蔵膜２２及びナノドット
２７、３７に電子を貯蔵、消去及び流出して情報の記
録、除去及び再生を行うことができる。
て、ソース電極１５を接地し、ドレイン電極１７に正電
圧を印加すればＣＮＴ２１に電子が移動して電流が流れ
ることになる。この際、ゲート電極１９に、ドレイン電
極１７に与えられたドレイン電圧より高い所定のゲート
電圧を印加すれば電子がＣＮＴ２１からメモリセル２
３、２５、３５に移動して第１絶縁膜２０または第５絶
縁膜３４′をトンネリングして電荷貯蔵膜２２またはナ
ノドット２７、３７に移動する。ゲート電圧とドレイン
電圧とを適切に調節して電荷貯蔵膜２２及びナノドット
２７、３７に電子を貯蔵、消去及び流出して情報の記
録、除去及び再生を行うことができる。
【００４５】図８Ａは、単一の上部ゲート電極と、その
下部に位置する多数のソース及びドレイン電極、ＣＮＴ
を含むメモリ素子の平面図である。図８Ｂは、図８Ａの
一ソース電極Ｓとドレイン電極Ｄ間にＣＮＴが連結され
た写真を示している。
下部に位置する多数のソース及びドレイン電極、ＣＮＴ
を含むメモリ素子の平面図である。図８Ｂは、図８Ａの
一ソース電極Ｓとドレイン電極Ｄ間にＣＮＴが連結され
た写真を示している。
【００４６】本発明の実施例に係るメモリ素子はメモリ
セルを構成する貯蔵膜の材質と厚さ、多孔膜に配される
複数のナノドットの直径と長さ及び、前記ナノチューブ
チャンネルを充填する物質の材質を適切に調節してゲー
ト電圧及びソース−ドレイン電圧を適切に調整して揮発
性または不揮発性メモリで動作させることができる。
セルを構成する貯蔵膜の材質と厚さ、多孔膜に配される
複数のナノドットの直径と長さ及び、前記ナノチューブ
チャンネルを充填する物質の材質を適切に調節してゲー
ト電圧及びソース−ドレイン電圧を適切に調整して揮発
性または不揮発性メモリで動作させることができる。
【００４７】図９は、本発明の実施例に係るメモリ素子
でゲート電圧が０Ｖから１０Ｖに変動する場合、ソース
及びドレイン電極間の電圧とソース及びドレイン電極間
の電流との関係を示すグラフである。
でゲート電圧が０Ｖから１０Ｖに変動する場合、ソース
及びドレイン電極間の電圧とソース及びドレイン電極間
の電流との関係を示すグラフである。
【００４８】ｆ1は、ゲート電圧が０Ｖである場合、ソ
ース−ドレイン電圧Ｖsdの変化に関係なくソース−ドレ
イン電流Ｉsdが０となることを示している。
ース−ドレイン電圧Ｖsdの変化に関係なくソース−ドレ
イン電流Ｉsdが０となることを示している。
【００４９】ｆ2は、ゲート電圧が１０Ｖである場合、
ソース及びドレイン電圧Ｖsdが正の値で増加すれば、ソ
ース−ドレイン電流Ｉsdが０Ａから約１０００ｎＡまで
増加することを示し、ソース−ドレイン電圧が負の値で
減少する場合、０Ａから約−１０００ｎＡまで減少する
ことを示している。
ソース及びドレイン電圧Ｖsdが正の値で増加すれば、ソ
ース−ドレイン電流Ｉsdが０Ａから約１０００ｎＡまで
増加することを示し、ソース−ドレイン電圧が負の値で
減少する場合、０Ａから約−１０００ｎＡまで減少する
ことを示している。
【００５０】一定のソース−ドレイン電圧でゲート電圧
が０である場合、ソース−ドレイン間に電子移動がない
ので情報が記録できず、ゲート電圧が０より大きい場合
にソース−ドレイン電流が流れ始めてゲート電圧を増加
させつつ所定数の電子を捕獲して情報を貯蔵することが
できる。
が０である場合、ソース−ドレイン間に電子移動がない
ので情報が記録できず、ゲート電圧が０より大きい場合
にソース−ドレイン電流が流れ始めてゲート電圧を増加
させつつ所定数の電子を捕獲して情報を貯蔵することが
できる。
【００５１】図１０は、２８ｎｍ ＯＮＯ薄膜よりなる
電荷貯蔵膜を有するＣＮＴ ＦＥＴ（Field Effect Tran
sistor）でゲート電圧の変化に対するソース及びドレイ
ン電極間電流Ｉsdの変化を示すグラフである。
電荷貯蔵膜を有するＣＮＴ ＦＥＴ（Field Effect Tran
sistor）でゲート電圧の変化に対するソース及びドレイ
ン電極間電流Ｉsdの変化を示すグラフである。
【００５２】ソース及びドレイン電極間電流Ｉsdは負の
ゲート電圧が増加するほど共に増加し、正のゲート電圧
では数フェムトアンペア（ｆＡ）まで減少するｐ型ＣＮ
ＴＦＥＴの電流−電圧（Ｉ−Ｖ）特性を示す。オフ状態
の電流Ｉｏｆｆに対するオン状態の電流Ｉｏｎ比（Ｉｏ
ｎ／Ｉｏｆｆ）はゲート電極が−４Ｖ〜４Ｖに変わる場
合、Ｖｓｄ＝１Ｖである時、１０5を超えるものと現れ
る。オフ状態の電流は測定期間の間に数ｐＡ未満に保た
れた。これはメモリ素子のゲート電極が位置する構造と
ＯＮＯ薄膜の高いブレークダウン電圧によったものと見
なされる。フラッシュ型メモリではＩｏｎ／Ｉｏｆｆ比
率が高いほどスレショルド電圧が高まって性能が向上さ
れる。
ゲート電圧が増加するほど共に増加し、正のゲート電圧
では数フェムトアンペア（ｆＡ）まで減少するｐ型ＣＮ
ＴＦＥＴの電流−電圧（Ｉ−Ｖ）特性を示す。オフ状態
の電流Ｉｏｆｆに対するオン状態の電流Ｉｏｎ比（Ｉｏ
ｎ／Ｉｏｆｆ）はゲート電極が−４Ｖ〜４Ｖに変わる場
合、Ｖｓｄ＝１Ｖである時、１０5を超えるものと現れ
る。オフ状態の電流は測定期間の間に数ｐＡ未満に保た
れた。これはメモリ素子のゲート電極が位置する構造と
ＯＮＯ薄膜の高いブレークダウン電圧によったものと見
なされる。フラッシュ型メモリではＩｏｎ／Ｉｏｆｆ比
率が高いほどスレショルド電圧が高まって性能が向上さ
れる。
【００５３】図１１Ａは、７ｎｍ厚さのメモリセル（Ｓ
ｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）を備えるＰ型ＣＮＴメモリ
素子の電流−電圧（Ｉ−Ｖ）特性を示し、図１１Ｂは３
０ｎｍ厚さのメモリセル（ＳｉＯ2／Ｓｉ3Ｎ4／Ｓｉ
Ｏ2）を備えるＮ型ＣＮＴメモリ素子の電流−電圧（Ｉ
−Ｖ）特性を示す。
ｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）を備えるＰ型ＣＮＴメモリ
素子の電流−電圧（Ｉ−Ｖ）特性を示し、図１１Ｂは３
０ｎｍ厚さのメモリセル（ＳｉＯ2／Ｓｉ3Ｎ4／Ｓｉ
Ｏ2）を備えるＮ型ＣＮＴメモリ素子の電流−電圧（Ｉ
−Ｖ）特性を示す。
【００５４】図１１Ａを参照すれば、Ｐ型ＣＮＴメモリ
素子においてＩｄはＶsdの高低によって多少の差はある
が、ゲート電圧Ｖｇが約２．５Ｖとなれば、ドレイン電
流Ｉｄが急激に減少する現象を示す。
素子においてＩｄはＶsdの高低によって多少の差はある
が、ゲート電圧Ｖｇが約２．５Ｖとなれば、ドレイン電
流Ｉｄが急激に減少する現象を示す。
【００５５】図１１Ｂを参照すれば、Ｎ型ＣＮＴメモリ
素子でドレイン電流ＩｄはＶsd＝３Ｖである時、ゲート
電圧が４Ｖ以上になれば明確なヒステリシス現象を示
す。
素子でドレイン電流ＩｄはＶsd＝３Ｖである時、ゲート
電圧が４Ｖ以上になれば明確なヒステリシス現象を示
す。
【００５６】図１２は、Ｎ型ＣＮＴメモリ素子で相異な
るＶsdが印加される時、ゲート電圧Ｖｇが０Ｖから１Ｖ
に変化することによるドレイン電流Ｉｄの変化を示すグ
ラフである。
るＶsdが印加される時、ゲート電圧Ｖｇが０Ｖから１Ｖ
に変化することによるドレイン電流Ｉｄの変化を示すグ
ラフである。
【００５７】図面を参照すれば、ｎ１はＶsdが０Ｖであ
る時、ｎ２はＶsdが−５Ｖである時、ｎ３はＶｓｄが−
５．５Ｖである時、ｎ４はＶsdが−６Ｖである時、ｎ５
はＶ sdが−６．５Ｖである時のＶｇに対するＩｄの変化
を示す。ｎ１ないしｎ５からＩｄはＶｇの増加に伴って
増加していて約０．６Ｖ飽和されることを見られる。
る時、ｎ２はＶsdが−５Ｖである時、ｎ３はＶｓｄが−
５．５Ｖである時、ｎ４はＶsdが−６Ｖである時、ｎ５
はＶ sdが−６．５Ｖである時のＶｇに対するＩｄの変化
を示す。ｎ１ないしｎ５からＩｄはＶｇの増加に伴って
増加していて約０．６Ｖ飽和されることを見られる。
【００５８】ｈをメモリセル、すなわちＯＮＯ膜の厚さ
とし、Ｌ及びｒを各々ＣＮＴの長さと半径とする場合、
単位長さ当りＣＮＴの静電容量は数式１のようである。
とし、Ｌ及びｒを各々ＣＮＴの長さと半径とする場合、
単位長さ当りＣＮＴの静電容量は数式１のようである。
【００５９】
【数１】
【００６０】ＯＮＯ膜の有効誘電定数＝−３，ｈ＝３０
ｎｍ，ｒ＝１．５ｎｍ，Ｌ＝１μｍ及び、欠損ゲート電
圧（Ｖgd）＝２Ｖを数式１に代入すれば、正孔密度Ｐは
５８０μｍ-1が得られる。この際、正孔モビリティー
（μh）は数式２として提示される。
ｎｍ，ｒ＝１．５ｎｍ，Ｌ＝１μｍ及び、欠損ゲート電
圧（Ｖgd）＝２Ｖを数式１に代入すれば、正孔密度Ｐは
５８０μｍ-1が得られる。この際、正孔モビリティー
（μh）は数式２として提示される。
【００６１】
【数２】
【００６２】この値はＳＷＮＴ（Single wall nanotub
e）及びＭＷＮＴ（Multi wall nanotube）の正孔モビリ
ティーより高い値である。
e）及びＭＷＮＴ（Multi wall nanotube）の正孔モビリ
ティーより高い値である。
【００６３】図１３は、同じメモリ素子でＩｄ＝５０ｎ
Ａで一定した場合、Ｖｇの変化によるスレショルド電圧
の変化を示すグラフである。
Ａで一定した場合、Ｖｇの変化によるスレショルド電圧
の変化を示すグラフである。
【００６４】印加される正のゲート電圧はスレショルド
電圧を上昇させるが、これは正孔がＣＮＴからＯＮＯ薄
膜に注入されてトラップサイトが正孔で充填されること
を意味する。０Ｖから７Ｖにゲート電圧Ｖｇが増加する
時、スレショルド電圧は約６０ｍＶが増加して正孔が準
量子化（quasi-quantized）されたことが分かる。
電圧を上昇させるが、これは正孔がＣＮＴからＯＮＯ薄
膜に注入されてトラップサイトが正孔で充填されること
を意味する。０Ｖから７Ｖにゲート電圧Ｖｇが増加する
時、スレショルド電圧は約６０ｍＶが増加して正孔が準
量子化（quasi-quantized）されたことが分かる。
【００６５】図１４は、ＣＮＴとゲート電極間の電場の
簡略なダイヤグラムと、ＣＮＴとゲート電極間の単位距
離当りゲート表面で誘導される表面電荷密度σのグラフ
を示している。
簡略なダイヤグラムと、ＣＮＴとゲート電極間の単位距
離当りゲート表面で誘導される表面電荷密度σのグラフ
を示している。
【００６６】図１４を参照すれば、ゲート電圧はＣＮＴ
の表面周囲に高い電場を形成する。ゲート電極は完璧な
コンダクターと見なしてＣＮＴ直径を３ｎｍとする時、
ＣＮＴとゲート電極間のＯＮＯ薄膜は有効誘電定数３を
有する単一層であると仮定できるので、ＣＮＴ近くの電
場を計算できる。ゲート電圧が５Ｖである場合、計算さ
れる電場は９７０Ｖ／μｍであり、その大きさはファウ
ラノドハイム（Fowller Nodheim）形態のトンネリング
を生成するのに十分である。しかも、トンネリングされ
た電荷が電場ラインに沿って流れれば、電荷は誘導され
た電荷分布により計算される電場の強度に比例して窒化
膜にトラップされる。計算において全体トンネリングさ
れた電荷の７０％は電荷密度ピック値のＦＷＨＭ（Full
Width at Half Maximum）に対応し、ＯＮＯ薄膜の１４
ｎｍ厚さの窒化薄膜に注入されうる。室温で電荷は量子
点の大きさが１０ｎｍ以下である時、量子化されるもの
と知られている。グラフを参照すれば、誘導電荷密度σ
はＣＮＴに近づくほど増加する。
の表面周囲に高い電場を形成する。ゲート電極は完璧な
コンダクターと見なしてＣＮＴ直径を３ｎｍとする時、
ＣＮＴとゲート電極間のＯＮＯ薄膜は有効誘電定数３を
有する単一層であると仮定できるので、ＣＮＴ近くの電
場を計算できる。ゲート電圧が５Ｖである場合、計算さ
れる電場は９７０Ｖ／μｍであり、その大きさはファウ
ラノドハイム（Fowller Nodheim）形態のトンネリング
を生成するのに十分である。しかも、トンネリングされ
た電荷が電場ラインに沿って流れれば、電荷は誘導され
た電荷分布により計算される電場の強度に比例して窒化
膜にトラップされる。計算において全体トンネリングさ
れた電荷の７０％は電荷密度ピック値のＦＷＨＭ（Full
Width at Half Maximum）に対応し、ＯＮＯ薄膜の１４
ｎｍ厚さの窒化薄膜に注入されうる。室温で電荷は量子
点の大きさが１０ｎｍ以下である時、量子化されるもの
と知られている。グラフを参照すれば、誘導電荷密度σ
はＣＮＴに近づくほど増加する。
【００６７】図１５は、１００秒間のドレイン電流Ｉｄ
の変化を示すグラフである。局所化された電荷分布は局
所化されたＣＮＴの高い電場分布によって窒化膜内に誘
導でき、局所的な領域にトラップされた電荷は電荷が貯
蔵されていない領域に拡散されうるが、全体電流は図示
のように時間が経過しても一定に残っている。これより
ＣＮＴメモリ素子のＯＮＯ薄膜に電荷を貯蔵するトラッ
プサイトはフラッシュメモリの量子点として作用するこ
とが分かる。
の変化を示すグラフである。局所化された電荷分布は局
所化されたＣＮＴの高い電場分布によって窒化膜内に誘
導でき、局所的な領域にトラップされた電荷は電荷が貯
蔵されていない領域に拡散されうるが、全体電流は図示
のように時間が経過しても一定に残っている。これより
ＣＮＴメモリ素子のＯＮＯ薄膜に電荷を貯蔵するトラッ
プサイトはフラッシュメモリの量子点として作用するこ
とが分かる。
【００６８】本発明はＣＮＴ−ＦＥＴ及びＯＮＯ薄膜を
用いる不揮発性メモリであって、電荷はＯＮＯ薄膜のト
ラップサイトに貯蔵される。貯蔵された電荷は６０ｍＶ
程度の量子化された電圧増加分を有する。これはＯＮＯ
薄膜が準量子化されたエネルギー状態を有することを示
す。量子化された状態はナノスケールのＣＮＴチャンネ
ルに係る局所化された高電場と関係があり、ＣＮＴメモ
リ素子が超高密度大容量フラッシュメモリとして作動可
能であることを示す。
用いる不揮発性メモリであって、電荷はＯＮＯ薄膜のト
ラップサイトに貯蔵される。貯蔵された電荷は６０ｍＶ
程度の量子化された電圧増加分を有する。これはＯＮＯ
薄膜が準量子化されたエネルギー状態を有することを示
す。量子化された状態はナノスケールのＣＮＴチャンネ
ルに係る局所化された高電場と関係があり、ＣＮＴメモ
リ素子が超高密度大容量フラッシュメモリとして作動可
能であることを示す。
【００６９】本発明の実施例に係るメモリ素子は、既存
の半導体素子においてソースとドレイン間の電子の移動
に必要なイオン注入型チャンネルの代りにＣＮＴを用い
て電荷を貯蔵する電荷貯蔵膜またはナノドットを有する
多孔膜を備えるために別途のキャパシタが要らない。
の半導体素子においてソースとドレイン間の電子の移動
に必要なイオン注入型チャンネルの代りにＣＮＴを用い
て電荷を貯蔵する電荷貯蔵膜またはナノドットを有する
多孔膜を備えるために別途のキャパシタが要らない。
【００７０】また、高電子伝導度及び熱伝導度の特性を
有するＣＮＴを電子移動チャンネルとして用いて小型の
トランジスタが製造できて高集積、高効率のメモリ素子
を具現できる。
有するＣＮＴを電子移動チャンネルとして用いて小型の
トランジスタが製造できて高集積、高効率のメモリ素子
を具現できる。
【００７１】前述した多くの事項が具体的に記載されて
いるが、それらは発明の範囲を限定するためのものでは
なく、望ましい実施例の例示として解釈されねばならな
い。
いるが、それらは発明の範囲を限定するためのものでは
なく、望ましい実施例の例示として解釈されねばならな
い。
【００７２】例えば、本発明が属する技術分野で当業者
ならば本発明の技術的思想により電荷貯蔵膜または電荷
貯蔵物質として電子を捕獲する特性に優れた他の物質を
利用できる。よって、本発明の範囲は前記実施例によっ
て決ることではなく、特許請求の範囲の技術的思想によ
ってのみ決るべきである。
ならば本発明の技術的思想により電荷貯蔵膜または電荷
貯蔵物質として電子を捕獲する特性に優れた他の物質を
利用できる。よって、本発明の範囲は前記実施例によっ
て決ることではなく、特許請求の範囲の技術的思想によ
ってのみ決るべきである。
【００７３】
【発明の効果】前述したように本発明に係るメモリ素子
は、高伝導度のＣＮＴを用いる小型のトランジスタと電
子を貯蔵するメモリセルとを備えるので、高効率の高集
積メモリ素子が具現できる。
は、高伝導度のＣＮＴを用いる小型のトランジスタと電
子を貯蔵するメモリセルとを備えるので、高効率の高集
積メモリ素子が具現できる。
【図１】本発明の実施例に係るメモリ素子の斜視図であ
る。
る。
【図２】本発明の実施例に係るメモリ素子に採用される
第１メモリセルの断面図である。
第１メモリセルの断面図である。
【図３Ａ】本発明の実施例に係るメモリ素子に採用され
る第２メモリセルを示す断面図である。
る第２メモリセルを示す断面図である。
【図３Ｂ】本発明の実施例に係るメモリ素子に採用され
る第３メモリセルを示す断面図である。
る第３メモリセルを示す断面図である。
【図４】本発明の実施例に係るメモリ素子に採用される
第３メモリセルのＳＥＭ写真である。
第３メモリセルのＳＥＭ写真である。
【図５Ａ】本発明の実施例に係るメモリ素子における、
ソース電極とドレイン電極とを連結する炭素ナノチュー
ブを示すＳＥＭ写真である。
ソース電極とドレイン電極とを連結する炭素ナノチュー
ブを示すＳＥＭ写真である。
【図５Ｂ】本発明の実施例に係るメモリ素子における、
ソース電極とドレイン電極とを連結する炭素ナノチュー
ブを示すＳＥＭ写真である。
ソース電極とドレイン電極とを連結する炭素ナノチュー
ブを示すＳＥＭ写真である。
【図６Ａ】第１メモリセルを採用する本発明の実施例に
係るメモリ素子の製造工程図であり、基板上面に形成し
た絶縁層の上にＣＮＴを成長させる工程を示す。
係るメモリ素子の製造工程図であり、基板上面に形成し
た絶縁層の上にＣＮＴを成長させる工程を示す。
【図６Ｂ】第１メモリセルを採用する本発明の実施例に
係るメモリ素子の製造工程図であり、導電性物質層の上
部にマスクを配置する工程を示す。
係るメモリ素子の製造工程図であり、導電性物質層の上
部にマスクを配置する工程を示す。
【図６Ｃ】第１メモリセルを採用する本発明の実施例に
係るメモリ素子の製造工程図であり、ソース電極及びド
レイン電極形成後を示す。
係るメモリ素子の製造工程図であり、ソース電極及びド
レイン電極形成後を示す。
【図６Ｄ】第１メモリセルを採用する本発明の実施例に
係るメモリ素子の製造工程図であり、第１絶縁膜、電荷
貯蔵膜、第２絶縁膜を順次成膜する工程を示す。
係るメモリ素子の製造工程図であり、第１絶縁膜、電荷
貯蔵膜、第２絶縁膜を順次成膜する工程を示す。
【図６Ｅ】第１メモリセルを採用する本発明の実施例に
係るメモリ素子の製造工程図であり、マスキング・露光
・現像工程を示す。
係るメモリ素子の製造工程図であり、マスキング・露光
・現像工程を示す。
【図６Ｆ】第１メモリセルを採用する本発明の実施例に
係るメモリ素子の製造工程図であり、第１メモリセル形
成後を示す。
係るメモリ素子の製造工程図であり、第１メモリセル形
成後を示す。
【図６Ｇ】第１メモリセルを採用する本発明の実施例に
係るメモリ素子の製造工程図であり、ゲート電極を形成
するための金属層を蒸着する工程を示す。
係るメモリ素子の製造工程図であり、ゲート電極を形成
するための金属層を蒸着する工程を示す。
【図６Ｈ】第１メモリセルを採用する本発明の実施例に
係るメモリ素子の製造工程図であり、ゲート電極を形成
するためのマスキング・露光・現像工程を示す。
係るメモリ素子の製造工程図であり、ゲート電極を形成
するためのマスキング・露光・現像工程を示す。
【図６Ｉ】第１メモリセルを採用する本発明の実施例に
係るメモリ素子の製造工程図であり、ゲート電極のパタ
ーニング後を示す。
係るメモリ素子の製造工程図であり、ゲート電極のパタ
ーニング後を示す。
【図７Ａ】本発明の実施例に係るメモリ素子に採用され
る第３メモリセルの製造工程図であり、酸化膜形成工程
を示す。
る第３メモリセルの製造工程図であり、酸化膜形成工程
を示す。
【図７Ｂ】本発明の実施例に係るメモリ素子に採用され
る第３メモリセルの製造工程図であり、多孔膜形成工程
を示す。
る第３メモリセルの製造工程図であり、多孔膜形成工程
を示す。
【図７Ｃ】本発明の実施例に係るメモリ素子に採用され
る第３メモリセルの製造工程図であり、ナノドットにシ
リコン又はシリコン窒化物を充填する工程を示す。
る第３メモリセルの製造工程図であり、ナノドットにシ
リコン又はシリコン窒化物を充填する工程を示す。
【図７Ｄ】本発明の実施例に係るメモリ素子に採用され
る第３メモリセルの製造工程図であり、乾式エッチング
後の多孔膜を示す。
る第３メモリセルの製造工程図であり、乾式エッチング
後の多孔膜を示す。
【図７Ｅ】本発明の実施例に係るメモリ素子に採用され
る第３メモリセルの製造工程図であり、第４絶縁膜を成
膜して第３メモリセルを形成する工程を示す。
る第３メモリセルの製造工程図であり、第４絶縁膜を成
膜して第３メモリセルを形成する工程を示す。
【図８Ａ】本発明の実施例に係るメモリ素子の構造を示
す平面図であり、
す平面図であり、
【図８Ｂ】図８Ａのソース及びドレイン電極間ＣＮＴチ
ャンネルを示す図面である。
ャンネルを示す図面である。
【図９】本発明の実施例に係るメモリ素子においてソー
ス−ドレイン間電圧Ｖｓｄの変化に対するソース−ドレ
イン間電流Ｉｓｄの変化を示すグラフである。
ス−ドレイン間電圧Ｖｓｄの変化に対するソース−ドレ
イン間電流Ｉｓｄの変化を示すグラフである。
【図１０】本発明の実施例に係るメモリ素子においてゲ
ート電圧Ｖｇの変化に対するソース−ドレイン間電流Ｉ
ｓｄの変化を示すグラフである。
ート電圧Ｖｇの変化に対するソース−ドレイン間電流Ｉ
ｓｄの変化を示すグラフである。
【図１１Ａ】本発明の実施例に係るＰ型メモリ素子のゲ
ート電圧Ｖｇの変化に対するソース−ドレイン間電流Ｉ
ｓｄの変化を示すグラフである。
ート電圧Ｖｇの変化に対するソース−ドレイン間電流Ｉ
ｓｄの変化を示すグラフである。
【図１１Ｂ】本発明の実施例に係るＮ型メモリ素子のゲ
ート電圧Ｖｇの変化に対するソース−ドレイン間電流Ｉ
ｓｄの変化を示すグラフである。
ート電圧Ｖｇの変化に対するソース−ドレイン間電流Ｉ
ｓｄの変化を示すグラフである。
【図１２】本発明の実施例に係るＮ型メモリ素子におい
て所定のソース−ドレイン間電圧でゲート電圧Ｖｇの変
化に対するドレイン電流Ｉｄの変化を示すグラフであ
る。
て所定のソース−ドレイン間電圧でゲート電圧Ｖｇの変
化に対するドレイン電流Ｉｄの変化を示すグラフであ
る。
【図１３】本発明の実施例に係るメモリ素子においてド
レイン電流Ｉｄが５０ｎＡである時、ゲート電圧Ｖｇの
変化に対するスレショルド電圧Ｖｔｈの変化を示すグラ
フである。
レイン電流Ｉｄが５０ｎＡである時、ゲート電圧Ｖｇの
変化に対するスレショルド電圧Ｖｔｈの変化を示すグラ
フである。
【図１４】本発明の実施例に係るメモリ素子においてＣ
ＮＴとゲート電極間の電場と、本発明の実施例に係るメ
モリ素子でＣＮＴとゲート電極間の単位距離当りゲート
表面から誘導される表面電荷密度σのグラフである。
ＮＴとゲート電極間の電場と、本発明の実施例に係るメ
モリ素子でＣＮＴとゲート電極間の単位距離当りゲート
表面から誘導される表面電荷密度σのグラフである。
【図１５】本発明の実施例に係るメモリ素子において１
００秒間のドレイン電流Ｉｄの変化を示すグラフであ
る。
００秒間のドレイン電流Ｉｄの変化を示すグラフであ
る。
１１ 基板
１３ 絶縁層
１５ ソース電極
１７ ドレイン電極
１９ ゲート電極
２１ ＣＮＴ
２３ メモリセル
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
(72)発明者 柳 寅 ▲敬▼
大韓民国 京畿道 水原市 八達区 靈通
洞 973−３番地 斗山アパート 805棟
505号
(72)発明者 周 齊 ▲立▼
大韓民国 京畿道 光明市 所下１洞 55
番地 東洋アパート 101棟 1802号
Ｆターム(参考） 5F083 EP17 EP42 ER11 JA02 JA04
JA19 JA32 JA38 JA39 PR21
PR34
5F101 BA45 BA47 BC02 BD13 BH02
BH16
Claims (36)
- 【請求項１】 基板と、 前記基板上に所定間隔離隔して位置し、電圧が印加され
るソース電極及びドレイン電極と、 前記ソース電極とドレイン電極とを連結し、電子移動の
チャンネルとなる炭素ナノチューブと、 前記炭素ナノチューブの上部に位置し、前記炭素ナノチ
ューブから流入する電荷を貯蔵するメモリセルと、 前記メモリセルの上部と接触し、前記炭素ナノチューブ
から前記メモリセルに流入する電荷量を調節するゲート
電極と、を備えることを特徴とする炭素ナノチューブメ
モリ素子。 - 【請求項２】 前記基板はシリコン基板であることを特
徴とする請求項１に記載の炭素ナノチューブメモリ素
子。 - 【請求項３】 前記基板の上部にシリコンオキシド膜が
積層されたことを特徴とする請求項２に記載の炭素ナノ
チューブメモリ素子。 - 【請求項４】 前記メモリセルは、 前記炭素ナノチューブの上部に前記炭素ナノチューブと
接触するように形成される第１絶縁膜と、 前記第１絶縁膜の上部に蒸着され、電荷を貯蔵する電荷
貯蔵膜と、 前記電荷貯蔵膜の上部に形成され、前記ゲート電極と接
触する第２絶縁膜と、を備えることを特徴とする請求項
１に記載の炭素ナノチューブメモリ素子。 - 【請求項５】 前記第１絶縁膜は前記電荷貯蔵膜とほぼ
同じ厚さを有することを特徴とする請求項４に記載の炭
素ナノチューブメモリ素子。 - 【請求項６】 前記第２絶縁膜は前記電荷貯蔵膜より約
２倍の厚さを有することを特徴とする請求項４に記載の
炭素ナノチューブメモリ素子。 - 【請求項７】 前記第１及び第２絶縁膜はシリコンオキ
シド膜であることを特徴とする請求項４に記載の炭素ナ
ノチューブメモリ素子。 - 【請求項８】 前記電荷貯蔵膜はシリコン膜またはシリ
コン窒化膜であることを特徴とする請求項４に記載の炭
素ナノチューブメモリ素子。 - 【請求項９】 前記電荷貯蔵膜は１５ｎｍ以下の厚さを
有することを特徴とする請求項４に記載の炭素ナノチュ
ーブメモリ素子。 - 【請求項１０】 前記電荷貯蔵膜は電荷貯蔵物質で充填
される複数のナノドットが配される多孔膜であることを
特徴とする請求項４に記載の炭素ナノチューブメモリ素
子。 - 【請求項１１】 前記メモリセルは、 前記ゲート電極の下部に形成され、前記ゲート電極と接
触する第３絶縁膜と、前記第３絶縁膜の下部に形成さ
れ、前記炭素ナノチューブと接触し、電荷貯蔵物質で充
填される複数のナノドットが配される多孔膜と、を備え
ることを特徴とする請求項１に記載の炭素ナノチューブ
メモリ素子。 - 【請求項１２】 前記第３絶縁膜は前記多孔膜より約２
倍の厚さを有することを特徴とする請求項１１に記載の
炭素ナノチューブメモリ素子。 - 【請求項１３】 前記第３絶縁膜は前記多孔膜とほぼ同
じ厚さを有することを特徴とする請求項１１に記載の炭
素ナノチューブメモリ素子。 - 【請求項１４】 前記第３絶縁膜はシリコンオキシド膜
であることを特徴とする請求項１１に記載の炭素ナノチ
ューブメモリ素子。 - 【請求項１５】 前記電荷貯蔵物質はシリコンまたはシ
リコン窒化物であることを特徴とする請求項１０または
１１に記載の炭素ナノチューブメモリ素子。 - 【請求項１６】 前記多孔膜はアルミニウムオキシド膜
であることを特徴とする請求項１０または１１に記載の
炭素ナノチューブメモリ素子。 - 【請求項１７】 前記ナノドットは１５ｎｍ以下の直径
を有することを特徴とする請求項１０または１１に記載
の炭素ナノチューブメモリ素子。 - 【請求項１８】 基板上に炭素ナノチューブを成長させ
た後、前記炭素ナノチューブを電荷移動チャンネルとす
るソース電極とドレイン電極とを炭素ナノチューブと接
触するように形成する第１段階と、 前記炭素ナノチューブ、前記ソース電極及びドレイン電
極の上部に第１絶縁膜、電荷貯蔵膜及び第２絶縁膜を順
次に蒸着した後、フォトリソグラフィ工程を用いてパタ
ーニングして前記炭素ナノチューブと接触するメモリセ
ルを形成する第２段階と、 前記第２絶縁膜の上部に金属層を蒸着した後、フォトリ
ソグラフィ工程を用いてパターニングして前記炭素ナノ
チューブから前記電荷貯蔵膜に流入する電荷量を調節す
るゲート電極を形成する第３段階と、を含むことを特徴
とする炭素ナノチューブメモリ素子の製造方法。 - 【請求項１９】 前記第１段階において、前記基板の上
面に絶縁層を形成し、前記絶縁層の上面に炭素ナノチュ
ーブを成長させることを特徴とする請求項１８に記載の
炭素ナノチューブメモリ素子の製造方法。 - 【請求項２０】 前記基板はシリコンであり、前記絶縁
層はシリコンオキシドであることを特徴とする請求項１
９に記載の炭素ナノチューブメモリ素子の製造方法。 - 【請求項２１】 前記第１段階において、前記ソース電
極とドレイン電極とを電子ビームリソグラフィで形成す
ることを特徴とする請求項１８または１９に記載の炭素
ナノチューブメモリ素子の製造方法。 - 【請求項２２】 前記第２段階において、前記第１絶縁
膜と前記貯蔵膜とをほぼ同じ厚さに蒸着することを特徴
とする請求項１８に記載の炭素ナノチューブメモリ素子
の製造方法。 - 【請求項２３】 前記第２段階において、前記第２絶縁
膜は前記貯蔵膜より約２倍の厚さに蒸着することを特徴
とする請求項１８に記載の炭素ナノチューブメモリ素子
の製造方法。 - 【請求項２４】 前記第１及び第２絶縁膜はシリコンオ
キシドよりなることを特徴とする請求項１８に記載の炭
素ナノチューブメモリ素子の製造方法。 - 【請求項２５】 前記電荷貯蔵膜はシリコンまたはシリ
コン窒化物よりなることを特徴とする請求項１８に記載
の炭素ナノチューブメモリ素子の製造方法。 - 【請求項２６】 前記電荷貯蔵膜は１５ｎｍ以下の厚さ
に形成することを特徴とする請求項１８に記載の炭素ナ
ノチューブメモリ素子の製造方法。 - 【請求項２７】 基板上に炭素ナノチューブを成長させ
た後、前記炭素ナノチューブを電荷移動チャンネルとす
るソース電極とドレイン電極とを炭素ナノチューブと接
触するように形成する第１段階と、 前記炭素ナノチューブ、前記ソース及びドレイン電極の
上部に第１絶縁膜を蒸着し、陽極酸化してからエッチン
グして第１絶縁膜が酸化されて形成される複数のナノド
ットを有する多孔膜を形成する第２段階と、 前記多孔膜の上部に電荷貯蔵物質を蒸着した後、エッチ
ングして前記ナノドットに電荷貯蔵物質を充填する第３
段階と、 前記多孔膜の上部に第２絶縁膜を蒸着した後、フォトリ
ソグラフィ工程を用いて前記第１絶縁膜、多孔膜及び第
２絶縁膜をパターニングしてメモリセルを形成する第４
段階と、 前記第２絶縁膜の上部に金属層を蒸着した後、フォトリ
ソグラフィ工程を用いてパターニングして前記炭素ナノ
チューブから前記多孔膜に流入する電荷量を調節するゲ
ート電極を形成する第５段階と、を含むことを特徴とす
る炭素ナノチューブメモリ素子の製造方法。 - 【請求項２８】 前記第１段階において、前記基板の上
面に絶縁層を形成し、前記絶縁層の上面に炭素ナノチュ
ーブを成長させることを特徴とする請求項２７に記載の
炭素ナノチューブメモリ素子の製造方法。 - 【請求項２９】 前記基板をシリコンで形成し、前記絶
縁層をシリコンオキシドで形成することを特徴とする請
求項２８に記載の炭素ナノチューブメモリ素子の製造方
法。 - 【請求項３０】 前記第１段階において、前記ソース電
極とドレイン電極とを電子ビームリソグラフィで形成す
ることを特徴とする請求項２７または２８に記載の炭素
ナノチューブメモリ素子の製造方法。 - 【請求項３１】 前記第２段階において、前記第１絶縁
膜及び前記多孔膜の厚さをほぼ同一に蒸着することを特
徴とする請求項２７に記載の炭素ナノチューブメモリ素
子の製造方法。 - 【請求項３２】 前記第２段階において、前記第２絶縁
膜は前記多孔膜より約２倍の厚さに蒸着することを特徴
とする請求項２７に記載の炭素ナノチューブメモリ素子
の製造方法。 - 【請求項３３】 前記第１及び第２絶縁膜はシリコンオ
キシドよりなることを特徴とする請求項２７に記載の炭
素ナノチューブメモリ素子の製造方法。 - 【請求項３４】 前記電荷貯蔵物質はシリコンまたはシ
リコン窒化物よりなることを特徴とする請求項２７に記
載の炭素ナノチューブメモリ素子の製造方法。 - 【請求項３５】 前記多孔膜は１５ｎｍ以下の厚さに形
成することを特徴とする請求項２７に記載の炭素ナノチ
ューブメモリ素子の製造方法。 - 【請求項３６】 前記第１段階において、前記第１絶縁
膜を全て酸化させて複数のナノドットを有する多孔膜に
形成することを特徴とする請求項２７に記載の炭素ナノ
チューブメモリ素子の製造方法。
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