KR100240629B1 - 테라급 집적이 가능한 대전효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 기존의 MOS(Metal-Oxide-Semiconductor) 소자를 이용한 반도체 소자의 집적도를 향상시킨 새로운 개념의 트랜지스터 및 그 제조방법에 관한 것이다. 종래 MOS소자의 집적도는 3년에 4배의 비율로 집적도와 밀도가 증가하여, 현재 0.18㎛ 설계 룰(design rule) 의 1 Giga DRAM의 개발 연구가 진행되고 있으나, 선 폭이 0.1㎛ 이하의 나노 미터 영역에서는 쇼트 채널 효과(Short-channel effects)와 같은 원리적 한계 때문에 더 이상 소자의 축소 및 집적이 불가능해진다. 따라서, 대략 16 Giga DRAM 의 메모리 및 1 GHz 의 마이크로 프러세서의 제작 단계에서는 기존의 MOS 구조를 근간으로 하는 단위 소자의 작동 원리와 개념을 달리하는 새로운 단위 소자 구조가 요구된다. 본 발명에서는 나노 미터 크기의 금속점을 중심으로 소오스(Source)와 드레인(Drain)의 역할을 하는 전극이 접합되어 금속-절연막-금속점-절연막-금속(MIMIM), 금속-절연막-금속점-반도체(MIMS), 또는 반도체-금속점-반도체(SMS)구조를 형성하고, 두꺼운 절연 막으로 분리된 게이트 전극에서 대전 효과(Charging Effect)를 이용하여 중간의 금속점의 전기적 전위를 조절하는 방식으로 소오스와 금속 점 사이에 형성된 양자 관통 장벽(Tunneling barrier)및 쇼트키 장벽(Shottky barrier)을 조절하여 소오스-드레인 간의 전류 흐름(Conductivity)을 조절하는 트랜지스터를 제공한다.
Description
본 발명은 기존의 MOS(Metal-Oxide-Semiconductor) 소자를 이용한 반도체 소자의 집적도를 향상시킨 새로운 개념의 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 현재 컴퓨터에 사용되는 마이크로 프러세스나 메모리(RAM)의 단위 소자는 금속-산화막-반도체(Metal-Oxide-Semiconductor)구조에서 게이트(Gate)의 전압에 의한 전계효과(Field Effects)를 이용하여 반도체 표면의 공핍층에 반전층을 형성하고 게이트의 전압을 조절하여 소오스(Source)와 드레인(Drain) 사이의 반전층의 채널을 통한 전류의 흐름을 조절하는 고전적인 트랜지스터 (MOS-FET) 원리가 이용되고 있다. 이러한 MOSFET는 집적이 용이하고 그 제작 공정이 단순하여 다른 종류의 트랜지스터 구조를 따돌리고 초 고집적 회로의 기본 단위 소자로서 각광을 받고있다. 현재, 설계 룰이 0.18㎛의 집적 기술을 이용한 1 Giga DRAM의 개발 연구가 한창 진행 중이지만 설계 룰이 점점 작아져서 0.1㎛(100 nm) 이하가 되면 소오스와 드레인 사이의 공핍층의 접합에 의한 쇼트 채널 효과 때문에 트랜지스터로서의 작동이 불가능해진다.
종래 초고집적을 위한 단위 트랜지스터 구조인 MOS-FET의 원리적 크기 한계인 100 nm의 설계 룰을 극복하기 위해서, 나노 미터 크기의 단위 소자의 작동이 가능한 새로운 원리와 개념의 구조가 제시되어야 한다. 또한, 트랜지스터의 작동 원리가 크기가 줄어들었을 때 나타나는 양자 효과와 대치되지 않아야 하고, 실제적인 구조 제작이 용이해야 한다. 따라서, 본 발명은 MOS-FET처럼 반도체 표면의 전계 효과 반전층을 이용하지 않고, 1 nm 정도의 절연막(insulation layer)이나 쇼트키 장벽(Shottky barrier)으로 전기 절연된 나노 미터 크기의 금속점을 절연막을 사이에 둔 게이트 전극의 전압을 조정하여 대전(Charging)시킨다. 그러므로 쇼트 채널 효과가 나타나지 않고 단위 소자의 크기를 획기적으로 줄일 수 있는 테라비트급 집적이 가능한 대전 효과 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 대전 효과 트랜지스터는 드레인 역할을 하는 반도체 기판상에 형성되는 금속점과, 상기 드레인 역할을 하는 반도체 기판내에 형성되며 상기 금속점과 일부 중첩되도록 형성된 산화층과, 상기 드레인 역할을 하는 반도체 기판 상에 형성되며 상기 금속점과 일부 중첩되도록 형성된 소오스와, 상기 드레인 역할을 하는 반도체 기판상에 형성되며 상기 금속점과 이격된 부분에 형성된 게이트 전극을 포함하여 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제 2 실시예에 따른 대전 효과 트랜지스터는 드레인 역할을 하는 반도체 기판 상에 형성되는 금속점과, 상기 금속점 전체 상부면에 형성되는 절연막과, 상기 드레인 역할을 하는 반도체 기판 내에 형성되며 상기 금속점과 일부 중첩되도록 형성된 산화층과, 상기 드레인 역할을 하는 반도체 기판 상에 형성되며 상기 절연막과 일부 중첩되도록 형성된 소오스와, 상기 드레인 역할을 하는 반도체 기판상에 형성되며 상기 금속점과 이격된 부분에 형성된 게이트 전극을 포함하여 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제 3 실시예에 따른 대전 효과 트랜지스터는 드레인 역할을 하는 금속 기판 상에 형성되는 금속점과, 상기 금속점 전체 상부면에 형성되는 절연막과, 상기 드레인 역할을 하는 금속 기판 내에 형성되며 상기 금속점 하부에는 보다 얇게 형성된 산화층과, 상기 드레인 역할을 하는 금속 기판 상에 형성되며 상기 절연막과 일부 중첩되도록 형성된 소오스와, 상기 드레인 역할을 하는 금속 기판상에 형성되며 상기 금속점 및 절연막과 이격된 부분에 형성된 게이트 전극을 포함하여 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 대전 효과 트랜 지스터 제조방법은 드레인 역할을 하는 반도체 기판 상에 금속점을 형성하는 단계와, 산화공정으로 상기 반도체 기판 내에 상기 금속점과 일부 중첩되도록 산화층을 형성하는 단계와, 사진 및 식각공정으로 상기 금속점과 일부 중첩되도록 소오스 역할을 하는 반도체를 패터닝하는 단계와, 상기 금속점과 이격된 부분에 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제 2 실시예에 따른 대전 효과 트랜 지스터 제조방법은 드레인 역할을 하는 반도체 기판 상에 금속점을 형성하는 단계와, 상기 금속점 전체 상부면에 절연막을 형성하는 단계와, 산화공정으로 상기 반도체 기판 내에 상기 금속점과 일부 중첩되도록 산화층을 형성하는 단계와, 사진 및 식각공정으로 상기 금속점과 일부 중첩되도록 소오스 역할을 하는 금속을 패터닝하는 단계와, 상기 금속점과 이격된 부분에 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제 3 실시예에 따른 대전 효과 트랜 지스터 제조방법은 드레인 역할을 하는 금속 기판 내에 산화공정으로 두꺼운 산화층 및 얇은 산화층을 형성하는 단계와, 상기 얇은 산화층 상에 금속점을 형성하는 단계와, 상기 금속점 전체 상부면에 절연막을 형성하는 단계와, 사진 및 식각공정으로 상기 금속점과 일부 중첩되도록 소오스 역할을 하는 금속을 패터닝하는 단계와, 상기 금속점과 이격된 부분에 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
도 1는 본 발명의 제 1 실시예에 따른 테라비트 집적이 가능한 대전 효과 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 테리비트급 집적이 가능한 대전 효과 트랜지스터의 동작을 설명하기 위한 도면.
도 3 및 도 4는 본 발명에 따른 테라비트급 집적이 가능한 대전 효과 트랜지스터의 동적을 설명하기 위한 도면.
도 5는 본 발명의 제 2 실시예에 따른 테라비트 집적이 가능한 대전 효과 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
도 6a 및 도 6b는 본 발명의 제 2 실시예에 따른 테리비트급 집적이 가능한 대전 효과 트랜지스터의 동작을 설명하기 위한 도면.
도 7는 본 발명의 제 3 실시예에 따른 테라비트 집적이 가능한 대전 효과 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
도 8a 및 도 8b는 본 발명의 제 3 실시예에 따른 테리비트급 집적이 가능한 대전 효과 트랜지스터의 동작을 설명하기 위한 도면.
＜도면의 주요부분에 대한 부호의 설명＞
1,51 및 71 : 드레인 3,53 및 73 : 산화층
5,56 및 76 : 게이트 전극 4,55 및 75 : 소오스
2,52 및 72 : 금속 54 및 74 : 절연막
첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1을 참조하면, 기판으로 사용되는 n형 반도체(드레인 ;1) 위에 X-ray, 전자빔(e-beam) 리소그래피(lithography) 및 원자력 현미경(AFM/STM) 중 어느하나를 이용하여 10-8내지 10-9미터(m)크기의 금속점(2)을 형성한다. 그 후 반도체 표면을 산화시켜 두꺼운 산화층(3)을 형성한 후, 리소그래피 기술로 금속점(2)의 일부가 접합되는 n형 실리콘(소오스;4)을 패터닝하여 반도체-금속점-반도체(SMS) 구조를 형성한다. 그 후 금속점(2)을 대전할 수 있게 10-8내지 10-9미터(m) 분리된 곳에 게이트 전극(5)을 형성한다.
도 2a는 게이트 전압이 인가되지 않을 때 쇼트키 장벽(Shottky barrier;21)에 의한 열전자 방출의 장벽이 높아 반도체에서 금속점(2)으로 전자가 소량 흐르는 상태를 도시하고, 도 2b는 게이트 전압이 인가되었을 때 반도체에서 금속점(2)으로의 전위 장벽이 낮아져 다량의 전자가 흐르는 상태를 도시한다. 일반적으로 금속과 반도체가 접합될 때 반도체 내의 공핍층에 의한 쇼트키 장벽(Shottky barrier;21)이 형성된다. 그런데 실리콘의 경우 도핑된 정도와 금속의 종류에 따라 0.3 내지 1.0 eV 사이 전기적 장벽 때문에 게이트 전압이 걸리지 않을 때, 소오스 및 드레인 전압(VDS)이 있어도 거의 전류가 흐르지 않지만, 게이트 전압이 인가되면 금속점과 게이트 전극 사이의 전위차 때문에 전하가 대전된다. 금속점의 대전에 의한 반도체의 공핍층(depletion layer)의 전위 장벽의 감소로 소오스 및 드레인 사이의 열전하 방출(Thermionic Emission)이 급격히 증가되는(도 2b) 원리를 이용한 트랜지스터 구조이다.
도 3을 참조하면, 소오스(4) 및 금속점(2)과 금속점(2) 및 드레인(1) 사이의 접합을 저항(RS및 RD)과 캐패시턴스(Capacitance;CS및 CD)로 도시하고, 금속점(2)-게이트(5) 사이의 접합은 캐패시턴스(CG)만으로 나타낸 등가회로(Equivalent Circuit)이다. 이때 게이트 전압(VGS)이 인가되었을 때 금속점(2)의 전위가 변화하여 도 2b와 같은 소오스-드레인 사이의 전류가 제어된다.
도 4는 게이트 전압의 변화에 따른 소오스(4) 및 드레인(1) 전압에 의한 전류의 변화를 도시한 그래프로서, 동등한 전자회로(Equivalent Circuit)에서 VGS＞0 일 때, 게이트 전극에 의해 금속점(2)의 전위가 상대적으로 낮아져 열전자방출이 증가한다.
참고로, 반도체로부터 금속으로 쇼트키(Shottky) 장벽을 넘는 열전하 방출은 아래의 수학식 1과 같다.
또한, p형 반도체의 경우는 전자 대신 정공이 다수 캐리어로서 전류를 흐르게 하는 역할을 하고 에너지 다이어그램(Energy Diagram)은 도 2a 및 도 2b와 다르지만 상기한 원리에 의해 트랜지스터 기능을 한다.
도 5를 참조하면, 도 1의 구조에서 소오스의 반도체가 금속으로 대체되고, 전위장벽을 위해 금속점(52)을 1 nm 이하의 두께로 산화 시켜 전자관통(Tunneling)을 가능토록 한 구조이다. 도 5에 도시된 금속-절연막-금속점-반도체 이종 접합 구조는 반도체-금속점-반도체 구조와는 달리 소오스(55)와 금속점(52) 사이의 절연막(54)이 전자 관통 장벽이며 게이트(56)의 전압을 조절하여 전하가 대전된다. 또한 상기 구조는 금속점(52)의 대전에 의하여 전자 관통 장벽이 얇아짐에 따라 파울러-노드하임(Fowler-Nordheim) 전자 관통이 강해져 소오스(55) 및 드레인(51) 사이의 전류 흐름이 제어되는 원리가 이용된다.
도 6a는 도 5에 도시된 트랜지스터 구조의 동작 원리를 나타낸 것으로 게이트 전압이 인가되지 않았을 때 전류(I)가 흐르지 않는 상태를 도시하고, 도 6b는 게이트 전압이 인가되었을 때 터널링 장벽의 두께가 얇아져서 파울러-노드하임(Fowler-Nordheim Tunneling)에 의해 전류(I)가 흐르게 됨을 도시한다.
도 7를 참조하면, 도 5에서 드레인(51)으로 이용되는 반도체가 금속으로 대체되고, 드레인(75)과 금속점(72) 사이에 1nm정도의 절연막(74)을 형성하여 전자관통(Tunneling)이 가능하게 한 구조이다. 이때 소오스(75)와 금속점(72) 사이의 절연막(74)이 전자 관통 장벽이며 게이트의 전압을 조절하여 전하가 대전된다. 또한 금속점(72)의 대전에 의해 전자관통 장벽이 얇아짐에 따라 파울러-노드하임 전자관통이 강해져 소오스(75) 및 드레인(71) 사이의 전류 흐름이 제어된다. 도 7에 도시된 금속-절연막-금속점-절연막-금속 구조를 이용한 대전 트랜지스터의 경우 수십 내지 수백 나노 미터의 공핍층이 형성되지 않으므로 더 작은 단위 소자의 제작이 가능한데 이때 상기 금속점(72)의 크기가 극히 작아져서 대전 에너지가 상온의 열적요동 에너지(kT)보다 크게 되고, 각 접합의 저항이 h/2e2(h:프랑크상수, e:전자의 전하량)보다 커지면 전자 한 개씩의 대전 및 전기 전도의 제어가 가능한 단전자 소자 구조가 된다.
도 8a는 도 7에 도시된 트랜지스터 구조의 동작 원리를 나타낸 것으로 게이트 전압이 인가되지 않았을 때 전류(I)가 흐르지 않는 상태를 도시하고, 도 8b는 게이트 전압이 인가되었을 때 터널링 장벽의 두께가 얇아져서 파울러-노드하임(Fowler-Nordheim Tunneling)에 의해 전류(I)가 흐르게 됨을 도시한다.
본 발명에서 고안된 구조를 이용한 대전 효과 트랜지스터는 수 나노 미터 및 수십 나노 미터의 금속점을 게이트로 사용하여 소오스 와 드레인 사이의 전기적 장벽을 대전 효과를 이용하여 제어하는 단순 트랜지스터의 동작 구조로서 사용될 수 있을 뿐 아니라, 온도를 낮추거나, 중간 금속점의 크기를 극도로 낮출 경우 단전자 트랜지스터의 구조로 이용될 수 있다.
상술한 바와같이 본 발명에 따른 대전 효과 트랜지스터는 게이트로 사용되는 금속점의 크기를 수-수십 나노 미터로 줄일 수 있고, 상기 금속점의 전기적 전위를 게이트 전압에 의한 대전 효과를 이용하여 제어하는 방식이기 때문에 전기적 제어 영역이 수-수십 나노 미터 이하로 줄어든다. 따라서 기존의 초 고집적 회로에 사용되는 단위 소자 구조인 MOSFET에서 나타나는 쇼트채널 효과가 원리적으로 배제되고, 설계 룰의 한계인 0.1㎛ 를 훨씬 뛰어넘는 테라비트집적이 가능한 기본 단위 소자로서 사용될 수 있다. 또한 소자 크기가 소형화 됨에 따라 전류 제어의 속도가 빨라져 연산 속도가 증가되고 전력 소모를 줄일 수 있으며 그 제작 방법이 용이하여 제작비용의 절감 효과가 있다.
Claims (12)
- 드레인 역할을 하는 반도체 기판상에 형성되는 금속점과,상기 드레인 역할을 하는 반도체 기판내에 형성되며 상기 금속점과 일부 중첩되도록 형성된 산화층과,상기 드레인 역할을 하는 반도체 기판 상에 형성되며 상기 금속점과 일부 중첩되도록 형성된 소오스와,상기 드레인 역할을 하는 반도체 기판상에 형성되며 상기 금속점과 이격된 부분에 형성된 게이트 전극을 포함하여 구성된 것을 특징으로 하는 대전 효과 트랜지스터.
- 제 1 항에 있어서,상기 금속점의 크기는 10-8내지 10-9m 이고, 상기 소오스는 n형 실리콘이며,상기 게이트 전극과 상기 금속점과의 거리는 10-8내지 10-9m 인 것을 특징으로 하는 대전 효과 트랜지스터.
- 드레인 역할을 하는 반도체 기판 상에 형성되는 금속점과,상기 금속점 전체 상부면에 형성되는 절연막과,상기 드레인 역할을 하는 반도체 기판 내에 형성되며 상기 금속점과 일부 중첩되도록 형성된 산화층과,상기 드레인 역할을 하는 반도체 기판 상에 형성되며 상기 절연막과 일부 중첩되도록 형성된 소오스와,상기 드레인 역할을 하는 반도체 기판상에 형성되며 상기 금속점과 이격된 부분에 형성된 게이트 전극을 포함하여 구성된 것을 특징으로 하는 대전 효과 트랜지스터.
- 제 3 항에 있어서,상기 금속점의 크기는 10-8내지 10-9m 이고, 상기 소오스는 금속이며, 상기 게이트 전극과 상기 금속점과의 거리는 10-8내지 10-9m 인 것을 특징으로 하는 대전 효과 트랜지스터.
- 드레인 역할을 하는 금속 기판 상에 형성되는 금속점과,상기 금속점 전체 상부면에 형성되는 절연막과,상기 드레인 역할을 하는 금속 기판 내에 형성되며 상기 금속점 하부에는 보다 얇게 형성된 산화층과,상기 드레인 역할을 하는 금속 기판 상에 형성되며 상기 절연막과 일부 중첩되도록 형성된 소오스와,상기 드레인 역할을 하는 금속 기판상에 형성되며 상기 금속점 및 절연막과 이격된 부분에 형성된 게이트 전극을 포함하여 구성된 것을 특징으로 하는 대전 효과 트랜지스터.
- 제 5 항에 있어서,상기 금속점의 크기는 10-8내지 10-9m 이고, 상기 소오스는 금속으로 이루어지며, 상기 게이트 전극과 상기 금속점과의 거리는 10-8내지 10-9m 인 것을 특징으로 하는 대전 효과 트랜지스터.
- 드레인 역할을 하는 반도체 기판 상에 금속점을 형성하는 단계와 ,산화공정으로 상기 반도체 기판 내에 상기 금속점과 일부 중첩되도록 산화층을 형성하는 단계와,사진 및 식각공정으로 상기 금속점과 일부 중첩되도록 소오스 역할을 하는 반도체를 패터닝하는 단계와,상기 금속점과 이격된 부분에 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 대전 효과 트랜지스터 제조방법.
- 제 7 항에 있어서,상기 드레인 역할을 하는 반도체 기판은 N형 또는 P형 실리콘이고, 상기 금속점의 크기는 10-8내지 10-9m 이며, 상기 게이트 전극과 상기 금속점과의 거리는 10-8내지 10-9m 인 것을 특징으로 하는 대전 효과 트랜지스터 제조방법.
- 드레인 역할을 하는 반도체 기판 상에 금속점을 형성하는 단계와 ,상기 금속점 전체 상부면에 절연막을 형성하는 단계와,산화공정으로 상기 반도체 기판 내에 상기 금속점과 일부 중첩되도록 산화층을 형성하는 단계와,사진 및 식각공정으로 상기 금속점과 일부 중첩되도록 소오스 역할을 하는 금속을 패터닝하는 단계와,상기 금속점과 이격된 부분에 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 대전 효과 트랜지스터 제조방법.
- 제 9 항에 있어서,상기 소오스 역할을 하는 반도체는 N형 또는 P형 실리콘이고, 상기 금속점의 크기는 10-8내지 10-9m 이며, 상기 게이트 전극과 상기 금속점과의 거리는 10-8내지 10-9m 인 것을 특징으로 하는 대전 효과 트랜지스터 제조방법.
- 드레인 역할을 하는 금속 기판 내에 산화공정으로 두꺼운 산화층 및 얇은 산화층을 형성하는 단계와,상기 얇은 산화층 상에 금속점을 형성하는 단계와,상기 금속점 전체 상부면에 절연막을 형성하는 단계와,사진 및 식각공정으로 상기 금속점과 일부 중첩되도록 소오스 역할을 하는 금속을 패터닝하는 단계와,상기 금속점과 이격된 부분에 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 대전 효과 트랜지스터 제조방법.
- 제 11 항에 있어서,상기 금속점의 크기는 10-8내지 10-9m 이고, 상기 게이트 전극과 상기 금속점과의 거리는 10-8내지 10-9m 인 것을 특징으로 하는 대전 효과 트랜지스터 제조방법.
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