KR19990036815A - 부유게이트의 밀도와 치수의 제어성을 개선할 수 있는 반도체기억소자 - Google Patents
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Abstract
임계 전압 또는 기입 성능 등의 특성 변화를 감소시킬 수 있고, 또한 저소비전력의 비휘발성을 갖는 반도체 기억소자를 제공한다. 실리콘 기판(1)에 형성된 소스영역(9), 드레인영역(10) 및 소스, 드레인영역(9,10) 사이의 채널영역(3a)과, 상기 채널영역(3a)의 상방에 형성되고, 상기 채널영역(3)으로 흐르는 채널전류를 제어하는 게이트전극(8)과, 상기 채널영역(3a)과 게이트전극(8) 사이에 게이트전극(8) 측에서 순차적으로 형성된 콘트롤 게이트 절연막(7), 부유게이트(6) 및 터널절연막(4)을 갖는다. 상기 부유게이트(6)는, 채널영역(3a)의 표면에 대략 평행하게 직선상으로 이산적으로 배열된 복수의 결정립(6a)이다.
Description
본 발명은, 전기적으로 소거가능하고 프로그램가능하며, 또한 비휘발성을 갖는 반도체 기억소자에 관한 것이다.
전자기기의 저소비전력화, 소형화를 달성하기 위해, 집적도가 높고 또한 소비전력이 적으며 전기적으로 소거가능하고, 또한 프로그램가능한 비휘발성을 갖는 반도체 기억소자(EEPROM)가 필요하다. 비휘발성을 갖는 반도체 기억소자는, 채널영역과 게이트전극 사이에 부유게이트를 갖고, 이 부유게이트는 캐리어 구속 영역으로 동작하며, 일반적으로 다음과 같은 문제가 있다.
(i) 핫캐리어(hot carrier)에 기인하는 신뢰성이 저하하는 문제에 의해, 부유게이트로의 전하의 주입 및 제거의 회수가 제한되기 때문에, 기입 및 소거 회수에 제한이 있다.
(ii) 비휘발성을 유지하기 위해 비교적 두꺼운 절연막을 필요로 한다. 이 두꺼운 절연막을 통해 FOWLER-NORDHEIM(파울러-노르트하임) 터널작용으로 전자 또는 정공을 부유게이트에 주입하기 위해서는, 현재, 1OV 이상의 고전압이 요구되며, 그 결과, 핫캐리어가 생성되어, 핫캐리어에 의한 트랩의 형성과 계면에 있어서의 반응 및 핫캐리어의 완화의 영향에 의해 절연막의 열화가 일어난다.
(iii) 기입 소거가 부유게이트로의 충방전을 통하여 흐르는 미소전류에 의해 행하여지기 때문에, 충방전시간이 길다 (밀리초 정도).
이에 따라, 이와 같은 (i)∼(iii)의 문제점을 해결한 반도체 기억소자가 제안되어 있다(일본국 특개평 7-302848호 공보). 이 반도체 기억소자는, 도 5에 도시한 바와 같이, 반도체기판(120)에 소정의 간격을 두어 소스영역(108), 드레인영역(110)을 형성하고, 상기 반도체기판(120)상에 절연층(112)을 통해 소스, 드레인 영역(108,110) 사이의 채널영역(106)에 대향하는 영역에 부유게이트(104)를 형성한다. 다음, 상기 부유게이트(104)를 절연층(102)으로 피복하고, 그 위에 제어게이트(100)를 형성한다. 상기 부유게이트(104)는, 도 6에 도시한 바와 같이, 직영 1 nm∼20 nm의 반도체재료로 구성한 클러스터 또는 섬(122)의 형태로 제공된다. 이와 같이 하여, 채널영역(106)과 부유게이트(104)간의 절연층(112)을 전자가 직접 터널효과에 의해 통과할 수 있도록 가능한한 얇게 함과 아울러, 부유게이트(104)의 에너지 단위를 채널영역(106)보다도 낮게 하여, 트랩된 전자가 용이하게 탈출할 수 없도록 하고 있다.
상기 부유게이트의 제조방법에 대해서는, 이하의 2개의 문헌에 기술되어 있다.
(1) A Silicon nanocrystals based memory Sandip Tiwari et al., App1. Phys. Lett. 68(10) p 1377(1996).
도 7은 상기 문헌에 기재된 부유게이트를 갖는 반도체 기억소자의 단면의 개략도를 나타내며, 소스영역(206)과 드레인영역(207)이 형성된 반도체기판(201)상에 두께 1.1 nm∼1.8 nm의 터널절연막(202)을 형성하고, 터널절연막(202)상에 CVD (chemical vapor deposition) 장치로 직경 5 nm, 간격 5 nm의 나노결정(203)을 형성한다. 상기 나노결정(203)의 밀도는, 1×1012cm-2이다. 또한, 상기 나노결정(2O3)상에 콘트롤 게이트 절연막(204)을 형성하고, 그 콘트롤 게이트 절연막(204)상에 두께 7nm의 SiO2를 퇴적하여, 콘트롤 게이트(205)를 형성한다.
(2) Fast and Long Retention-Time nano-Crystal Memory Hussein I. Hanafi et al., IEEE Trans. Electron Device, Vo1. 43, p 1553(1996).
도 8(A)∼8(C)는 상기 문헌에 기재된 부유게이트를 갖는 반도체 기억소자의 제조방법을 나타내며, 반도체기판(301)상에 형성된 5 nm∼20 nm의 열산화막(302)을 형성하고(도 8(A)에 도시), 열산화막(302)중에 높은 도즈량의 실리콘(Si) 또는 게르마늄(Ge)을 과포화로 이온주입한다(도 8 (B)에 도시). 이 때의 이온주입은, 예컨대 5 keV, 5×1015cm-2의 조건으로 행한다. 그 후, 질소(N2)의 분위기에서, 950℃, 30분간의 열처리를 실시하고, 열산화막(302)중에 직경 5 nm의 실리콘(Si) 또는 게르마늄(Ge)의 나노결정(303)을 성장시킨다. 다음, 반도체기판(301)에 소정의 간격을 두어 소스영역(305)과 드레인영역(306)을 형성하고, 소스영역(305)과 드레인영역(306) 사이의 영역에 대향하는 열산화막(302)상에 게이트전극(304)을 형성한다(도 8(C)에 도시).
상기 문헌 (1) 및 (2)에 기술된 바와 같이, 1개의 나노결정에 대해 1개의 전자가 축적되었을 때의 임계전압 Vth의 시프트전압 ΔVth는 다음 식으로 표시된다.
ΔVth = q(nwel/εox)(tcnt1+(εox/εsi)twell/2) (식1)
단, q:전자의 부하
twell:나노결정밀도
εox:산화막의 유전율
tcnt1:콘트롤 게이트산화막의 막두께
εsi:실리콘의 유도율
twell:나노결정의 크기
상기 식 1로 부터 명백하듯이, 나노결정밀도 nwell및 나노결정의 크기 twell의 편차를 감소시킴으로써, 디바이스 특성(ΔVth)의 편차를 감소시킬 수 있음을 알 수 있다. 또한, 나노결정과 채널사이의 터널절연막의 막두께는, 전자의 나노결정으로의 직접 터널링을 결정하기 때문에(터널확률은 터널절연막의 막두께의 함수로 표시), 이 터널절연막의 막두께의 편차가 기입 특성의 편차에 영향을 미치게 한다. 이와 같이, 상기 나노결정밀도, 나노결정의 크기 및 나노결정과 채널사이의 터널절연막의 막두께가 메모리 고유의 제어해야 할, 주요 파라미터로 고려된다.
문헌(1)에 대해,
상기 문헌(1)의 반도체 기억소자는, 하지(ground)의 SiO2막 표면에 우발적으로 존재하는 나노결정 또는 CVD 초기에 발생하는 랜덤한 결정핵의 주위에 섬 모양으로 성장하는 나노결정을 이용하는 것으로, 나노결정 밀도와 나노결정의 크기는 제어되지 않기 때문에, 특성이 변화되는 문제가 있다. 한편, 나노결정과 채널간의 터널절연막의 막두께에 대해서는, 미리 반도체기판을 열산화하기 때문에, 이는 종래의 기술에 의해 제어될 수 있는 것으로 고려된다.
문헌 (2)에 대해,
상기 문헌(2)의 반도체 기억소자는, 열산화막(302)중에 실리콘(Si) 또는 게르마늄(Ge)을 이온주입한 후, 열처리하여 열산화막(302)중에 나노결정을 성장시키고 있으나, 주입이온농도는, 깊이 방향으로 분포하여, 열산화막(302)중의 이온농도를 균일하게 할 수 없다. 따라서, 농도분포에 변화가 있는 상태로 열처리 하기 때문에, 열산화막(302)중의 깊이 방향의 나노결정밀도도 분포를 갖게 되며, 나노결정밀도, 나노결정의 크기 및 나노결정과 채널사이의 터널절연막의 막두께를 제어하는 것이 곤란하게 된다. 즉, 문제인 나노결정밀도, 나노결정의 크기 및 나노결정과 채널 사이의 터널절연막의 막두께에 관해서, 제어성 및 균일성을 향상시키는 것이 곤란하기 때문에, 특성이 변화하게 되는 문제가 있다.
또한, 하지(ground) 반도체 기판에 도달시키지 않고, 막두께 5 nm∼20 nm의 극히 얇은 산화막으로 주입하기 위해서는, 되도록 저에너지의 이온주입을 해야 하며, 예컨대 20 nm의 산화막에 대해서는 5 keV로 된다. 또한, 산화막의 막두께가 얇게 되면, 에너지를 감소시킬 필요가 있어, 이온주입기의 통상의 성능에서는, 이러한 저에너지의 이온주입의 제어가 곤란하게 되어, 제조방법으로서 실용적이지 않다.
이에 따라, 본 발명의 목적은, 결정립으로 이루어지는 부유게이트의 밀도, 크기 및 그 영역과 채널영역 사이의 절연막의 막두께의 제어성을 향상시킬 수 있고, 임계 전압이나 기입 성능 등의 특성 변화를 감소시킬 수 있으며, 또한, 저소비전력의 비휘발성을 갖는 반도체 기억소자를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은, 반도체재료로 형성된 소스영역, 드레인영역 및 상기 소스영역과 상기 드레인영역 사이의 채널영역과, 상기 채널영역의 상방에 형성되고, 상기 채널영역으로 흐르는 채널전류를 제어하는 제어게이트 영역을 갖고, 상기 채널영역과 상기 제어게이트 영역 사이에 상기 제어게이트 영역측으로 부터 순차적으로 형성된 제1 절연막, 부유 게이트 영역 및 제2 절연막을 갖는 반도체 기억소자에 있어서, 상기 부유 게이트 영역은, 상기 채널영역의 표면에 대략 평행하게 직선상으로 배열된 복수의 입상영역이나, 또는, 상기 채널영역의 표면에 대략 평행하게 형성된 직선상 영역인 것을 특징으로 한다.
본 발명의 반도체 기억소자에 의하면, 상기 채널영역의 표면에 대략 평행하게 직선상으로 이산적으로 배열된 복수의 입상영역이나, 또는, 상기 채널영역의 표면에 대략 평행하게 연속적으로 형성된 직선상 영역에 상기 부유 게이트 영역을 구성하여, 입상영역을 1차원적으로 배열하거나, 또는, 직선상 영역을 1차원적으로 배치하고 있기 때문에, 2차원 내지 3차원적으로 배열된 부유 게이트 영역에 비해, 변화의 자유도를 감소시켜, 크기, 수 및 위치의 제어성을 원리적으로 개선한다. 이하, 그 이유에 대해 설명한다.
우선, 설명을 간단히 하기 위해, 어떤 유한적인 정방형의 영역내에 x개의 결정립을 배열하는 경우를 생각한다. 이 결정립이 성장하는 위치가 이 영역내에 N개× N개, 각 위치에서 결정립이 성장할 확률을 p, 성장하지 않을 확률을 q로 하면, x개 성장할 확률은, 이항분포로 주어진다 (N>x, N과 x는 정수, q=1-p).
이 때의 평균배열수 m과 분산 σ2는,
평균배열수 m= N2p
분산 σ2= N2pq= N2p(1-p)로 표시된다.
그런데, 이 영역의 특정한 행 또는 열에 결정립이 성장할 때(결정립이 직선상으로 배열되는 1차원 성장), 평균배열수 m'와 분산 o'2는,
평균배열수 m'2= Np'
분산 σ'2= Np'q'= Np'(1-p')
로 된다.
여기에서 평균배열수 m을 m'로 하면
N2p= Np'
따라서,
p'= Np
σ'2= N2p(1-Np)
단, (1-Np) > 0를 전제조건으로 한다. 이에 따라,
(2차원의 분산 σ2)-(1차원의 분산 σ2)
= N2p(1-p)-N2p(1-Np)
= N2p2(N-1) > 0
으로 되어, 반드시, 2차원배열쪽의 변화(분산)가 커지게 된다. 또한, 결정립의 크기는, 2차원 배열과 1차원 배열의 결정립의 크기의 평균치를 같게 하면 , 동일하게 2차원배열의 변화가 커진다.
따라서, 이 반도체 기억소자에서는, 부유 게이트 영역의 밀도, 크기의 제어성을 향상시킴과 아울러, 절연막중에 부유 게이트 영역을 형성하지 않기 때문에, 부유게이트영역과 채널영역 사이의 제2절연막의 막두께의 제어성을 향상할 수 있고, 디바이스 특성의 변화를 현저히 감소시킬 수 있다.
또한, 1 실시예에 있어서, 상기 부유 게이트 영역이 상기 복수의 입상영역으로 구성되며, 상기 부유 게이트 영역의 입상영역의 크기 D는,
q2/(4πεiD) > kT
εi= (ε1+ε2)/2
(단, q는 전자의 전하, ε1은 제1절연막의 유전율, ε2는 제2 절연막의 유전율, k은 볼츠만 정수, T는 온도로 한다)의 조건을 만족한다.
상기 실시예의 반도체 기억소자에 의하면, 상기 부유 게이트 영역의 1개의 입상영역의 자기용량 C는 2πεiD로 표시되고, 전자 1개가 1개의 입상영역에 축적되었을 때의 정전기 에너지는 q2/(2C)로 된다. 이 때, 상기 부유 게이트 영역의 전입상영역의 축적된 전자수를 필요한 수로 억제하기 위해, 1개의 입상영역에 1개의 전자가 축적된 후에 별도의 전자가 들어오는 것을 저지하는 효과(쿨롱 블록케이드;coulomb blockade)를 실현하기 위해서는, 전자 1개가 1개의 입상영역에 축적되었을 때의 정전기에너지 q2/(2C)의 증가가 열적인 변화의 에너지 kT보다 클 것이 요구된다. 따라서, q2/(4πεiD) > kT의 조건을 만족하도록, 입상영역의 크기 D를 설정함으로써, 부유 게이트 영역의 각 입상영역에서 쿨롱 블록케이드를 이용할 수 있어, 축적 전자수의 제어가 가능해져, 부유 게이트 영역에 전자를 주입할때의 기입에 사용되는 전류가 매우 적기 때문에, 소비전력이 절감된다.
또한, 1 실시예에서, 상기 부유 게이트 영역은, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐중 어느 하나의 금속이나, 또는, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐중 적어도 2개의 금속의 혼합물 또는 합금으로 이루어진다.
상기 실시예의 반도체 기억소자에 의하면, 상기 부유 게이트 영역을 구성하는 입상영역 또는 직선상 영역이 금속재료로 이루어지기 때문에, 상기 제1 및 제2의 절연막에 끼워진 부유 게이트 영역에 전자를 구속할 수 있다.
또한, 1 실시예에 있어서, 상기 부유 게이트 영역은, 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, III-V족의 화합물 또는 II-V족의 화합물중 어느 하나의 반도체재료로 이루어진다.
상기 실시예의 반도체 기억소자에 의하면, 상기 부유 게이트 영역을 구성하는 입상영역 또는 직선상 영역이 반도체재료로 이루어지기 때문에, 상기 제1 및 제2 절연막에 끼워진 부유 게이트 영역에 전자를 구속할 수 있다.
또한, 1 실시예에 있어서, 상기 부유 게이트 영역은 상기 직선상 영역으로서, 상기 부유 게이트 영역이 다결정반도체로 이루어진다.
상기 실시예의 반도체 기억소자에 의하면, 상기 부유 게이트 영역을 구성하는 직선상 영역이 다결정반도체로 이루어지기 때문에, 상기 제1 및 제2절연막에 끼워진 직선상 영역의 결정립에 전자를 구속할 수 있다.
또한, 1 실시예에 있어서, 상기 부유 게이트 영역의 직선상 영역의 길이 방향의 결정립의 크기 A와 단면적 S는,
q2/(2C) > kT
C = 2πεiA/log[{(A/2+(A2/4+s2/4)1/2)}/(S/2)]
εi= (ε1+ε2)/2
(단, q는 전자의 전하,
ε1은 제1 절연막의 유전율,
ε2는 제2 절연막의 유전율,
k은 볼츠만 정수,
T는 온도로 한다)의 조건을 만족한다.
상기 실시예의 반도체 기억소자에 의하면, 상기 부유 게이트 영역의 직선상 영역의 1개의 결정립의 자기용량 C는,
C= 2πεiA/log [{(A/2+(A2/4+s2/4)1/2)}/(S/2)]
로 표시되어, 전자 1개가 1개의 결정립에 축적되었을 때의 정전기 에너지는 q2/(2 C)로 된다. 상기 부유 게이트 영역의 직선상 영역의 축적 전자수를 필요한 수로 억제하기 위해, 1개의 결정립에 1개의 전자가 축적된 후에 별도의 전자가 들어오는 것을 저지하는 효과(쿨롱 블록케이드)를 실현하기 위해서는, 전자 1개가 l개의 결정립에 축적되었을 때의 정전기에너지 q2/(2C)의 증가가 열적 변화의 에너지 kT보다 클 것이 요구된다. 따라서, q2/(2C) > kT의 조건을 만족하도록, 부유 게이트 영역의 직선상 영역의 길이 방향의 결정립의 크기 A와 단면적 S를 설정함으로써, 부유 게이트 영역의 직선상 영역의 각 결정립에 있어서 쿨롱 블록케이드를 이용할 수 있어, 축적 전자수의 제어가 가능해져, 부유 게이트 영역에 전자를 주입할 때의 기입에 사용되는 전류가 지극히 적어, 소비전력이 감소된다.
또한, 1 실시예에서, 상기 채널영역상의 상기 직선상 영역의 결정립의 수 N과 상기 직선상 영역의 길이 방향의 결정립의 크기 A는,
q(N/LWεi)(t1+(εi/ε1) A/2) > kT/q
εi= (ε1+ε2)/2
(단, q는 전자의 전하,
L은 상기 채널영역의 길이,
W는 상기 채널영역의 폭,
ε1은 제1절연막의 유전율,
ε2는 제2절연막의 유전율,
t1은 제1절연막의 막두께)의 조건을 만족한다.
상기 실시예의 반도체 기억소자에 의하면, 상기 부유 게이트 영역에 축적된 전자에 의한 임계 전압 Vth의 변화를 나타내는 시프트전압 ΔVth가 외부에서 센스되기 위해서는, 시프트전압 ΔVth가 열적인 변화의 에너지보다 큰 것이 요구된다. 따라서,
ΔVth= q(N/LWεi)(t1+(εi/ε1) A/2) > kT/q
의 조건을 만족하도록, 채널영역상에 존재하는 부유 게이트 영역의 결정립의 수 N을 설정함으로써, 메모리로서 동작시키기위한 충분한 임계 전압 Vth의 시프트전압ΔVth를 얻을 수 있다.
또한, 본 발명은, 제어게이트 영역과 채널영역 사이에 부유 게이트 영역을 갖는 M0S 트랜지스터에 의해 구성된 반도체 기억소자에 있어서, 상기 부유 게이트 영역은, 상기 채널영역 표면에 대략 평행하게 직선상으로 배열된 복수의 나노결정의 반도체 기억소자를 제공한다.
상기한 발명의 반도체 기억소자에 의하면, 상기 채널영역의 표면에 대략 평행하게 직선상으로 배열된 복수의 나노결정으로 상기 부유 게이트 영역을 구성하여, 나노결정을 1차원적으로 배열하고 있기 때문에, 2차원 내지 3차원적으로 배열된 부유 게이트 영역에 비해, 변화의 자유도를 감소시켜, 크기, 수 및 위치의 제어성을 개선한다. 따라서, 이 반도체 기억소자에서는, 부유 게이트 영역의 밀도,크기의 제어성을 향상할 수 있고, 디바이스 특성의 변화를 현저히 감소시킬 수 있다.
도 1A, lB, 1C, lD 및 lE는 본 발명의 제1실시형태의 반도체 기억소자의 제조공정을 도시한 도면이다.
도 2A, 2B, 2C, 2D 및 2E는 본 발명의 제2실시형태에 의한 반도체 기억소자의 제조공정을 도시한 도면이다.
도 3은 제1실시형태의 반도체 기억소자에 있어서 SOI기판상에 나노(nano) 결정을 형성한 경우의 단면도이다.
도 4는 제2실시형태의 반도체 기억소자에 있어서 SOI 기판상에 나노결정을 형성한 경우의 단면도이다.
도 5는 종래의 반도체 기억소자의 단면도이다.
도 6은 상기 반도체 기억소자의 부유게이트를 나타낸 확대도이다.
도 7은 종래의 터널절연막상에 나노결정을 갖는 반도체 기억소자의 단면의 개략도이다.
도 8(A)∼8(C)는 종래의 열산화막중에 나노결정을 갖는 반도체 기억소자의 제조방법을 나타낸 공정도이다.
이하, 본 발명의 반도체 기억소자를 도시의 실시예에 의해 상세히 설명한다.
(제1실시형태)
도 1(A)∼1(E)는 본 발명의 제1실시형태의 반도체 기억소자의 제조공정을 도시한 도면이다. 이 제1실시형태에서는, 입자상태의 부유게이트를 사용한 반도체 기억소자에 관해 설명한다.
우선, 도 1(A)에 도시한 바와 같이, 단결정의 실리콘 기판(1)에 일반적인 소자분리기술을 사용하여, 소자분리절연막(2)을 형성하고, 폭 0.2 μm의 활성영역(3)을 형성한다.
다음, 도 1(B)에 도시한 바와 같이, 상기 실리콘 기판(1)의 표면을 이하의 조건에서 RTO(Rapid Thermal Oxidation)에 의해 산화시켜, 실리콘 기판(1) 표면에 두께 2 nm의 제2절연막으로서의 터널산화막(4)을 형성한다.
N2O와 O2의 혼합가스 : N2O/(N2O+O2)= 65%
온도 : 1050℃
다음, 상기 터널산화막(4)상에 CVD(chemical vapor deposition) 장치로 두께10 nm의 다결정실리콘박막(5)을 형성한다.
다음, 도 1(C)에 도시한 바와 같이, EB(전자선) 리소그라피와 RIE(반응성 이온 에칭)을 사용하여, 다결정실리콘박막(5)을 패터닝하고, 폭 25 nm의 세선(5a)(細線)을 형성한다.
다음, 도 1(D)에 도시한 바와 같이, 다결정실리콘으로 이루어지는 세선(5a)을 수증기분위기에서 산화시킨다. 이 때의 산화막의 막두께를 14 nm 정도가 되도록 산화하면, 수증기중에서 결정립계의 산화는 건조산소중의 2배정도 빠르기 때문에, 세선(5a)은, 높이 3 nm 정도에서 크기 11 nm 정도의 입상영역으로서의 결정립(6a)이 직선상으로 배열된다. 즉, 상기 세선(5a)은, 높이 10 nm, 길이15 nm, 폭 25 nm의 직방체 형상의 결정립이 직선상으로 일렬로 이어진 것으로, 각 결정립은, 결정립계측으로 부터의 산화에 의해 3 nm 소비되어, 길이 방향은 9 nm(= 15-3×2)이 되고, 그 밖의 방향으로 부터의 산화에 의해 7 nm 소비되어, 높이가 3 nm(10-7), 폭이 11 nm(= 25-7×2)로 된다.
다음, 도 1(E)에 도시한 바와 같이, 상기 터널산화막(4)상과 결정립(6a)상에 CVD 장치로 SiO2를 두께 10 nm 퇴적하여, 제1 절연막으로서의 콘트롤 게이트 절연막(7)을 형성한다. 다음, 상기 콘트롤 게이트 절연막(7)상에 다결정실리콘영역을 형성하고, 고농도의 인을 도핑하여 저저항화하고, 제어게이트 영역으로서의 게이트전극(8)을 형성한다. 상기 게이트전극(8)의 게이트 길이는 0.2μm이다.
그 후, 통상의 LSI(대규모집적회로)의 제조프로세스에 의해, 활성영역(3)에 소스, 드레인영역(9,10)을 형성함과 아울러, 도시하지않은 층간 절연막, 콘택트홀, 배선 및 패시베이션막을 순차 형성한다. 상기 게이트전극(8)은, 소스, 드레인영역(9,10) 사이의 채널영역(3a)으로 흐르는 채널전류를 제어한다.
상기 부유게이트(6)의 재료로서는, 금속등의 도전성을 갖는 재료도 좋다, 예컨대, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐, 이리듐 등의 금속이나, 또는, 이들의 혼합물 또는 합금을 사용해도 좋다. 이 경우, 상기 부유게이트(6)를 구성하는 입상 영역으로서의 결정립(6a)이 금속으로 이루어지기 때문에, 터널절연막(4)과 콘트롤 게이트 절연막(7)에 끼워진 부유게이트(6)에 전자를 구속할 수 있다.
또한, 상기 부유게이트(6)의 다른 재료로서는, 게르마늄, 실리콘과 게르마늄의 혼합물, III-V족 화합물(III족의 Al, Ga, In과 V족의 P, As, Sb와의 조합) 또는 II-VI족 화합물(II족의 Zn, Cd, Hg와 VI족의 O, S, Se, Te의 조합) 등의 반도체 재료를 사용해도 좋다.
이와 같이, 상기 반도체 기억소자에서는, 캐리어 구속 영역으로서 부유게이트(6)의 결정립(6a)의 밀도 및 크기의 제어성을 향상시킬 수 있고, 또한, 절연막중에 부유게이트를 형성하지 않기 때문에, 결정립(6a)과 채널영역 사이의 터널절연막(4)의 막두께를 용이하게 제어할 수 있어, 임계 전압이나 기입 성능등의 특성 변화를 감소시킬 수 있다. 또한, 극저온에서의 냉각을 필요로 하지 않고 실온에서 정보기억 가능한 반도체 기억소자를 제공할 수 있다. 또한, 이 반도체 기억소자를 사용함으로써 적은 소자수, 소면적으로 정보기억장치(메모리)를 구성함과 동시에, 고속으로 기입 가능하고 또한 비휘발성을 갖는 반도체 기억장치를 실현할 수 있다.
또한, 상기 부유게이트(6)의 입상영역의 크기 D를,
q2/(4πεiD) > kT,
εi= (ε1+ε2)/2
단, (q : 전자의 전하
ε1: 콘트롤 게이트절연막(7)(제1절연막)의 유전율
ε2: 터널절연막(4)(제2절연막)의 유전율
k : 볼츠만 정수
T :온도)의 조건을 만족하도록 설정함으로써, 부유게이트(6)의 각 결정립(6a)에서 쿨롱 블록케이드를 이용할 수 있어, 축적 전자수의 제어가 가능해지고, 부유게이트(6)에 전자를 주입할 때의 기입에 사용되는 전류가 매우 작게 되어, 소비전력을 감소시킬 수 있다.
또한, 상기 부유게이트(6)를 구성하는 입상 영역으로서의 결정립(6a)이 반도체재료로 구성되기때문에, 터널절연막(4)과 콘트롤 게이트 절연막(7)에 협지된 부유게이트(6)에 전자를 구속할 수 있다.
(제2실시형태)
도 2(A)∼2(E)는 본 발명의 제2실시형태의 반도체 기억소자의 제조공정을 도시한 도면이다. 이 제2실시형태에서는, 직선상의 부유게이트를 사용한 반도체 기억소자에 관해 설명한다.
상기 반도체 기억소자는, 상기 제1실시형태와 기본적으로 동일한 공정으로 형성할 수 있지만, 부유게이트를 연속적인 세선으로 하기 때문에, 일단 다결정실리콘을 세선에 가공한 후, 건조산소중에서 산화를 행한다.
즉, 도 2(A)에 도시한 바와 같이, 단결정의 실리콘 기판(11)에 일반적인 소자분리기술을 사용하여, 소자분리절연막(12)을 형성하고, 폭 0.2μm의 활성영역(3)을 형성한다.
다음, 도 2(B)에 도시한 바와 같이, 상기 실리콘 기판(11)의 표면을 이하의 조건에서 RT0(Rapid Thermal Oxidation)에 의해 산화시켜, 실리콘 기판(11)표면에 두께 2 nm의 제2절연막으로서의 터널산화막(14)을 형성한다.
N2O와 O2의 혼합가스 : N2O/(N2O+O2) = 65%
온도 : 1050℃
다음, 상기 터널산화막(14)상에 CVD 장치로 두께 10 nm의 다결정실리콘박막(15)을 형성한다.
다음, 도 2(C)에 도시한 바와 같이, EB(전자선) 리소그라피와 RIE(반응성 이온 에칭)를 사용하여, 다결정실리콘박막(15)을 패터닝하여, 폭 25 nm의 세선(15a)을 형성한다.
다음, 도 2(D)에 도시한 바와 같이, 다결정실리콘으로 이루어지는 세선(15a)을 건조산소중에서 산화시킨다. 이 산소중에서는, 제1실시형태와 같은 결정립계에서의 증속(增速) 산화가 억제되기 때문에, 세선(15a)은, 두께 3 nm, 폭 11 nm의 직선상 영역으로서의 부유게이트(16)로 된다.
다음, 도 2(E)에 도시한 바와 같이, 상기 터널산화막(14)의 위 및 부유게이트(16) 위에 CVD 장치로 SiO2를 두께 10 nm 퇴적하여, 제1 절연막으로서의 콘트롤 게이트 절연막(17)을 형성한다. 다음, 상기 콘트롤 게이트 절연막(17)상에 다결정실리콘영역을 형성하고, 고농도의 인을 도핑하여 저저항화함으로써, 게이트전극(18)을 형성한다.
그 후, 통상의 LSI(대규모집적회로)의 제조프로세스에 의해, 소스, 드레인영역(19,20)을 활성영역(13)에 형성함과 아울러, 도시하지않은 층간절연막, 콘택트홀, 배선 및 패시베이션막을 순차 형성한다.
상기 부유게이트의 재료로서는, 금속등의 도전성을 갖는 재료이면 된다, 예컨대, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐, 이리듐 등의 금속이나, 또는, 이들의 혼합물 또는 합금을 사용해도 좋다. 이 경우, 상기 부유게이트(16)를 구성하는 결정립(16a)이 금속으로 이루어지기 때문에, 터널절연막(14)과 콘트롤 게이트 절연막(17)에 협지된 부유게이트(16)에 전자를 구속할 수 있다.
또한, 상기 부유게이트의 다른 재료로서는, 게르마늄, 실리콘/게르마늄 혼합물 및 III-V족 화합물 또는 II-VI족 화합물 등의 반도체재료를 사용해도 좋다.
상기 제1실시형태의 부유게이트(6)의 입상영역으로서의 결정립(6a) 및 상기 제2실시형태의 부유게이트(16)의 직선상 영역의 형성 방법에 있어서는, 상기 제1 및 제2실시형태에 한정되는 것이 아니고, 부유게이트의 재료 등에 따라 적당한 제조방법을 사용해도 된다.
이와 같이, 상기 반도체 기억소자에서는, 캐리어 구속 영역으로서 부유게이트(16)의 결정립(16a)의 밀도 및 크기의 제어성을 향상시킬 수 있고, 또한, 절연막중에 부유게이트를 형성하지 않기 때문에, 결정립(16a)과 채널영역(13a) 사이의 터널절연막(14)의 막두께를 용이하게 제어할 수 있어, 임계 전압이나 기입 성능 등의 특성 변화를 감소시킬 수 있다. 또한, 극저온에서의 냉각을 필요로 하지 않고 실온에서 정보기억 가능한 반도체 기억소자를 제공할 수 있다. 또한, 이러한 반도체 기억소자를 사용함으로써, 적은 소자수, 소면적으로 정보기억장치(메모리)를 구성함괴 아울러, 고속으로 기입가능하고 또한 비휘발성을 갖는 반도체기억장치를 실현할 수 있다.
또한, 상기 부유게이트(16)가 다결정반도체로 이루어지기때문에, 터널절연막(14)과 콘트롤 게이트 절연막(17)에 협지된 부유게이트(16)에 전자를 구속할 수 있다.
또한, 상기 부유게이트(16)의 직선상 영역의 길이 방향의 결정립(16a)의 크기 A와 단면적 S는,
q2/(2C) > kT,
C = 2πεiA/log[{(A/2+(A2/4+s2/4)1/2}/(S/2)],
εi= (ε1+ε2)/2
(단, q : 전자의 전하
ε1: 콘트롤 게이트절연막(17)(제1절연막)의 유전율
ε2: 터널절연막(14)(제2절연막)의 유전율
k:볼츠만 정수
T:온도)의 조건을 만족하도록, 부유게이트(16)의 길이 방향의 결정립(16a)의 크기 A와 단면적 S를 설정함으로써, 부유게이트(16)의 직선상 영역의 각 결정립(16a)에 있어서 쿨롱 블록케이드(coulomb blokade)를 이용할 수 있어, 축적 전자수의 제어가 가능하게 되어, 부유게이트(16)에 전자를 주입할 때의 기입에 사용하는 전류가 매우 적게 되며, 저소비전력으로 할 수 있다.
또한, 상기 채널영역상의 부유게이트(16)의 결정립(16a)의 수 N과 결정립(16a)의 크기 A를,
q(N/LWεi)(t1+(εi/ε1) A/2)> kT/q,
εi= (ε1+ε2)/2
(단, q :전자의 전하
L :채널영역의 길이
W : 채널영역의 폭
t1: 터널절연막(14)의 막두께)의 조건을 만족하도록 설정함으로써, 메모리로서 동작시키기 위해 충분한 임계 전압 Vth의 시프트전압 ΔVth를 얻을 수 있다.
상기 제1 및 제2실시형태에서는 단결정의 실리콘 기판(1,11)을 사용하였으나, SIM0X(Isolation by Implanted 0xygen)에 의해 제공되는 S0I(Semiconductor on Insulator) 기판을 사용해도 된다.
예컨대, 도 3에 도시한 바와 같이, 반도체기판(31), 매립산화층(32) 및 반도체층(33)으로 구성된 SOI 기판상에, 터널절연막(4)을 형성하고, 이 터널절연막(4)상에 복수의 입상영역으로 이루어지는 부유게이트(6)를 형성한다. 다음, 상기 부유게이트(6)위 및 터널절연막(4) 상에 콘트롤 게이트 절연막(7)을 형성하고, 이 콘트롤 게이트절연막(7)상의 반도체층(33)에 형성된 소스영역(9)과 드레인영역(10) 사이의 채널영역(3a)에 대향하는 영역에 게이트전극(8)을 형성한다.
또한, 도 4에 도시한 바와 같이, 반도체기판(41), 매립산화층(42) 및 반도체층(43)으로 구성된 SOI 기판상에, 터널절연막(14)을 형성하고, 이 터널절연막(14)상에 직선상의 부유게이트(16)를 형성한다. 다음, 상기 부유게이트(16) 위 및 터널절연막(14) 상에 콘트롤 게이트 절연막(17)을 형성하고, 이 콘트롤 게이트 절연막(17)상의 반도체층(43)에 형성된 소스영역(19)과 드레인영역(20) 사이의 채널영역(13a)에 대향하는 영역에 게이트전극(18)을 형성한다.
본 발명의 반도체 기억소자에 의하면, 부유 게이트 영역은, 1차원적이고 또한 이산적으로 배치된 결정립, 또는, 1차원적이고 또한 연속적으로 배치된 결정립으로 구성되기 때문에, 2차원 내지 3차원적으로 배열된 부유 게이트 영역에 비해, 변화없이, 부유게이트의 결정립의 밀도(수), 및 크기의 제어성을 향상시킬 수 있다. 또한, 절연막중에 부유게이트를 형성하지 않기 때문에, 부유게이트 영역과 채널영역 사이의 절연막의 막두께를 용이하게 제어할 수 있어, 임계 전압이나 기입 성능 등의 특성 변화를 감소시킬 수 있다. 또한, 극저온에서의 냉각을 필요로 하지 않고 실온에서 정보기억 가능한 반도체 기억소자를 제공할 수 있다. 또한, 이 반도체 기억소자를 사용함으로써, 적은 소자수, 소면적으로 정보기억장치(메모리)를 구성함과 아울러, 고속으로 기입이 가능하고 또한 비휘발성을 갖는 반도체기억장치를 실현할 수 있다.
Claims (8)
- 반도체재료로 형성된 소스영역과 드레인영역; 상기 소스영역과 상기 드레인영역 사이의 채널영역; 상기 채널영역의 상방에 형성되고, 상기 채널영역으로 흐르는 채널전류를 제어하는 제어게이트 영역; 및 상기 채널영역과 상기 제어게이트 영역 사이에 상기 제어게이트 영역측으로 부터 순차적으로 형성된 제1절연막, 부유 게이트 영역 및 제2 절연막을 갖는 반도체 기억소자에 있어서,상기 부유 게이트 영역은, 상기 채널영역의 표면에 대략 평행하게 이산적이고 직선상으로 배열된 복수의 입상영역 또는, 상기 채널영역의 표면에 대략 평행하게 연속적으로 형성된 직선상 영역인 것을 특징으로 하는 반도체 기억소자.
- 제1항에 있어서, 상기 부유 게이트 영역은 상기 복수의 입상영역으로 구성되고, 상기 부유 게이트 영역의 입상영역의 크기 D는,q2/(4πεiD)> kT,εi=(ε1+ ε2)/2(단, q는 전자의 전하, ε1은 제1절연막의 유전율, ε2는 제2절연막의 유전율, k은 볼츠만 정수, T는 온도)의 조건을 만족하는 것을 특징으로 하는 반도체 기억소자.
- 제1항에 있어서, 상기 부유 게이트 영역은, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐으로 구성되는 그룹에서 선택되는 하나의 금속 또는, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐으로 구성되는 그룹에서 선택되는 적어도 2개의 금속 혼합물 또는 합금으로 이루어지는 것을 특징으로 하는 반도체 기억소자.
- 제1항에 있어서, 상기 부유 게이트 영역은, 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, III-V족 화합물 또는 II-VI족 화합물로 구성되는 그룹에서 선택되는 하나의 반도체재료로 이루어지는 것을 특징으로 하는 반도체 기억소자.
- 제1항에 있어서, 상기 부유 게이트 영역은 상기 직선상 영역이고, 상기 부유 게이트 영역은 다결정반도체로 이루어지는 것을 특징으로 하는 반도체 기억소자.
- 제5항에 있어서, 상기 부유 게이트 영역의 직선상 영역의 길이 방향의 결정립의 크기 A와 단면적 S는,q2/(2C) > kT,C = 2πεiA/log [{(A/2+(A2/4+ s2/4)1/2)}/(S/2)],εi= (ε1+ε2)/2(단, q는 전자의 전하, ε1은 제1절연막의 유전율, ε2는 제2절연막의 유전율, k는 볼츠만 정수, T는 온도)의 조건을 만족하는 것을 특징으로 하는 반도체 기억소자.
- 제5항에 있어서, 상기 채널영역상의 상기 직선상 영역의 결정립의 수 N과 상기 직선상 영역의 길이 방향의 결정립의 크기 A는,q(N/LWεi)(t1+(ε1/ε2) A/2) > kT/q,εi= (ε1+ε2)/2(단, q는 전자의 전하, L은 상기 채널영역의 길이, W는 상기 채널영역의 폭, ε1은 제1절연막의 유전율, ε2는 제2절연막의 유전율, t1은 제1절연막의 막두께)의 조건을 만족하는 것을 특징으로 하는 반도체 기억소자.
- 제어게이트 영역과 채널영역 사이에 부유 게이트 영역을 갖는 MOS 트랜지스터에 의해 구성된 반도체 기억소자로서,상기 부유 게이트 영역은, 상기 채널영역 표면에 대략 평행하게 직선상으로 배열된 복수의 나노결정으로 구성되는 것을 특징으로 하는 반도체 기억소자.
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