JP3603221B2 - 半導体メモリセルアレイ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、高集積に適した半導体素子およびこれを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より多結晶シリコン（ポリシリコン）を用いたトランジスタが、スタティックＲＡＭ（ＳＲＡＭ）用の素子として用いられている。これに関連する従来技術は、Ｔ． Ｙａｍａｎａｋａ，ｅｔ ａｌ， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， ｐ４７７−４８０，１９９０年に記されている。多結晶シリコントランジスタを活用することにより、集積回路の集積度を向上させることができる。これは半導体基板表面に形成した通常のバルクＭＯＳＦＥＴの上部に絶縁膜を介して、ポリシリコントランジスタを積層形成できるためである。ＳＲＡＭでは１ビット分のメモリセルを構成するにはバルクＭＯＳＦＥＴが４個と多結晶シリコントランジスタが２個必要であるが、多結晶シリコントランジスタはバルクＭＯＳＦＥＴの上部に積層して形成できるため、実質的にはバルクＭＯＳＦＥＴ４個の面積でＳＲＡＭの１個のメモリセルが構成できる。
【０００３】
本発明に関連した他の従来技術としては、Ｋ． Ｎａｋａｚａｔｏ， ｅｔ ａｌ， ＥｌｅｃｔｒｏｎｉｃｓＬｅｔｔｅｒｓ， Ｖｏｌ． ２９， Ｎｏ． ４， ｐｐ３８４−３８５， １９９３年に記載されている単一電子メモリをあげる。この従来技術においては電子１個１個を制御してメモリを構成できたことが報告されている。ただし、動作温度は３０ｍＫという極低温である。
【０００４】
また、本発明に関連した他の従来技術としては、ＭＯＳＦＥＴのランダム電信ノイズ（ＲＴＮ，Ｒａｎｄｏｍ Ｔｅｌｅｇｒａｐｈ Ｎｏｉｓｅ）を挙げることができる。これについては、Ｆ．Ｆａｎｇ， ｅｔ ａｌ， １９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， ｐｐ３７−３８， １９９０年に記されている。ＲＴＮは、電圧一定の条件でＭＯＳＦＥＴのドレイン電流を一定時間に渡って測定すると、電流の高い状態と低い状態の２状態間でランダムに状態遷移が生じる現象である。この電流変化は全電流値の数％にも達する場合があることが知られている。このＲＴＮは、ＳｉとＳｉＯ_２との界面に存在する準位へ１個の電子が捕獲されたり、準位から放出されたりすることによって電流値が変化することが原因である。このようにＲＴＮはＭＯＳＦＥＴの電流雑音の一成分として基礎研究が行なわれているだけであり、これを応用するということは行なわれていない。
【０００５】
【発明が解決しようとする課題】
今日、半導体集積回路の微細加工技術が高度に発展した一方で、今後微細化をさらに続けるのは技術的に困難になりつつある。また仮に技術的には可能であっても、高度な技術を用いることにより製造コストが大きく増大してしまうという問題が顕在化してきている。このため、従来の様に集積回路回路を構成する半導体素子を単純に微細化するのではなく、根本的に新しい方法によって集積度を向上させることが強く求められるようになってきた。一方、上記した従来の多結晶シリコントランジスタの機能は、基本的にゲート電圧でソース・ドレイン間の抵抗を制御できる可変抵抗素子である。従って、ＳＲＡＭのメモリセルを構成するには通常のＳｉ基板に形成したＭＯＳＦＥＴも合わせて６個もの素子が必要であった。これに対して、ＤＲＡＭのメモリセルはＭＯＳＦＥＴが１個とキャパシタが１個によって１ビットの情報を記憶することができるために、集積度がもっとも高いＲＡＭ方式として知られている。しかし、ＤＲＡＭはその容量の無視できないデータ線へ電荷量を読み出す方式であるため、メモリセルのキャパシタンスが数１０ｆＦ程度必要であり、微細化を続けると小さい面積にキャパシタンスを実現することが困難となってきた。浮遊ゲートと制御ゲートとを有するＭＯＳＦＥＴを用いることによって、フラッシュＥＥＰＲＯＭのような不揮発性記憶装置が実現されている。また、同様な不揮発性メモリ用素子として、ＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子が知られている。このＭＮＯＳは、フラッシュＥＥＰＲＯＭの浮遊ゲートの代わりに、ＳｉＯ_２膜とＳｉ_３Ｎ_４膜との界面に電荷を蓄えるものである。このように、浮遊ゲート付きＭＯＳＦＥＴあるいはＭＮＯＳ素子を用いることにより、１トランジスタのみで１ビットの情報を長期間にわたって記憶できるという利点があるが、絶縁膜を通して電流を流すため、書替えに長時間を要する、書替え回数が１００万回程度であるという制限がある。このために、不揮発性記憶装置の用途が限定されると言う問題が有る。
【０００６】
一方、上記Ｎａｋａｚａｔｏらの文献によって論じられている単一電子メモリは、３０ｍＫという極低温でしか動作しないので、メモリを極低温に冷却しなければならないという大きな問題がある。また、この単一電子メモリのセルは１個のキャパシタと２個の能動素子とからなっており、従来のＤＲＡＭに比べると素子数が多いという問題がある。このように素子の微細化に依らずに、従来よりも高集積のメモリを構成するには、ＤＲＡＭのようなキャパシタンス素子を必要とせずに、かつ素子自体に記憶作用を有する素子が望まれる。しかしながら、現在まで、そのようなメモリ素子は知られていない。
【０００７】
従って本発明の目的とするところは、少ない素子数、少ない面積で素子自体が情報記憶機能を有するメモリが構成できるとともに極低温への冷却を必要としない半導体素子およびこれを用いた半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の基本的技術思想による半導体素子は、キャリア（電子）１個のトラップへの捕獲の有／無がＦＥＴの電流値の大小として明確に検出できるまでに、ゲート・チャネル間の容量を小さく設定したことを特徴とするものである。すなわち、トラップへキャリアの捕獲の有無によるＦＥＴのしきい値の大小をディジタル値の”１”と”０”とに対応させることにより、室温においても情報を記憶することができる。
【０００９】
詳しく述べると、本発明の代表的な実施形態による半導体素子は、ソース領域（１）と、ドレイン領域（２）とを有し、上記ソース領域（１）はチャネル領域（３）を介して上記ドレイン領域（２）と接続され、上記チャネル領域（３）はゲート絶縁膜（５）を介してゲート電極（４）と接続され、上記ソース領域（１）と上記ドレイン領域（２）との間の上記チャネル領域（３）の電流経路（６）の近傍には少なくとも１個のキャリアを捕獲する準位（７）が形成されてなり、上記ゲート電極（４）と上記チャネル領域（３）との間の実効的な容量値Ｃｇｃが不等式
１／Ｃｇｃ＞ｋＴ／ｑ^２
（ここでｋはボルツマン定数、Ｔは動作温度、ｑは電子の電荷量である）を満たす程度に小さく設定されたことを特徴とする（図１参照）。
【００１０】
本発明の別の実施形態によれば、ソース領域（１９）と、ドレイン領域（２０）とを有し、上記ソース領域（１９）はチャネル領域（２１）を介して上記ドレイン領域（２０）と接続され、上記チャネル領域（２１）はゲート絶縁膜（２３）を介しゲート電極（２２）と接続され、上記ソース領域（１９）と上記ドレイン領域（２０）との間の上記チャネル領域（２１）の近傍にはキャリアを閉じ込める領域（２４）を少なくとも一個有し、上記閉じ込め領域（２４）と上記チャネル領域（２１）との間にポテンシャルバリア（２５）を有し、上記ゲート電極（２２）と上記チャネル領域（２１）との間の実効的な容量値Ｃｇｃが不等式
１／Ｃｇｃ＞ｋＴ／ｑ^２
（ここでｋはボルツマン定数、Ｔは動作温度、ｑは電子の電荷量である）を満たす程度に小さく設定されたことを特徴とする（図１０参照）。
【００１１】
本発明のさらに別の実施形態による半導体素子は、チャネル領域（２１）と閉じ込め領域（２４）との間の容量値Ｃが、ゲート電極（２２）と閉じ込め領域（２４）との間の容量値Ｃｇｔより大きく設定されており、少なくとも一個のキャリア閉じ込め領域（２４）の他に対する容量値Ｃｔｔ
が不等式ｑ^２／２Ｃｔｔ＞ｋＴ
（ここでｋはボルツマン定数、Ｔは動作温度、ｑは電子の電荷量である）を満たす程度に小さく設定されたことを特徴とする（図１０参照）。
【００１２】
さらにメモリの書き換え可能回数を多くするためには、チャネル領域とキャリア閉じ込め領域との間のバリア（絶縁膜）の劣化が小さいことが求められる。バリア劣化の問題を解決するのに適した本発明の実施形態としては、ソース、ドレイン領域を有し該ソース領域は、チャネル領域（４６）を介してドレイン領域と接続され、該チャネル領域（４６）は、ゲート絶縁膜（５３）を介してゲート電極（５１）と接続され、上記チャネル領域近傍に、周囲をポテンシャルバリアで囲まれた、キャリアを閉じ込める領域（４７）を少なくとも一つ有し、上記キャリア閉じ込め領域（４７）にキャリアを保持することで記憶を行い、上記チャネル領域と上記キャリア閉じ込め領域の間に半導体の材料よりなる、厚さ９ｎｍ以下の薄膜構造（４８）を有することを特徴とするものである（図１７参照）。
【００１３】
本発明の代表的な実施形態の多結晶シリコン素子（図１）の特性は、ドレイン（２）とソース（１）との間の電圧を一定として、ゲート電極（４）とソース間（１）との間の電位差を所定の範囲で繰返し増減させる時、ソース（４）とドレイン（２）との間のコンダクタンスが室温においてもヒステリシスを示すものである（図２参照）。すなわち、図２に示すように、ゲート・ソース間の電圧を第１の電圧Ｖｇ０（０ボルト）と第２の電圧Ｖｇ１（５０ボルト）との間で上下に掃引すると、室温においてもドレイン電流がヒステリシスを示す。これは従来全く知られていなかったことであり、発明者らが実験的に発見したものである。このヒステリシスが生じる理由を以下に説明する。
【００１４】
図１の半導体装置において、ゲートとソース間との電位差Ｖｇｓが０ボルトの時のチャネル領域（３）のバンド図を図４（Ａ）に示す。この図４（Ａ）の紙面の垂直方向にドレイン電流が流れる。なお、以下の説明では、ドレイン・ソース間の電圧がゲート電圧に比べて十分小さい場合を考える。ただし、ドレイン・ソース間の電圧が大きい場合にも、以下の結果はそのまま成り立つ。まず、図４（Ａ）に示すように、多結晶シリコンのチャネル（３）は、ゲート酸化膜（５）と周辺のＳｉＯ_２保護膜（１０）との間にエネルギーの低い井戸状のポテンシャルを形成する。この時、Ｐ型もしくは低不純物濃度のＮ型またはｉ（真性半導体）型のチャネル領域（３）の伝導帯のエネルギーレベル（１１）は高不純物濃度のＮ型ソース（１）中の伝導帯のエネルギーレベルもしくは縮退した高不純物濃度のＮ型ソース中（１）のフェルミレベル（１２）より十分高いため、チャネル（３）中には電子は存在しない。従って、ドレイン電流は流れない。また、チャネル（３）の近傍にはトラップ準位（７）が存在し、キャリアである電子を捕獲することができる。このトラップ準位の原因としては、高いバリアに囲まれたグレイン（多結晶シリコンのチャネル領域（３）の結晶粒）自体による準位、グレイン中の準位、グレインバウンダリ（結晶粒と結晶粒との間の高エネルギーの界面領域）における準位、Ｓｉ−ＳｉＯ_２界面（チャネル領域（３）とゲート酸化膜（５）との界面）の準位、ゲート酸化膜（５）中の準位等が考えられるが、以下の説明にはこのどれであっても構わない。なお、上記実験においてこれらのうちのどれが実際電子を捕獲しているかは現状では明らかでない。種々のレベルを有するトラップ準位のうち、本発明のヒステリシス特性に関与するトラップ準位（７）のエネルギーはソース（１）のフェルミレベル（１２）より十分高いものであり、このトラップ準位（７）に電子は存在しない。ゲート（４）とソース（１）間の電位差Ｖｇｓを０ボルトから低しきい電圧Ｖｌまで増加させていくと、チャネル領域（３）の電位が上昇するので、Ｖｇｓ＝０ボルトの初期値のチャネル（３）のエネルギーレベル（図４（Ａ）参照）と比較して、この０ボルト＜Ｖｇｓ＜Ｖｌの条件では、図４（Ｂ）に示すように電子に対するチャネル領域（３）のポテンシャルが下がる。Ｖｇｓが低しきい電圧Ｖｌに達するとソース領域（１）のフェルミレベルがチャネル領域（３）の伝導帯のエネルギーレベルに近付く（ボルツマン定数をｋ、動作温度をＴとするときｋＴ程度の差になる）ため、チャネル領域（３）中にソースから電子が導入される。これによりドレインＤソース間に電流が流れる。さらに、ゲート電圧を増加させるとチャネル領域中（３）の電子数は更に増加するが、Ｖｇｓがトラップ捕獲電圧Ｖｇ１に達するとトラップ準位（７）のエネルギーがソース領域（１）のフェルミレベル（１２）に近付き、ソース領域（１）から導入された電子の熱エネルギーによる電子の存在分布のため、少なくとも１個の電子がトラップ準位（７）に捕獲される。この時、トラップ（７）の準位はゲート酸化膜（５）と周辺のＳｉＯ_２保護膜（１０）のポテンシャルよりは十分に低いので、トラップ準位（７）に捕獲された電子はその熱エネルギーによりゲート酸化膜（５）と周辺のＳｉＯ_２保護膜（１０）へ移動することはない。また、例えば、Ｓｉ−ＳｉＯ_２界面のこのトラップ準位（７）の近傍にはチャネル領域（３）の多結晶シリコンの高エネルギーのグレインバウンダリが存在するため、トラップ準位（７）に捕獲された電子はこのトラップ準位（７）から移動できなくなる（図４（Ｃ）参照）。この他の電子は移動できるのでドレイン電流は流れ続ける。
【００１５】
このように、トラップ準位（７）に電子が１個捕獲されると１図の多結晶シリコン半導体素子のしきい電圧は低しきい電圧Ｖｌから高しきい電圧Ｖｈに変化するものであり、その理由を下記に説明する。すなわち、図４（Ｃ）の状態からＶｈ＜Ｖｇｓ＜Ｖｇ１の範囲でＶｇｓを下げていくと、チャネル（３）中の電子は減少するが、一般にトラップ準位（７）の周辺には高エネルギーの領域が存在するので、トラップ準位（７）に捕獲された電子はそのまま残る（図５（Ａ））。ゲート電圧がさらにゲート（４）の電圧が低下して、Ｖｇｓ＝Ｖｈとなると、ソース（１）のフェルミレベル（１２）はチャネル（３）の伝導帯のエネルギーレベルよりｋＴ程度離れるので、チャネルの電子はほぼなくなる（図５（Ｂ）参照）。従って、ドレイン電流が流れなくなる。しかし、このようにドレイン電流が流れなくなるしきい値Ｖｈは、トラップ準位（７）に捕獲された電荷量に対応する電圧分だけ低しきい電圧Ｖｌよりも高くなる。さらにＶｇｓを下げていくと、例えばＶｇｓ＝０ボルトに達すると、このゲート電圧の低下に伴ってトラップ準位（７）の周辺の高エネルギー領域の電位が低下して、その結果、低下したエネルギーの領域からトラップ準位（７）に捕獲された電子が電界効果によるトンネリングにより放出される（図５（Ｃ）参照）。このあと、Ｖｇｓを再度上昇させて、上下に掃引すると以上の動作を繰り返すため、電子の捕獲／放出に伴うヒステリシスが観測される。
【００１６】
さらに発明者らは、このヒステリシスがゲート・チャネル間の容量が小さいときにのみ現われることを発見した。上記ヒステリシスを示す素子はゲート長、ゲート幅いずれも０．１ミクロンの素子であるが、ゲート長およびゲート幅が１ミクロンの素子はヒステリシスは示さなかった。すなわち、ヒステリシスが現われるためには、ゲート・チャネル間のキャパシタンスが小さいことが不可欠であり、このことは以下のようにして説明できる。トラップ準位に蓄積された電荷量Ｑｓとしきい値の変化量ΔＶｔ（＝Ｖｈ−Ｖｌ）との間には以下の関係がある。
【００１７】
ΔＶｔ＝Ｑｓ／Ｃｇｃ （１）
ここで、Ｃｇｃは、ゲートと実効的なチャネルとの間のキャパシタンスである。ヒステリシスをメモリとして用いるためには、しきい値の高い状態と低い状態がドレイン電流値の変化として明確に区別できることが必要である。すなわち、しきい値の違いがドレイン電流値の違いとして明確にセンスできることが必要である。このための条件は以下のようにして求めることができる。一般にしきい値Ｖｔを有するＭＯＳトランジスタのドレイン電流Ｉｄは、しきい値の近傍において次式にて表わされる。
【００１８】
Ｉｄ＝ＡＤｅｘｐ［ｑ（Ｖｇｓ−Ｖｔ）／（ｋＴ）］ （２）
ここでＡは比例係数、ｑは電子の電荷量、ＶｇｓはＭＯＳトランジスタのゲート・ソース間電圧、Ｖｔはしきい電圧、ｋはボルツマン定数、Ｔは動作温度である。従ってしきい値Ｖｔ＝Ｖｈの場合のドレイン電流は、
Ｉｄｈ＝ＡＤｅｘｐ［ｑ（Ｖｇｓ−Ｖｈ）／（ｋＴ）］ （３）
であり、しきい値Ｖｔ＝Ｖｌの場合のドレイン電流は、
Ｉｄｌ＝ＡＤｅｘｐ［ｑ（Ｖｇｓ−Ｖｌ）／（ｋＴ）］ （４）
である。これよりＶｔ＝ＶｈとＶｔ＝Ｖｌの二つの状態のドレイン電流値の比は、次式にて表わされる。
【００１９】
Ｉｄｌ／Ｉｄｈ＝ｅｘｐ［ｑ（Ｖｈ−Ｖｌ）／（ｋＴ）］ （５）
従って、ドレイン電流値をセンスして上記２状態を区別するには、式（５）の電流比が最低でも自然対数の底ｅ（＝２．７）以上であることが必要であり、実用的には１０以上あることが望ましい。自然対数の底ｅ以上という条件を用いると、
ΔＶｔ（＝Ｖｈ−Ｖｌ）＞ｋＴ／ｑ （６）
が得られる。従って（１）より、
Ｑｓ／Ｃｇｃ＞ｋＴ／ｑ （７）
である必要がある。電子１個の捕獲によりこの電流センスの条件を満たすには、
ｑ／Ｃｇｃ＞ｋＴ／ｑ （８）
であることが必要になる。式（８）によれば室温動作のためにはＣｇｃは６ａＦ（ここでａ（アト）は１０のマイナス１８乗を意味する）以下であることが必要である。上記ゲート長が１ミクロン程度の素子では、Ｃｇｃは１ｆＦ程度（ここでｆ（フェムト）は１０のマイナス１５乗を意味する）となってしまい、この条件から大きくはずれてしまう。本発明の試作素子では、Ｃｇｃが０．０１ａＦと極めて小さくなっており、このため電子１個が捕獲されるだけで室温でセンスできるほどのしきい値のシフトが生じていることがわかる。
【００２０】
発明者らは、Ｖｇｓを０ボルトとＶｇ１との間に設定して保持することにより、その直前のしきい値が１時間以上に渡って安定に保持されることを見出した。この実験結果を図３に示す。図３は図２のａの条件にてゲート電圧一定でドレイン電流の変化を測定したものである。低しきい値の状態では高い電流レベルが保持され、高しきい値の状態では低い電流レベルが保持された。従ってしきい値のシフトを用いて、情報の保持（記憶）が可能となる。また、この時のドレイン電流をセンスすることによって情報の読出しを行なうことができる。すなわち、電流が基準値（１３）より少ない状態を”１”として読出し、電流が基準値（１３）より多い状態を”０”として読み出すことができる（図３参照）。情報の書込みはゲート電圧を制御して行なうことができる。まず初期状態にはゲート電圧はＶｇ０にあったとする。ゲート電圧を正方向にＶｇ１まで掃引してトランジスタのしきい電圧をＶｈに設定する。これによりディジタル情報の”１”を書込むことができる。その後ゲート電圧を０ボルトまで負方向に掃引してしきい電圧をＶｌに変化させる。これにより、ディジタル情報の”０”を書込むことができる。
【００２１】
以上より、１個の素子によって情報の書込み、保持、読出しが可能であり、従来より少ない素子数（面積）でメモリを構成できる。本発明では、少数の電子を記憶ノードに捕獲することにより記憶を行なうため、浮遊ゲートＭＯＳＦＥＴの様に絶縁膜の劣化により書替え回数が制限されることはない（あるいは相対的に制限が緩い）という特徴がある。以上の図１の実施形態では、キャリア閉じ込め領域としてのキャリアトラップ準位と電流経路としての実効的なチャネル領域との間の相対位置関係（距離）が定まりにくく、素子間のばらつきが大きいという問題がある。これに対して図１０の実施形態に示すように、チャネル（２１）の近傍にポテンシャルバリアにより囲まれたキャリア閉じ込め領域（２４）を独立して設けることにより、このばらつきを小さくすることができる。素子性能安定の観点から、高しきい電圧Ｖｈと低しきい電圧Ｖｌの電圧差であるΔＶｔの素子間ばらつきは小さい方が良い。式（１）はＣｇｔがＣより十分小さい場合に成り立つ式であるが、これ以外の場合も含めると次式で表わされる。
【００２２】
ΔＶｔ＝ｑ／（１＋Ｃｇｔ／Ｃ）Ｃｇｃ （９）
ただし、Ｃｇｃは、ゲート（２２）とチャネル（２１）との間の容量であり、Ｃｇｔはゲート（２２）とキャリア閉じ込め領域（２４）との間の容量、Ｃはキャリア閉じ込め領域（２４）とチャネル（２１）との間の容量である。
【００２３】
一方、発明者らは図１の実施形態ではキャリア閉じ込め領域がキャリアトラップ準位であるため、式（９）の中ではキャリア閉じ込め領域とチャネルとの間の容量Ｃが最もばらつきやすいことを見出した。Ｃが変動してもΔＶｔがあまり変化しないためにはＣｇｔがＣより十分小さいことが必要である。図１０の実施形態では、ゲート電極（２２）とキャリア閉じ込め領域（２４）との間のゲート絶縁膜（２３）の大きな膜厚によりゲート（２２）とキャリア閉じ込め領域（２４）との間の容量Ｃｇｔは小さな値設定され、一方キャリア閉じ込め領域（２４）とチャネル（２１）の間の絶縁膜（２５）の小さな膜厚によりキャリア閉じ込め領域（２４）とチャネル（２１）との間の容量Ｃは大きな値に設定されることができる。一方、容量値Ｃｔｔのキャリア閉じ込め領域（２４）への情報の保持においては、熱的なゆらぎに対する安定性を確保する必要がある。温度Ｔ（Ｔは絶対温度）の系においては、一般にｋＴ（ｋはボルツマン係数）程度のエネルギーゆらぎが存在する。安定な情報保持の為には、電子一個を捕獲することによるエネルギー変化ｑ^２／２Ｃｔｔがこのゆらぎより大きい、すなわち不等式
ｑ^２／２Ｃｔｔ＞ｋＴ （１８）
が成立することが必要である。式（１８）によれば室温動作のためにはＣｔｔは３ａＦ以下であることが必要である。
【００２４】
又、本発明の別の実施形態（図１７）では、記憶領域（４７）とチャネル（４６）との間の絶縁膜（４９，５０）中に、半導体の薄膜構造（４８）を設けて、絶縁膜（４９，５０）の劣化を低減する。すなわち、本実施形態による半導体素子では、絶縁膜（４９，５０）中に、薄膜構造（４８）による量子閉じ込め効果によってポテンシャルバリアを設けることで、薄膜構造（４８）に絶縁膜と実効的に同じ役割を果たさしめ、実際の絶縁膜厚を小さくすることを可能にする。図１７に示すように、絶縁膜（４９，５０）中に設けた半導体薄膜（４８）は、その膜厚方向の量子閉じ込めの効果によってエネルギー準位が伝導帯よりシフトしており、実質的には記憶領域と書き込み、消去のキャリア供給領域との間のポテンシャルバリアの役割を果たす。この理由を、下記に詳述する。半導体薄膜（４９）の膜厚をＬ、薄膜中のキャリアの有効質量をｍ、プランク定数をｈとすると、膜厚方向の閉じ込めの効果によるキャリアの量子波動の最低のエネルギー状態のエネルギーは、近似的に次式で与えられる。
【００２５】
ｈ^２／８ｍＬ^２ （１９）
この量子閉じ込め効果によるエネルギーシフトが熱的エネルギーゆらぎを考慮に入れた場合にポテンシャルバリアとして有効なためには、不等式
ｈ^２／８ｍＬ^２＞ｋＴ （２０）
が成立していることが必要となる。式（２０）より、半導体にＳｉを用いた場合、室温でバリアが有効となる膜厚は９ｎｍ以下ということになる。従って、チャネル（４６）とキャリア閉じ込め領域（４７）との間で絶縁膜（４９，５０）を介して双方向でキャリアが移動する際に、キャリアが半導体薄膜（４８）中に短時間に存在する確率はあるものの、キャリアが半導体薄膜（４８）中に長時間存在する確率は極めて低くなる。その結果、チャネル（４６）とキャリア閉じ込め領域（４７）との間のキャリアの移動に際して、半導体薄膜（４８）はキャリアの一時的通過領域として動作するので、半導体薄膜（４８）は結果としてキャリア閉じ込めを行うことはできずにポテンシャルバリアとして働くこととなる。この構造においては、この構造を用いない場合と比べて、より小さい絶縁膜厚で同様なバリアの効果を実現できる。そのために、絶縁膜（４９，５０）の膜疲労が小さい。この膜疲労を更に小さくするためには、多層の半導体薄膜（４８）を形成することも可能であろう。このように絶縁膜中に半導体薄膜を設けるこの構造ではさらに、キャリア閉じ込め記憶領域と書き込み、消去のキャリア供給領域との間のポテンシャルバリアの高さを適切に設定できるという利点をもつ。量子閉じ込めによるエネルギーシフトはその閉じ込め領域の大きさＬで決まるために、薄膜の材質以外に膜厚Ｌでバリア高さを調整できるからである。従来の構造では、バリア高さは絶縁膜の材質のみで決まっている。本発明の他の目的と特徴は、以下の実施例から明らかになろう。
【００２６】
【発明の実施の形態】
以下には、本発明の具体的な実施例による記憶素子を説明する。図１は本実施例による記憶素子の構造図を示す。ソース（１）、およびドレイン（２）は、高不純物濃度ｎ型の多結晶シリコンからなる領域である。チャネル部（３）は、ノンドープの多結晶シリコン領域である。このソース（１）、ドレイン（２）、チャネル（３）は多結晶シリコンからなる薄く、細い線から構成される。実際に発明者らが試作した例では、チャネル幅が０．１ミクロンであり、厚さが１０ｎｍである。このソース（１）、ドレイン（２）の端部にはより膜厚の厚い多結晶シリコンコンタクト部が接続されており、この多結晶シリコン上で金属配線と接続する。例えば、この多結晶シリコンコンタクト部はチャネル部（３）の１０倍の厚さの０．１ミクロンとする。これは、薄い多結晶シリコン上に直接コンタクト孔を開けようとすると、多結晶シリコン自体がエッチングされてなくなってしまうからである。ゲート（４）はゲート絶縁膜（５）を介してチャネル（３）と交差するように設けられている。本実施例ではゲート（４）の膜厚は、０．１ミクロンである。尚、本実施例においては、チャネル（３）となる多結晶シリコン膜の周りは、すべてＳｉＯ_２（１０）によって囲んでいる。ＳｉＯ_２の誘電率はシリコンの約１／３であるので、ＳｉＯ_２によって囲むことによりチャネル（３）とゲート電極（４）とのキャパシタンスは小さくなる。これが室温においてヒステリシスが実現できている理由の一つである。また、本実施例においては、チャネルの多結晶シリコンはＳｉＯ_２上に１０ｎｍの薄いａ（アモルファス）−Ｓｉを堆積した後、７５０°Ｃの熱処理により結晶化を行なって形成した。この熱処理中、ａ−Ｓｉ中ではシリコンの結晶粒が成長していくが、結晶粒の大きさが膜厚に達すると、膜に垂直方向にはそれ以上結晶成長を行なうことができなくなる。これと同時に、膜と並行方向への結晶成長の速度も遅くなる。このため、横方向の結晶粒の大きさがほぼ膜厚と等しくなる。以上より、本実施例は、結晶粒が極めて小さいという特徴がある。このように結晶粒が小さいことは、やはりゲート・チャネル間の容量を小さくすることに貢献する。これを以下に説明する。しきい値近傍の低電流の領域では、実際に電流が流れているのはチャネル（３）の中でも最も抵抗の小さい少数の電流経路（６）となる（図１参照）。実際には電子が結晶粒を次々に渡り歩くことによって電流は流れる。本実施例では結晶粒のサイズが小さいため、この電流経路も極めて細くなっている。このため、図１に示すように実際に電子が存在する領域はチャネル全域に比べかなり小さくなる。このために、ゲートと実効的なチャネルとの間の容量Ｃｇｃは小さくなっている。本試作素子では、しきい値の変化の効果を最大限拡大して観測するため、Ｃｇｃを極めて小さく設定した。このため、動作に必要な電圧の範囲が数１０Ｖと大きくなっている。Ｃｇｃをより大きく設定することによって、動作範囲を通常の集積回路で用いられている数Ｖの範囲に設定することが可能である。具体的には、ゲート酸化膜（５）の膜厚をもっと薄くすることことやゲート長やゲート幅をもっと大きくすればよい。これは技術的には容易に達成できる。本実施例では、チャネル部を多結晶シリコンによって形成したが、結晶Ｓｉ基板の表面に形成された通常のバルクＭＯＳＦＥＴにおいても、ゲート・チャネル間の容量を上記条件を満たす程度に小さくすることができればヒステリシスは実現でき、記憶素子として用いることができる。バルクＭＯＳＦＥＴの場合には、上記のような結晶粒の効果は無く、また下側が誘電率の高いＳｉによって覆われているため上記多結晶シリコンの場合に比べて素子の寸法を小さくする必要がある。従って製造がより難しくなるが、バルクのＭＯＳＦＥＴの方がキャリアの移動度が大きいため、大きな電流値を流すことができ、高速動作に適するという利点がある。あるいは、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のＭＯＳＦＥＴを用いても上記ヒステリシスを実現することができる。ＳＯＩ構造は絶縁膜の上に単結晶シリコンを成長させ、その中にＭＯＳＦＥＴを作製する技術である。このＳＯＩの方がバルクＭＯＳＦＥＴに比べてゲート・チャネル間の容量を小さくできるので、バルクＭＯＳＦＥＴ構造を用いるよりは、大きな寸法でヒステリシスを実現できる。上記例では電子を伝導させるｎチャネル型の場合を例に説明したが、正孔を用いても同様の動作ができる。また、チャネル領域にはシリコン以外の半導体を用いることもできる。また、本実施例では、ゲート（４）がチャネル（３）の下側にある場合を示したが、ゲートを上側に作製しても同様の動作が可能である。また、チャネルの上と下の両側にゲートを設けることも可能であり、動作は上記の場合と同様である。さらにゲートをチャネルの横に設けることも可能である。また、ゲートをチャネルの両横に設けることも可能である。
【００２７】
次に本半導体素子を用いたメモリ集積回路について図６を用いて説明する。図６には、図１の多結晶シリコン記憶素子を用いた記憶装置の構成を示す。半導体素子の特性は図７に示すような特性を仮定する。すなわち、ゲート・ソース間にＶｗの電圧が印加されると、素子は”１”状態（高しきい値Ｖｈ状態）となる。逆にゲート・ソース間に−Ｖｗの電圧が印加されると、素子は”０”状態（低しきい値Ｖｌ状態）となる。ゲート・ソースあるいはゲート・ドレイン間に−Ｖｗ／２ないしＶｗ／２の電圧が印加されても、しきい電圧は変化しない。この特性は図２の特性において全体にしきい電圧を低くしたものであり、試作素子のチャネル部にドナー不純物を導入することによって実現することができる。尚、図６においてはＭＰ１−ＭＰ４は、図１の構造と図７の特性を有する本発明の半導体素子である。それぞれのゲート端子はワード線に接続され、ドレイン端子はデータ線に接続されており、ソース端子は接地されている。ディジタル情報を書込むには、図６のワード線駆動回路とデータ線駆動回路によって以下のように行なう。”１”をＭＰ１に書き込むには、ワード線１をＶｗ／２に設定し、データ線１を−Ｖｗ／２に設定する。この他のワード線、データ線は０Ｖとする。これにより、ＭＰ１のゲート・ドレイン間にＶｗの電圧が印加され、ＭＰ１は”１”状態（高しきい値状態）となる。この時、ＭＰ１以外の素子にはＶｗ／２以下の電圧しか印加されないのでしきい電圧は変化しない。”０”をＭＰ１に書き込むには、ワード線１を−Ｖｗ／２に設定し、データ線１をＶｗ／２に設定する。これにより、ＭＰ１のゲート・ドレイン間に−Ｖｗの電圧が印加され、ＭＰ１は”０”状態（低しきい値状態）となる。この時、ＭＰ１以外の素子には−Ｖｗ／２以上の電圧しか印加されないのでしきい電圧は変化しない。情報の読出しは、以下のように行なう（図６参照）。データ線駆動回路の中ではデータ線は負荷素子を介して電圧源と接続する。一方、データ線の他端はセンスアンプと接続する。ＭＰ１の情報を読出す場合を考える。このためには選択されたワード線１を０Ｖとし、他の非選択のワード線２を−Ｖｗ／２とする。ＭＰ１が”１”状態のときは、ＭＰ１はオフ状態となり、データ線はハイ状態のままである。ＭＰ２が仮に”０”状態であっても、非選択ワード線が−Ｖｗ／２となっているためＭＰ１は電流は流さない。ＭＰ１が”０”状態の時には、データ線１からＭＰ１を介して接地線へ電流が流れ、データ線１の電位が下がる。これをセンスアンプにより増幅して読み出し動作が完了する。このように記憶装置を構成することができる。
【００２８】
本記憶装置では図８に示すようにメモリのデコーダ、センスアンプ、制御回路、出力回路等の周辺回路をＳｉ基板表面に形成した通常のバルクＭＯＳＦＥＴを用いて実現し、図１のＭＰ１−ＭＰ４の記憶素子を含むメモリセルアレーは絶縁膜を介してその上部に作製することができる。このようにＭＰ１−ＭＰ４の記憶素子の多結晶シリコンはバルクＭＯＳＦＥＴの上部に作製することができるからである。この構成によって、周辺回路の面積が省略でき従来のダイナミックＲＡＭに比べて約２倍高集積の集積回路が実現できる。尚、図８ではバルクＭＯＳＦＥＴと多結晶シリコンとの間には実際には配線層が有るが、この配線層は図では省略されている。このように本記憶装置は、１素子によって１ビットの情報を記憶できるため高集積のメモリ集積回路が構成できる。また上記したように周辺回路とメモリセルとを積層化することによりさらに集積度を高めることができる。また、通常のダイナミックＲＡＭのように電荷量を読み出す必要がなく、データ線にスタティックに信号を発生することができる。このため、微細化を進めてもＳ／Ｎ比が小さくなることがない。また、長時間にわたり蓄積情報を蓄えることができ、ＤＲＡＭの様にリフレッシュは不要である。このため、消費電力を小さくでき、周辺回路を簡素化することができる。以上により、従来のＤＲＡＭより２倍以上高集積なメモリが実現でき、１ビット当たりのコストを半分以下にすることができる。また、情報の保持に必要な電力も従来より大幅に小さくすることができる。上記記憶装置の例では、図７に示す様にＶｌが負でＶｈが正の場合を説明した。記憶素子のしきい電圧Ｖｌ、Ｖｈがこれより高い場合には、その分だけゲートを制御する信号を高く設定することにより同様の動作ができる。
【００２９】
次に本実施例の製造工程を図９を用いて説明する。初め、ｐ型Ｓｉ基板（１４）の表面にｎチャネルＭＯＳ（１５）とｐチャネルＭＯＳ（１６）（すなわちＣＭＯＳデバイス）を作製し、その上に絶縁膜を形成し、さらに金属配線（１７）を作製する（図９（Ａ））。この後、層間の絶縁膜（１８）を堆積し、表面の凹凸を小さくする平坦化を行なう。次に記憶素子のゲート電極（４）となる多結晶シリコン領域を作製する。この多結晶シリコンにはｎ型不純物を高濃度にドープして低抵抗とする。ゲート絶縁膜（５）となる５０ｎｍ程度のＳｉＯ_２膜を化学気相堆積（ＣＶＤ）法により堆積し、その上にチャネルとなるアモルファスシリコンを堆積する。これをパターニング後、ソース（１）、ドレイン領域（２）にＡｓ、Ｐ等のｎ型不純物をイオン注入し、およそ７５０°Ｃでアニールしてチャネル（３）は多結晶シリコンとなる。この上にＳｉＯ_２の保護膜（１０）を形成し、本発明の高集積記憶装置が実現できる（図９（Ｂ））。図示されてはいないが、この上部にさらに導電層を設けることによって、電気的雑音をシールドすることができ、メモリの信頼性を向上させることができる。
【００３０】
（実施例２）
図１０は、本発明の第２の実施例を示す。基板はＳＯＩ基板を用いる。ソース（１９）、およびドレイン（２０）は高不純物濃度ｎ型のシリコンからなる低抵抗領域であり、その間のシリコンのチャネル（２１）は細線となっている。又、チャネルの上にはＳｉＯ_２の薄膜（２５）が形成されており、その上にシリコンの結晶粒でキャリアを閉じ込める記憶領域（２４）が形成されている。さらにその上に、ゲート絶縁膜（２３）をはさんで、ゲート電極（２２）が設けられている。本実施例においては、チャネル（２１）の線幅が細いことからゲート電極（２２）とチャネル（２１）との間の容量値Ｃｇｃは小さくなる。書き込み、消去はゲートの電位を変えることで行なう。記憶領域（２４）へチャネル内の電子が絶縁膜（２５）によるポテンシャルバリアを越えて注入されることにより書き込みが行われ、一方、消去される場合は、記憶領域（２４）から電子が引き出される。本実施例では記憶領域（２５）への書き込み、消去はチャネルとの電子のやりとりで行なうが、チャネル以外からこれを行なってもよい。この事情は以下の実施例でも同様である。又、本実施例ではソース、ドレイン、チャネルにＳｉを、絶縁膜にＳｉＯ_２を用いているが、容量が所定の条件を満足していれば、ソース、ドレインは他の半導体でも金属でもよく、絶縁膜も他のものでもよい。又、本実施例では記憶領域はチャネルの上に設けてあるが、これは下でも横でも構わない。本実施例ではＳＯＩ基板を用い、ソース、ドレイン、チャネルには単結晶Ｓｉを用いているが、実施例１と同様に、多結晶シリコンでこれを形成してもよい。この場合、実施例１との相違は、記憶領域（２４）を独立に設けるという点にある。さらに、チャネル・記憶領域間の絶縁膜とゲート・記憶領域間の絶縁膜が同一の材料である必要はない。本実施例ではキャリアに電子を用いたが、ホールを用いてもよい。これは以下の実施例でも同じである。本実施例においては、記憶ノード（２４）についても、小さい結晶粒を用いること、Ｓｉ結晶粒（２４）のまわりをＳｉＯ_２（２３，２５）で囲うことで周りとの間の寄生容量を小さくしている。結晶粒（２４）が小さいため容量値Ｃｔｔは自己容量で計算してよい。誘電率εの物質に囲まれた半径ｒの球体の自己容量は、４πεｒで与えられる。例えば、粒径１０ｎｍのシリコン結晶粒の場合には、記憶ノードの容量Ｃｔｔは約１ａＦとなる。
【００３１】
図１１にはチャネル、キャリア閉じ込め領域、ゲート付近の拡大図を示す。図１２に示すように、ゲート・ソース間の電圧を第１の電圧Ｖｇ０（０ボルト）と第２の電圧Ｖｇ１（５ボルト）との間で上下に掃引すると、ドレイン電流がヒステリシスを示す。このときの、図１１のｂ−ｂ’におけるのポテンシャル分布図を図１３、図１４に示す。このヒステリシスが生じる理由を以下に説明する。図１０の半導体装置において、ゲートとソース間との電位差Ｖｇｓが０ボルトの時のチャネル領域（２１）のポテンシャル図を図１３（Ａ）に示す。これは図１２の状態（２５）に対応する。尚、この図１３（Ａ）の紙面の垂直方向にドレイン電流が流れる。なお、以下の説明では、ドレイン・ソース間の電圧がゲート電圧に比べて十分小さい場合を考える。ただし、ドレイン・ソース間の電圧が大きい場合にも、以下の結果はそのまま成り立つ。まず、図１３（Ａ）に示すように、チャネル（２１）は、記憶領域（２４）との間のポテンシャルバリア（２５）や周辺のＳｉＯ_２膜（２３）に囲まれたエネルギーの低いポテンシャルを形成する。従って、Ｓｉの結晶粒よりなる記憶領域（２４）は絶縁膜（２３，２５）で囲まれており、キャリアである電子を捕獲することができる。Ｐ型もしくは低不純物濃度のＮ型またはｉ（真性半導体）型のチャネル領域（２１）の伝導帯のエネルギーレベルは高不純物濃度のＮ型ソース（１９）中の伝導帯のエネルギーレベルもしくは縮退した高不純物濃度のＮ型ソース中（１９）のフェルミレベルより十分高いために、チャネル（２１）中には電子は存在しない。従って、ドレイン電流は、流れない。尚、キャリア閉じ込め領域（２４）のエネルギーは、ソース（１９）のフェルミレベルより十分高いものであり、この領域（２４）に電子は存在しない。ゲート（２２）とソース（１９）との間の電位差Ｖｇｓを０ボルトから低しきい電圧Ｖｌまで増加させていくと、チャネル領域（２１）の電位が上昇するので、図１３（Ｂ）に示すように電子に対するチャネル領域（２１）のポテンシャルが下がり、チャネル領域（２１）中にソース（１９）から電子が導入される。これによりドレインＤソース間に電流が流れる。さらに、ゲート電圧を増加させるとチャネル領域中（２１）の電子数は更に増加するが、図１３（Ｃ）に示すように、Ｖｇｓが書き込み電圧Ｖｇ１に達すると記憶領域（２４）のエネルギーが下がり、チャネルとの間の電位勾配が大きくなるため、電子の熱エネルギー分布やトンネル現象によって、ポテンシャルバリア（２５）を乗り越えて少なくとも１個の電子が記憶領域（２４）に捕獲される。これは図１２の状態（２７）から状態（２８）への遷移に対応する。この結果、図１４（Ａ）に示すように、記憶領域（２４）に捕獲された１個の電子によるクーロン・ブロッケードが発生するとともに記憶領域（２４）のポテンシャルは上昇して、それ以上の電子が記憶領域（２４）に注入されるのを阻む。
【００３２】
このように、記憶領域（２４）に電子が１個捕獲されると図１０の半導体素子のしきい電圧は低しきい電圧Ｖｌから高しきい電圧Ｖｈに変化するものであり、その理由を下記に説明する。すなわち、図１４（Ａ）の状態からＶｈ＜Ｖｇｓ＜Ｖｇ１の範囲でＶｇｓを下げていくと、チャネル（２１）中の電子は減少するが、チャネルとの間にはポテンシャルバリア（２５）が存在し、記憶領域（２４）に捕獲された電子はそのまま残る。さらにゲート（２２）の電圧が低下して、Ｖｇｓ＝Ｖｈとなると、ソース（１９）のフェルミレベルはチャネル（２１）の伝導帯のエネルギーレベルよりｋＴ程度離れるので、チャネルの電子はほぼなくなる（図１４（Ｂ）参照）。従って、ドレイン電流が流れなくなる。これは図１２の状態（２９）に対応する。しかし、このようにドレイン電流が流れなくなるしきい値Ｖｈは、記憶領域（２４）に捕獲された電荷量に対応する電圧分だけ低しきい電圧Ｖｌよりも高くなる。さらにＶｇｓを下げていくと、例えばＶｇｓ＝０ボルトに達すると、このゲート電圧の低下に伴って記憶領域（２４）とチャネル（２１）との間の電位勾配が大きくなる。その結果、記憶領域（２４）に捕獲された電子が、電子の熱エネルギー分布と電界効果によるトンネリングにより放出される（図１４（Ｃ）参照）。電子が放出された状態のポテンシャル図は、始めの図１３（Ａ）に等しい。従って、半導体素子は、図１２の状態（２５）にもどるわけである。このあと、Ｖｇｓを再度上昇させて、上下に掃引すると以上の動作を繰り返すため、電子の捕獲／放出に伴うヒステリシスが観測される。この構造においても電子一個の有無を電流値として検出するためには、式（８）の条件が必要である。
【００３３】
次に、本実施例の製造工程を説明する。図１０に示すようにＳＯＩ基板を用い、ホトエッチング技術を用いて、ソース（１９）、ドレイン（２０）、チャネル（２１）を形成する。チャネルは細線に加工する。ソース、ドレインはｎ型不純物を高濃度にドープする。チャネルは低不純物濃度のｎ型、又はｉ型、又はＰ型にドープする。次にＣＶＤ法でＳｉＯ_２膜（２５）を堆積して、さらにＣＶＤ法（化学気相堆積法）でシリコンの結晶粒（２４）を形成する。その後再びＣＶＤ法でＳｉＯ_２膜（２３）を堆積し、金属膜を蒸着した後にホトエッチング技術でゲート電極（２２）を形成する。記憶領域であるシリコン結晶粒（２４）の半径ｒを微細に形成するためには、ＣＶＤ法による堆積物の形成の初期に生じる核をシリコン結晶粒（２４）として利用する。このために、このＣＶＤ法によるシリコン結晶粒（２４）の形成は低温かつ短時間で終了することが望ましい。
【００３４】
（実施例３）
図１５は本発明の第３の実施例を示す。実施例２と相違する点は、二つのゲート電極（３１），（３２）でチャネル（３３）及びキャリア閉じ込め領域（３４）をはさんだ構造をとっていることである。従って、書き込み、消去はゲート電極１（３１）のほかに、ゲート電極２（３２）でも行なえる点で実施例２と異なる。さらに、実施例２の素子を集積した場合等には、外部の電位変動の影響によりキャリア閉じ込め領域、チャネル領域付近の電位が変動することが予想されるが、本実施例ではゲート電極により両側からシールドしているため外部の電位変動の影響を受けにくいという特徴がある。
【００３５】
（実施例４）
図１６は本発明の第４の実施例を示す。ソース（３５）、ドレイン（３６）がシリコン半導体結晶基板内に形成されたバルクＭＯＳ構造のチャネル（３９）の上に絶縁膜（４０）を設け、その上に複数個のシリコン結晶粒（４１）を形成し、その上に再び絶縁膜（４２）を形成し、さらにソース（３５）、ドレイン（３６）を結ぶ方向に隙間を設ける形状のゲート電極２（３８）を設け、絶縁膜（４３）を介してその上にゲート電極１（３７）を設ける。ソース（３５）、およびドレイン（３６）は高不純物濃度ｎ型のバルクのシリコンからなる領域であり、その間はＰ型の領域（４４）である。ゲート電極１（３７）に正の電圧をかけることでこのＰ型領域の表面に電子を誘起しチャネル（３９）を形成するが、この時ゲート電極２（３８）の電位はゲート電極１（３７）よりも低く設定するので、ゲート電極２（３８）は静電シールド電極として動作するようになる。その結果、チャネル（４５）はゲート電極２の細い隙間の領域のみに形成され、ゲート電極１（３７）とチャネル（３９）との間の実効的な容量値Ｃｇｃは小さくできる。書き込み、消去はゲート電極１（３７）またはゲート電極２（３９）あるいは基板（４４）の電位を変えることで実施例３と同様に行なうことができる。
【００３６】
（実施例５）
図１７（Ａ）は本発明の第５の実施例を示す。電流の流れる方向は紙面垂直方向であり、チャネル、キャリア閉じ込め領域付近を拡大して示してある。ソース、ドレインの形状は実施例２と同様である。本実施例は、実施例２において、Ｓｉのチャネル（４６）とＳｉ結晶粒の記憶領域（４７）との間のＳｉＯ２絶縁膜（４９）、（５０）中にＳｉの薄膜（４８）を設けた構造をとっている。チャネル（４６）内のキャリアは、この薄膜部（４８）を経て記憶領域（４７）に達する。この構造のポテンシャル図を図１７（Ｂ）に示す。この薄膜部（４８）では厚さ方向の量子閉じ込めの効果からエネルギーシフト（５２）が発生し、薄膜部（４８）はチャネル（４６）内の電子がキャリア閉じ込め領域（４７）に移ろうとする場合のバリアの役割を果たす。この結果、同じバリアの効果を果たすのに、本構造を用いない場合のチャネル、キャリア閉じ込め領域間のＳｉＯ２膜（図１０（２５））の膜厚と比較し、チャネルとキャリア閉じ込め領域との間のＳｉＯ２膜（４９），（５０）の膜厚の和が小さくともよくなる。従って、絶縁膜の膜疲労を低減でき、メモリの書換え回数を増加させることができる。なお、本実施例で述べた量子閉じ込め効果を用いたポテンシャルバリアはキャリアを閉じ込める領域（４７）に出し入れするキャリアの数が多くとも絶縁膜の疲労防止に効果がある。
【００３７】
（実施例６）
実施例６では本発明による半導体記憶装置のメモリ読み出し回路の構成を、図１８、図１９を用いて説明する。以降、図１の実施例、図６の実施例、図１０の実施例、図１５の実施例、図１６の実施例、図１７の実施例のいずれかである本発明の半導体素子を図１８上部に示すようにキャリア捕獲部を黒丸の記号で表して、通常のＦＥＴと区別する。図１８には１ビット分のメモリセルの回路図（同図（ａ））と、読み出し、書き込み時におけるワード線（Ｗ）とデータ線（Ｄ）に印加する電圧（同図（ａ））と、さらにメモリセルに用いた半導体素子ＭＭ７のドレイン電流のゲート電圧（ゲート・ソース間）電圧に対する依存性（同図（ｃ））とを示す。この回路構成自体は図６に示した実施例１と同じである。
【００３８】
図１９にはメモリセルＭＭ１に記憶した情報を読み出すための回路構成を示す。図では省略したがＭＭ１と同様なメモリセルが多数アレー上に配置されている。情報を記憶するＭＭ１は、従来の通常のＭＯＳＦＥＴに比べると流せる電流値が小さい。これは、ゲート・チャネル間の容量を小さく設定しているためである。この少ない電流値を安定に高速に読み出すための構成を以下に説明する。半導体素子ＭＭ１からなるメモリセルはデータ線Ｄに接続され、このデータ線（Ｄ）はデータ線選択スイッチＭ５を介して差動増幅器の入力トランジスタＭ９と接続されている。さらに、データ線Ｄと対になった別のデータ線（Ｄｎ）にはＭＭ５，ＭＭ６からなるダミーセルが接続されている。Ｄｎはやはりデータ線選択スイッチＭ６を介して差動増幅器の他方の入力トランジスタＭ１０のゲート端子と接続されている。次にＭＭ１の情報を読み出す動作を説明する。この時の信号のタイミングを図２０に示す。ＭＭ１は”０”が書き込まれておりしきい電圧が低い状態である場合を考える。ダミーセルＭＭ５，ＭＭ６には常に予め”０”を書き込んでおく。読み出し時にはまずＳ２をローレベルにしてＤ，Ｄｎの双方を電源電圧Ｖｒにプリチャージしておく、これと同時にＳ３，Ｓ４をハイレベルにしてデータ線Ｄ，Ｄｎを差動増幅器の入力Ｍ９、Ｍ１０に接続する。これとやはり同時期にＳ５，Ｓ６をハイレベルにして、差動増幅器を活性化し、出力（ＯＵＴ，ＯＵＴｎ）をイコライズする。ワード線Ｗ１とＷＤをローレベルからハイレベルに変化させてセルＭＭ１とダミーセル（ＭＭ５，ＭＭ６）を選択すると、ＭＭ１はオン状態となり、データ線Ｄの電位が下がってくる。同時にダミーセルＭＭ５，ＭＭ６がオン状態となり、データ線Ｄｎの電位がやはり下がってくる。しかし、ダミーセルはＭＭ５とＭＭ６が直列に接続されているため、電流駆動能力がＭＭ１に比べ小さく、Ｄｎの電位変化はＤにくらべ緩やかである。Ｄ，Ｄｎのデータが確定した時、Ｓ６をローレベルにして差動増幅器を動作可能な状態とする。ＤとＤｎとの電位差は差動増幅器により増幅され出力（ＯＵＴ）はハイレベルとなり、出力（ＯＵＴｎ）はローレベルとなる。これによりＭＭ１の”０”の読み出しは完了する。ＭＭ１が”１”となっているときには（しきい値が高く電流があまり流れない場合）データ線Ｄはプリチャージされたままあまり下降せず、Ｄｎの電位の方が早く下降する。このＤ，Ｄｎの電位差を差動増幅器により増幅して読み出し動作が完了する。ＭＭ２からなるセルを読むときには、ＭＭ３およびＭＭ４がダミーセルとなる。ダミーセルは各データ線に１個設けるだけでよく、面積の増加分は小さい。
【００３９】
以上の回路構成をとることにより、Ｄ，Ｄｎに僅かな電位差が発生するだけで読み出しが可能となる。このため、データ線ＤからＭＭ１を通して放電すべき電荷量が少なくともよく、このため高速動作が可能となる。この例では、ダミーセルの電流をメモリセルの電流のほぼ半分にする手段としてＭＭ５とＭＭ６とを直列に接続したが、チャネル幅を半分にすることや、印加するゲート電圧を下げることによってもこの参照電位を発生することができる。
【００４０】
図２１は、この半導体記憶装置のメモリセルのレイアウト配置を示す。図２１（ａ）には隣合った４セルの回路図を示し、これに対応するマスクレイアウトを同図（ｂ）示す。ワード線Ｗ９１に接続される２つのメモリセルＭＭ９１とＭＭ９２では同一のゲート電極を共有することにより、配線を省いている。また、同一のデータ線Ｄ９１に接続される２つのメモリセルＭＭ９３，ＭＭ９１では、拡散層を直接接続し、１個のコンタクトを共有化することにより面積を削減している。
【００４１】
（実施例７）
本発明による半導体記憶装置の他の実施例を、図２２、２３を用いて説明する。本実施例は、実施例６よりもさらに高速読み出しが可能な構成を示す。図２２（ａ）は同一のサブデータ線（Ｄ）に接続された複数のメモリセルＭＭ５１，ＭＭ５２，ＭＭ５３をまとめたセルセットの回路図を示し、同図（ｂ）には記憶素子ＭＭ５１に書き込みおよび読み出しを行なうときに印加する電圧を示し、同図（ｃ）にはＭＭ５１の特性を示し、図２３にはこのセルセットを用いて構成したメモリ構成を示す。本実施例が実施例６と最も大きく異なる点はデータ線がメインデータ線（ＭＤ５１）とサブデータ線（Ｄ）とに階層化されている点であり（図２３参照）、これにより高速に読み出すことが可能となる。図２２（ａ）に示すようにメモリセルＭＭ５１−ＭＭ５３のソース端子はサブデータ線Ｄに接続されている。このサブデータ線はＭ５３，Ｍ５２からなるプリアンプに接続されており、このプリアンプ（ＰＡ５１）の出力がメインデータ線ＭＤ５１に接続されている（図２３参照）。メインデータ線ＭＤ５１にはこのようなセルセットがプリアンプを介して複数個接続されている。ＭＤ５１は差動増幅器からなるメインアンプ（ＭＡ５１）の入力の一方に接続されている。セルセットがアレー状に並べられたものの一列はダミーセルからなる。ダミーセル（例えばＭＭ５４）はやはりプリアンプ（ＰＡ５２）を介して別のメインデータ線ＭＤ５２に接続され、ＭＤ５２はメインアンプＭＡ５１の他方の入力端子に接続されている。ダミーセルセットのプリアンプＰＡ５２はプリアンプＰＡ５１に比べ電流駆動能力がほぼ半分になるように設計しておく。これは例えばトランジスタのチャネル幅を半分にすることにより実現できる。
【００４２】
ＭＭ５１の情報を読み出す動作を、以下に説明する。まずダミーセルＭＭ５４には”０”の情報を予め書き込んでおく。まずＭＭ５１には情報”０”が記憶されている場合を考える。まずＳ５２にハイレベルＶｒを印加しＳ５１を接地レベルとすることにより、サブデータ線Ｄを接地レベルとしておく。またセルセットを選択するためＳ５３にハイレベルを印加しＭ５２を導通状態とする。同時に、メインデータ線ＭＤ５１、ＭＤ５２をハイレベルＶｒにプリチャージしておく。ワード線Ｗがローからハイレベル（Ｖｒ）となるとＭＭ５１が導通状態となり、Ｐ（＝Ｖｒ）からＭＭ５１を通してサブデータ線Ｄが充電される。これにより、Ｍ５３がオン状態となり、メインデータ線ＭＤ５１がＭＭ５２，ＭＭ５３を通って放電され，ＭＤ５１の電位が下がる。これと同様の動作により、同じワード線に接続されているダミーセルＭＭ５４がオン状態となりプリアンプＰＡ５２が働いてメインデータ線ＭＤ５２が放電され、ＭＤ５２の電位が下がる。しかし、ＰＡ５２はＰＡ５１に比べ電流駆動能力が小さいため、ＭＤ５２の電位の低下はＭＤ５１の電位の低下に比べ緩やかである。このＭＤ５１とＭＤ５２との電位差をメインアンプＭＡ５１により検出し、出力を得る。”１”を読み出す場合にも同様である。
【００４３】
本実施例では、メモリセルＭＭ５１はサブデータ線Ｄを駆動するだけでよい。サブデータ線は接続されているセル数が８−３２個程度と少ないことと長さが短いことにより、寄生容量が小さい。このため、メモリ素子ＭＭ５１により高速に駆動することができる。メインデータ線ＭＤ５１はプリアンプＰＡ５１により高速に駆動されるので、やはり高速動作が可能となる。本実施例では差動増幅器ＭＡ５１の参照電圧を発生させるために、プリアンプＰＡ５２とプリアンプＰＡ５１の電流駆動力に差を設定している。実施例６のようにセル自体で電流を半分にするよりも、本実施例のようにトランジスタサイズの大きいプリアンプ部で電流値を変化させる方がバラツキの影響を受けにくいという特徴がある。尚、メインアンプＭＡ５１には、実施例６で用いた差動増幅器やカレントミラー型差動増幅回路等の各種の公知の回路を用いることができる。
【００４４】
以上実施例６と実施例７においては１トランジスタでメモリセルを構成する例を述べたが、同様なメモリセルとして図２４に示すような構成がある。同図（ａ）はチャネルをはさんでゲート電極の反対側にバックゲートを設けた場合である。複数のメモリセルが同一のバックゲート端子に接続されていると、このバックゲートに負の電圧を印加することにより、同時に多くのメモリセルの情報を”０”にリセットできるという利点がある。或いはバックゲートに正の電圧を印加することにより多くのセルに同時に”１”を書き込むことも可能となる。このバックゲート端子としては、半導体基板そのものもしくはウェル領域などを利用することも可能である。図２４（ｂ）はＰ端子がワード線と並行方向に走っており、各行ごとに独立して制御できる様にしたものである。図２４（ｃ）はＰ端子がデータ線と並行方向に走っている場合である。図２４（ｄ）はメモリ素子ＭＭ７３のゲートをデータ線と接続した場合である。この場合はＰ端子がいらなくなるため面積削減が可能となる。図２４（ｅ）はメモリ素子ＭＭ７４のゲートをワード線と接続した場合であり、やはりセル面積が小さいという特徴がある。
【００４５】
（実施例８）
本発明の他の実施例を図２５、図２６に示す。図２５（ａ）に示すようにメモリセルは、本発明の記憶素子（ＭＭ２１）とスイッチングＦＥＴ素子（Ｍ２５）とが直列に接続された回路となっている。この回路ではワード線がＭ２５のゲートに接続されており、Ｍ２５によりデータ線（Ｄ）からＭＭ２１に印加される電圧を遮断できる。このため選択セルとワード線あるいはデータ線を共有する非選択のセルに不必要な電圧が印加されることがない。このため実施例６、７に比べデータ保持特性に優れるという利点がある。
【００４６】
このメモリセルへの書き込みは以下の様に行なう。まず”０”を書き込む場合を説明する。選択するワード線にＶｃｃ＋Ｖｔの電圧を印加し、選択するデータ線に接地レベル（０）を印加する。これにより、Ｍ２５は導通状態となりＮ２１がほぼ接地レベルとなる。ＰはＶｃｃ／２であるので、ＭＭ２１のゲート・ソース間には−Ｖｃｃ／２の電圧が印加され”０”が書き込まれる（図２５（ｃ）参照）。次に”１”書き込みを説明する。やはりワード線にはＶｃｃ＋Ｖｔの電圧を印加し、データ線にはＶｃｃの電圧を印加する。これによりＭＭ２１のゲート・ソース間にはＶｃｃ／２の電圧が印加され、”１”が書き込まれる（図２５（ｃ）参照）。このセルの読み出しは実施例６や実施例７と同様の手段によっても可能であるが、本実施例では低い電源電圧で読み出しや書き込みが可能な構成を示す。本メモリの読み出しを図２６を用いて説明する。Ｍ２５とＭＭ２１からなるメモリセルの情報を読み出すにはワード線Ｗ２１を接地レベルから電源電圧レベルＶｃｃに変化させ、同時にＭ２８，ＭＭ２５，ＭＭ２６からなるダミーセルのワード線ＷＤ２２をローからハイレベルに変化させる。この後の読み出しは実施例６と同様である。ただし、出力が定まった後で、センスアンプの出力に接続された書き込みドライバによりメモリセルへ再書き込みを行なう。例えば、ＭＭ２１に”１”を書き込む場合にはデータ線ＤにＶｃｃを印加する。これによりＭＭ２１のゲート・ソース間にほぼＶｃｃの電圧が印加され”１”を書き込むことができる。またＭＭ２１に”０”を書き込む場合にはＤを接地レベルとする。これによりゲート・ソース間に−Ｖｃｃ／２の電圧が印加され、”０”が書き込まれる。本実施例においてはメモリの情報を読み出すごとに続けて再書き込みを行なう。これにより、データ線Ｄとダミーデータ線Ｄｎとの間に読み出しできる程度の電位差が生じた後であれば、仮にＭＭ２１の情報が”０”から”１”へ反転してしまっても良い。このため、図２５における読み出し電圧Ｖｒと書き込み電圧Ｖｃｃ／２とを近い値に設定できる。従って書き込み電圧を低い値に設定できる。例えば、Ｖｒを３Ｖに設定し、Ｖｃｃ／２を４Ｖに設定することができる。これに対して実施例７（図２２（ｃ）参照）の様に読み出し時には情報の反転が起こらないことを保証しようとすると、書き込み電圧Ｖｐを読み出し電圧Ｖｒの３倍程度にする必要が有、書き込み時に高い電圧が必要になる。
【００４７】
本実施例と同様のメモリセル回路として図２７に示す回路がある。図２７（ａ）は図２５（ａ）と比べるとＭＭ８１のゲートがＰに接続されている点が異なっている。図２７（ｂ）はメモリ素子ＭＭ８２のゲート端子をメモリセルの外部から制御信号Ｃにより制御するものである。図２７（ａ）のメモリセルの４ビット分のレイアウトを図２８に示す。図２８においてはＭＭ１０１−１０４は多結晶シリコンからなる実施例１に示した素子である。このレイアウトにおいても、となり合ったメモリセルのワード線を同一の電極で構成し、隣合った２つのメモリセルでコンタクトを共有してデータ線と接続している。これによりメモリセル面積を小さくしている。
【００４８】
（実施例９）
本発明の他のメモリセル回路と読み出し回路を本実施例では説明する。図２９（ａ）にはメモリセルの回路図を示し、図２９（ｂ）には本メモリセルの読み出し時と書き込み時の印加電圧を示し、図２９（ｃ）にはメモリセルに用いたＭＭ３１とＭＭ３２の特性を示す。本メモリセルはＭＭ３１とＭＭ３２とに相補的な情報を書込む点に特徴がある。すなわち、”１”を書き込むときにはワード線ＷにＶｃｃの電圧を印加し、データ線ＤにはＶｅ（負電圧）を印加する。これにより、Ｍ３３は導通状態となるのでＤの電位がＮ３１に印加されＮ３１はＶｅとなる。ＭＭ３２のゲート・ソース間にはＶｅの電圧が印加されるので、ＭＭ３２は低しきい値の状態となる。またＭＭ３１のゲート・ソース間にはＶｃｃ−Ｖｅの電圧が印加され、高しきい値の状態となる。メモリセルに”０”を書くにはデータ線Ｄを書き込み電圧Ｖｐに設定する。これにより、ＭＭ３１が低しきい値でＭＭ３２が高しきい値の状態が実現できる。この書き込み後、データ線の電位をＶｃｃ／２に設定するとＭＭ３１とＭＭ３２のゲート・ソース間にはおよそＶｃｃ／２程度の電圧が印加される。”１”状態の場合にはＤを放電しようとする。”０”状態の場合にはＤを充電しようとする。これを図３０のように差動増幅器により検出すれば情報を読み出すことができる。本メモリセルでは読み出すメモリセルの情報が”１”か”０”かによりデータ線の電位が下降するか上昇するかの違いが現れる。このため差動増幅器の一方の入力端子に参照電圧（Ｖｃｃ／２）を直接印加することができる。このためダミーセルがいらない。これに対して、これまでの実施例の回路では、セルの情報が”１”か”０”かによりデータ線の電位がそのまま維持されるか下降するかの違いしか現れないため、ダミーセルが必要であった。
【００４９】
（実施例１０）
本実施例では、本発明による別のメモリセル回路を説明する。図３１（ａ）は１ビット分のメモリセル回路を示し、同図（ｂ）には読みだし時と書き込み時の印加電圧を示し、同図（ｃ）にはＭＭ４１，ＭＭ４２の特性を示す。本メモリセルは図２７（ａ）に示したメモリセルを２個合わせて、同一のワード線により選択する構成となっている。本実施例では、ＭＭ４１とＭＭ４２とに互いに相補的な情報を書き込む。即ちＭＭ４１を低しきい値状態とするときにはＭＭ４２を高しきい値状態とし、ＭＭ４１を高しきい値状態とするときにはＭＭ４２を低しきい値状態とする。このため書き込み後にワード線をハイレベルとすると、データ線ＤとＤｎにはＭＭ４１とＭＭ４２との電流駆動力の差を反映した電位差が現れる。図３２に示すようにＤ，Ｄｎを差動増幅器の一対の入力端子に接続すればセルの記憶情報を読みだすことができる。
【００５０】
本実施例では、ダミーセルが不要でかつ差動増幅器の参照電位も発生させる必要がなく、デバイスのバラツキにたいして安定に動作するという特徴がある。回路設計も簡単である。尚、図３３に示すメモリセル回路を用いても、同様の動作が可能である。
【００５１】
以上の実施例においてはメモリセルのスイッチング素子としてｎチャネル絶縁ゲート型電界効果型トランジスタを用いた例を示したが、他のスイッチング素子で置き換えても良いことはいうまでもない。例えばｐチャネル電界効果トランジスタを用いることができる。この場合はゲートに印加する電圧の極性がｎチャネルの場合とは反対になる。また、記憶素子もｎチャネル型の場合を例に説明したが、ｐチャネル（正孔を蓄積して動作する）型の場合も同様に記憶装置を構成できることはいうまでもない。
【００５２】
（実施例１１）
実施例６から実施例１０に述べた半導体記憶装置（メモリ）は、不揮発に情報を保持し、かつ書き込みに要する時間が従来の不揮発性メモリに比べ極めて短く、書替え回数に制限がないという特徴がある。書き込みが高速なのは電子を少数個だけ注入すれば書き込みが完了するからである。また、書替え回数に制限がないのはやはり少数の電子の移動で書き込みを行なうことができるからである。このような記憶装置は、図３４に示すデータ処理システムにおいて、マイクロプロセッサの主記憶として用いるとことができる。また、本記憶装置は不揮発で情報を保持するため、電源遮断後も情報を保持する。このため、従来ハードディスクやフロッピーディスクで行なってきたいわゆる外部記憶も同じメモリチップで実現することができるという特徴がある。また、この主記憶は不揮発なのでこのコンピュ−タは電源を遮断して再度電源を投入すると直前の使用状態に瞬時に戻れるという特徴がある。さらに、マイクロプロセッサのキャッシュメモリに、実施例６から実施例１０に述べた半導体記憶装置（メモリ）を使用することにより、キャッシュメモリを不揮発性とすることができるとともに、低消費電力とすることが可能となる。
【００５３】
【発明の効果】
本発明によれば、少ない素子数、少ない面積で素子自体が情報記憶機能を有するメモリが構成できるとともに極低温への冷却を必要としない半導体素子を提供することができる。この半導体素子を用いた半導体記憶装置では、高速に書替できる不揮発性メモリが実現できる。
【図面の簡単な説明】
【図１】本発明の実施例１の半導体素子の構造図である。
【図２】実施例１のドレイン電流のゲート・ソース間の電圧依存性の実測値を示す図である。
【図３】実施例１の半導体素子に”１”と”０”を書き込んだ後の情報の保持を示す実測結果である。
【図４】本発明においてゲート電圧を上昇させた時のチャネル付近のバンドの変化を示す図である。
【図５】本発明においてゲート電圧を下降させた時のチャネル付近のバンドの変化を示す図である。
【図６】本発明の記憶装置の構成を示す図である。
【図７】図６の記憶装置において想定したヒステリシス特性を示す図である。
【図８】本発明の実施例１において周辺回路をＳｉ基板表面に形成し、メモリセルをその上部に積層して形成した構造を示す図である。
【図９】本発明の製造工程を示す断面図である。
【図１０】本発明の実施例２の半導体素子の構造図である。
【図１１】本発明の実施例２のチャネル、キャリア閉じ込め領域、ゲート付近の拡大図である。
【図１２】実施例２のドレイン電流のゲート・ソース間の電圧依存性を示す図である。
【図１３】本発明においてゲート電圧を上昇させた時のチャネル及びキャリア閉じ込め領域付近のポテンシャル分布を示す図である。
【図１４】本発明においてゲート電圧を下降させた時のチャネル及びキャリア閉じ込め領域付近のポテンシャル分布を示す図である。
【図１５】本発明の実施例３の半導体素子の構造図である。
【図１６】本発明の実施例４の半導体素子の構造図である。
【図１７】本発明の実施例５の半導体素子の構造図及びそのポテンシャル分布図である。
【図１８】本発明の実施例６のメモリセルの回路図と印加電圧を示す図である。
【図１９】本発明の実施例６のメモリ読み出し回路の回路図である。
【図２０】本発明の実施例６の信号印加のタイミングを示す図である。
【図２１】本発明の実施例６の４ビット分のメモリセルの回路図とマスクレイアウトを示す図である。
【図２２】本発明の実施例７のメモリセルセットの回路図と印加電圧と記憶素子の特性を示す図である。
【図２３】本発明の実施例７のメモリの構成を示す図である。
【図２４】本発明のメモリセルの回路図を示す図である。
【図２５】本発明の実施例８のメモリセルの回路図と印加電圧と記憶素子の特性を示す図である。
【図２６】本発明の実施例８のメモリ読み出し回路の回路図である。
【図２７】本発明のメモリセルの回路図である。
【図２８】本発明の実施例の４ビット分の回路図と対応するマスクレイアウトを示す図である。
【図２９】本発明の実施例９のメモリセルの回路図と印加電圧と記憶素子の特性を示す図である。
【図３０】本発明の実施例９の読み出し及び書き込み回路の回路図である。
【図３１】本発明の実施例１０のメモリセルの回路図と印加電圧と記憶素子の特性を示す図である。
【図３２】本発明の実施例１０の読み出し回路の回路図である。
【図３３】本発明の実施例１０のメモリセルの変形例を示す図である。
【図３４】本発明の記憶装置を用いたデ−タ処理装置を示す図である。
【符号の説明】
ＭＰ１−４，ＭＭ１−ＭＭ１０４…本発明の記憶素子、Ｖｇｓ…ゲート・ソース間電圧、Ｃｇｓ…ゲートチャネル間のキャパシタンス、Ｖｌ…”０”状態におけるしきい値電圧、Ｖｈ…”１”状態におけるしきい値電圧、Ｖｇ０…”０”書き込みの電圧、Ｖｇ１…”１”書き込みの電圧、Ｖｗ…書き込み時にワード線に印加する電圧の絶対値、Ｍ１−Ｍ１０４…絶縁効果型電界効果型トランジスタ、Ｃ…チャネル・キャリア閉じ込め領域間のキャパシタンス、Ｃｇｔ…ゲ−ト・キャリア閉じ込め領域間のキャパシタンス、Ｃｔｔ…キャリア閉じ込め領域の周囲に対する全キャパシタンス。

Claims (9)

1. 複数のデータ線と、複数のワード線と、複数のメモリセルとを具備してなる半導体メモリセルアレイ装置であって、上記メモリセルの各々は、
   上記複数のデータ線の対応するデータ線に接続された第１のソース領域と、第１のドレイン領域と、上記第１のソース領域と上記第１のドレイン領域との間の第１のチャネル領域と、上記第１のチャネル領域に対向して位置せしめられた第１のゲート電極とを有し、上記第１のゲート電極が上記複数のワード線の対応するワード線に接続されてなる第１の電界効果トランジスタと、
   上記第１のドレイン領域に接続された第２のソース領域と、第２のドレイン領域と、上記第２のソース領域と上記第２のドレイン領域との間の第２のチャネル領域と、上記第２のチャネル領域に対向して位置せしめられた第２のゲート電極と、上記第２のゲート電極によって制御されるキャリア閉込め領域とを有し、上記第２のゲート電極が上記第１のドレイン領域に接続されてなる第２の電界効果トランジスタと、
   を含んでなることを特徴とする半導体メモリセルアレイ装置。
2. 請求項１の半導体メモリセルアレイ装置において、上記キャリア閉込め領域が上記第２のゲート電極と上記第２のチャネル領域との間に形成されていることを特徴とする半導体メモリセルアレイ装置。
3. 請求項２の半導体メモリセルアレイ装置において、上記第２のドレイン領域と上記第２のソース領域との間の電圧が一定の状態で上記第２のゲート電極と上記第２のソース領域との間の電位差が変化した場合に、上記メモリセルの各々が上記第２のソース領域と上記第２のドレイン領域との間でヒステリシスを示す導電性を有することを特徴とする半導体メモリセルアレイ装置。
4. 請求項２の半導体メモリセルアレイ装置において、上記第２のゲート電極は金属または半導体で形成され、上記第２のチャネル領域は絶縁層上の半導体で形成され、上記キャリア閉込め領域は金属または半導体で且つ微細粒で形成され、上記ワード線の各々は対応する第２のゲート電極の電位を制御することを特徴とする半導体メモリセルアレイ装置。
5. 請求項２の半導体メモリセルアレイ装置において、上記複数のデータ線は複数の主データ線と複数の副データ線とを含み、上記第１のソース領域は上記複数の副データ線の対応する副データ線に接続され、上記副データ線の各々はスイッチまたは前置増幅器を介して上記複数の主データ線の対応する主データ線に接続され、上記複数のメモリセルは上記線と共に格子状に配列されていることを特徴とする半導体メモリセルアレイ装置。
6. 請求項１の半導体メモリセルアレイ装置において、上記キャリア閉込め領域が上記第２のチャネル領域の内部に形成されていることを特徴とする半導体メモリセルアレイ装置。
7. 請求項６の半導体メモリセルアレイ装置において、上記第２のドレイン領域と上記第２のソース領域との間の電圧が一定の状態で上記第２のゲート電極と上記第２のソース領域との間の電位差が変化した場合に、上記メモリセルの各々が上記第２のソース領域と上記第２のドレイン領域との間でヒステリシスを示す導電性を有することを特徴とする半導体メモリセルアレイ装置。
8. 請求項６の半導体メモリセルアレイ装置において、上記第２のゲート電極は金属または半導体で形成され、上記第２のチャネル領域は絶縁層上の半導体で形成され、上記キャリア閉込め領域は金属または半導体で且つ微細粒で形成され、上記ワード線の各々は対応する第２のゲート電極の電位を制御することを特徴とする半導体メモリセルアレイ装置。
9. 請求項６の半導体メモリセルアレイ装置において、上記複数のデータ線は複数の主データ線と複数の副データ線とを含み、上記第１のソース領域は上記複数の副データ線の対応する副データ線に接続され、上記副データ線の各々はスイッチまたは前置増幅器を介して上記複数の主データ線の対応する主データ線に接続され、上記複数のメモリセルは上記線と共に格子状に配列されていることを特徴とする半導体メモリセルアレイ装置。

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