JP2001168297A - 半導体素子およびこれを用いた半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の目的は、少ない素子数、少ない面積
で素子自体が情報記憶機能を有するメモリが構成できる
とともに極低温への冷却を必要としない半導体素子およ
び記憶装置を提供することである。 【解決手段】 電子１個のトラップへの捕獲の有無がＦ
ＥＴの電流値として明確に区別できるまでに、ゲートチ
ャネル間の容量を小さく設定したものである。トラップ
への捕獲の有無によるしきい値の大小をセンスして、室
温において情報を記憶することができる。 【効果】 本発明により高集積、低消費電力、不揮発の
記憶装置が実現でき、システムの低消費電力化、小型化
に顕著な効果がある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高集積に適した半
導体素子およびこれを用いた半導体記憶装置に関する。

【０００２】

【従来の技術】従来より多結晶シリコン(ポリシリコン)
を用いたトランジスタが、スタティックＲＡＭ(ＳＲＡ
Ｍ)用の素子として用いられている。これに関連する従
来技術は、T. Yamanaka,et al, IEEE International El
ectron Devices Meeting, p477-480,1990年に記されて
いる。多結晶シリコントランジスタを活用することによ
り、集積回路の集積度を向上させることができる。これ
は半導体基板表面に形成した通常のバルクＭＯＳＦＥＴ
の上部に絶縁膜を介して、ポリシリコントランジスタを
積層形成できるためである。ＳＲＡＭでは１ビット分の
メモリセルを構成するにはバルクＭＯＳＦＥＴが４個と
多結晶シリコントランジスタが２個必要であるが、多結
晶シリコントランジスタはバルクＭＯＳＦＥＴの上部に
積層して形成できるため、実質的にはバルクＭＯＳＦＥ
Ｔ４個の面積でＳＲＡＭの１個のメモリセルが構成でき
る。

【０００３】本発明に関連した他の従来技術としては、
K. Nakazato, et al, ElectronicsLetters, Vol. 29, N
o. 4, pp384-385, 1993年に記載されている単一電子メ
モリをあげる。この従来技術においては電子１個１個を
制御してメモリを構成できたことが報告されている。た
だし、動作温度は３０ｍＫという極低温である。

【０００４】また、本発明に関連した他の従来技術とし
ては、ＭＯＳＦＥＴのランダム電信ノイズ(ＲＴＮ,Rand
om Telegraph Noise)を挙げることができる。これにつ
いては、F.Fang, et al, 1990 Symposium on VLSI Tech
nology, pp37-38, 1990年に記されている。ＲＴＮは、
電圧一定の条件でMOSFETのドレイン電流を一定時間に渡
って測定すると、電流の高い状態と低い状態の２状態間
でランダムに状態遷移が生じる現象である。この電流変
化は全電流値の数％にも達する場合があることが知られ
ている。このＲＴＮは、ＳｉとＳｉＯ₂との界面に存在
する準位へ１個の電子が捕獲されたり、準位から放出さ
れたりすることによって電流値が変化することが原因で
ある。このようにＲＴＮはＭＯＳＦＥＴの電流雑音の一
成分として基礎研究が行なわれているだけであり、これ
を応用するということは行なわれていない。

【０００５】

【発明が解決しようとする課題】今日、半導体集積回路
の微細加工技術が高度に発展した一方で、今後微細化を
さらに続けるのは技術的に困難になりつつある。また仮
に技術的には可能であっても、高度な技術を用いること
により製造コストが大きく増大してしまうという問題が
顕在化してきている。このため、従来の様に集積回路回
路を構成する半導体素子を単純に微細化するのではな
く、根本的に新しい方法によって集積度を向上させるこ
とが強く求められるようになってきた。一方、上記した
従来の多結晶シリコントランジスタの機能は、基本的に
ゲート電圧でソース・ドレイン間の抵抗を制御できる可
変抵抗素子である。従って、ＳＲＡＭのメモリセルを構
成するには通常のＳｉ基板に形成したＭＯＳＦＥＴも合
わせて６個もの素子が必要であった。これに対して、Ｄ
ＲＡＭのメモリセルはＭＯＳＦＥＴが１個とキャパシタ
が１個によって１ビットの情報を記憶することができる
ために、集積度がもっとも高いＲＡＭ方式として知られ
ている。しかし、ＤＲＡＭはその容量の無視できないデ
ータ線へ電荷量を読み出す方式であるため、メモリセル
のキャパシタンスが数１０ｆＦ程度必要であり、微細化
を続けると小さい面積にキャパシタンスを実現すること
が困難となってきた。浮遊ゲートと制御ゲートとを有す
るＭＯＳＦＥＴを用いることによって、フラッシュＥＥ
ＰＲＯＭのような不揮発性記憶装置が実現されている。
また、同様な不揮発性メモリ用素子として、ＭＮＯＳ(M
etalNitride Oxide Semiconductor)素子が知られてい
る。このＭＮＯＳは、フラッシュＥＥＰＲＯＭの浮遊ゲ
ートの代わりに、ＳｉＯ₂膜とＳｉ₃Ｎ₄膜との界面に電
荷を蓄えるものである。このように、浮遊ゲート付きＭ
ＯＳＦＥＴあるいはＭＮＯＳ素子を用いることにより、
１トランジスタのみで１ビットの情報を長期間にわたっ
て記憶できるという利点があるが、絶縁膜を通して電流
を流すため、書替えに長時間を要する、書替え回数が１
００万回程度であるという制限がある。このために、不
揮発性記憶装置の用途が限定されると言う問題が有る。

【０００６】一方、上記Nakazatoらの文献によって論じ
られている単一電子メモリは、３０ｍＫという極低温で
しか動作しないので、メモリを極低温に冷却しなければ
ならないという大きな問題がある。また、この単一電子
メモリのセルは１個のキャパシタと２個の能動素子とか
らなっており、従来のＤＲＡＭに比べると素子数が多い
という問題がある。このように素子の微細化に依らず
に、従来よりも高集積のメモリを構成するには、ＤＲＡ
Ｍのようなキャパシタンス素子を必要とせずに、かつ素
子自体に記憶作用を有する素子が望まれる。しかしなが
ら、現在まで、そのようなメモリ素子は知られていな
い。

【０００７】従って本発明の目的とするところは、少な
い素子数、少ない面積で素子自体が情報記憶機能を有す
るメモリが構成できるとともに極低温への冷却を必要と
しない半導体素子およびこれを用いた半導体記憶装置を
提供することにある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の基本的技術思想による半導体素子は、キ
ャリア(電子)１個のトラップへの捕獲の有／無がＦＥＴ
の電流値の大小として明確に検出できるまでに、ゲート
・チャネル間の容量を小さく設定したことを特徴とする
ものである。すなわち、トラップへキャリアの捕獲の有
無によるＦＥＴのしきい値の大小をディジタル値の"１"
と"０"とに対応させることにより、室温においても情報
を記憶することができる。

【０００９】詳しく述べると、本発明の代表的な実施形
態による半導体素子は、ソース領域(1)と、ドレイン領
域(2)とを有し、上記ソース領域(1)はチャネル領域(3)
を介して上記ドレイン領域(2)と接続され、上記チャネ
ル領域(3)はゲート絶縁膜(5)を介してゲート電極(4)と
接続され、上記ソース領域(1)と上記ドレイン領域(2)と
の間の上記チャネル領域(3)の電流経路(6)の近傍には少
なくとも１個のキャリアを捕獲する準位(7)が形成され
てなり、上記ゲート電極(4)と上記チャネル領域(3)との
間の実効的な容量値Cgcが不等式 １／Cgc＞kT／q² (ここでkはボルツマン定数、Tは動作温度、qは電子の電
荷量である)を満たす程度に小さく設定されたことを特
徴とする（図１参照）。

【００１０】本発明の別の実施形態によれば、ソース領
域(19)と、ドレイン領域(20)とを有し、上記ソース領域
(19)はチャネル領域(21)を介して上記ドレイン領域(20)
と接続され、上記チャネル領域(21)はゲート絶縁膜(23)
を介しゲート電極(22)と接続され、上記ソース領域(19)
と上記ドレイン領域(20)との間の上記チャネル領域(21)
の近傍にはキャリアを閉じ込める領域(24)を少なくとも
一個有し、上記閉じ込め領域(24)と上記チャネル領域(2
1)との間にポテンシャルバリア(25)を有し、上記ゲート
電極(22)と上記チャネル領域(21)との間の実効的な容量
値Cgcが不等式 １／Cgc＞kT／q² (ここでkはボルツマン定数、Tは動作温度、qは電子の電
荷量である)を満たす程度に小さく設定されたことを特
徴とする（図１０参照）。

【００１１】本発明のさらに別の実施形態による半導体
素子は、チャネル領域(21)と閉じ込め領域(24)との間の
容量値Ｃが、ゲート電極(22)と閉じ込め領域(24)との間
の容量値Ｃgtより大きく設定されており、少なくとも一
個のキャリア閉じ込め領域(24)の他に対する容量値Ｃtt が不等式ｑ²／２Ｃtt＞ｋＴ (ここでkはボルツマン定数、Tは動作温度、qは電子の電
荷量である）を満たす程度に小さく設定されたことを特
徴とする（図１０参照）。

【００１２】さらにメモリの書き換え可能回数を多くす
るためには、チャネル領域とキャリア閉じ込め領域との
間のバリア（絶縁膜)の劣化が小さいことが求められ
る。バリア劣化の問題を解決するのに適した本発明の実
施形態としては、ソース、ドレイン領域を有し該ソース
領域は、チャネル領域(46)を介してドレイン領域と接続
され、該チャネル領域(46)は、ゲート絶縁膜(53)を介し
てゲート電極(51)と接続され、上記チャネル領域近傍
に、周囲をポテンシャルバリアで囲まれた、キャリアを
閉じ込める領域(47)を少なくとも一つ有し、上記キャリ
ア閉じ込め領域(47)にキャリアを保持することで記憶を
行い、上記チャネル領域と上記キャリア閉じ込め領域の
間に半導体の材料よりなる、厚さ９ｎｍ以下の薄膜構造
(48)を有することを特徴とするものである(図１７参
照)。

【００１３】本発明の代表的な実施形態の多結晶シリコ
ン素子(図１)の特性は、ドレイン(2)とソース(1)との間
の電圧を一定として、ゲート電極(4)とソース間(1)との
間の電位差を所定の範囲で繰返し増減させる時、ソース
(4)とドレイン(2)との間のコンダクタンスが室温におい
てもヒステリシスを示すものである(図２参照)。すなわ
ち、図２に示すように、ゲート・ソース間の電圧を第１
の電圧Vg0(０ボルト)と第２の電圧Vg1(５０ボルト)との
間で上下に掃引すると、室温においてもドレイン電流が
ヒステリシスを示す。これは従来全く知られていなかっ
たことであり、発明者らが実験的に発見したものであ
る。このヒステリシスが生じる理由を以下に説明する。

【００１４】図１の半導体装置において、ゲートとソー
ス間との電位差Vgsが０ボルトの時のチャネル領域(3)の
バンド図を図４(Ａ)に示す。この図４(Ａ)の紙面の垂直
方向にドレイン電流が流れる。なお、以下の説明では、
ドレイン・ソース間の電圧がゲート電圧に比べて十分小
さい場合を考える。ただし、ドレイン・ソース間の電圧
が大きい場合にも、以下の結果はそのまま成り立つ。ま
ず、図４(Ａ)に示すように、多結晶シリコンのチャネル
(3)は、ゲート酸化膜(5)と周辺のＳｉＯ₂保護膜(10)と
の間にエネルギーの低い井戸状のポテンシャルを形成す
る。この時、Ｐ型もしくは低不純物濃度のＮ型またはｉ
(真性半導体)型のチャネル領域(3)の伝導帯のエネルギ
ーレベル(11)は高不純物濃度のＮ型ソース(1)中の伝導
帯のエネルギーレベルもしくは縮退した高不純物濃度の
Ｎ型ソース中(1)のフェルミレベル(12)より十分高いた
め、チャネル(3)中には電子は存在しない。従って、ド
レイン電流は流れない。また、チャネル(3)の近傍には
トラップ準位(7)が存在し、キャリアである電子を捕獲
することができる。このトラップ準位の原因としては、
高いバリアに囲まれたグレイン(多結晶シリコンのチャ
ネル領域(3)の結晶粒)自体による準位、グレイン中の準
位、グレインバウンダリ(結晶粒と結晶粒との間の高エ
ネルギーの界面領域)における準位、Ｓｉ-ＳｉＯ₂界面
(チャネル領域(3)とゲート酸化膜(5)との界面)の準位、
ゲート酸化膜(5)中の準位等が考えられるが、以下の説
明にはこのどれであっても構わない。なお、上記実験に
おいてこれらのうちのどれが実際電子を捕獲しているか
は現状では明らかでない。種々のレベルを有するトラッ
プ準位のうち、本発明のヒステリシス特性に関与するト
ラップ準位(7)のエネルギーはソース(1)のフェルミレベ
ル(12)より十分高いものであり、このトラップ準位(7)
に電子は存在しない。ゲート(4)とソース(1)間の電位差
Vgsを０ボルトから低しきい電圧Vlまで増加させていく
と、チャネル領域(3)の電位が上昇するので、Vgs＝０ボ
ルトの初期値のチャネル(3)のエネルギーレベル(図４
(Ａ)参照)と比較して、この０ボルト＜Vgs＜Vlの条件で
は、図４(Ｂ)に示すように電子に対するチャネル領域
(3)のポテンシャルが下がる。Vgsが低しきい電圧Vlに達
するとソース領域(1)のフェルミレベルがチャネル領域
(3)の伝導帯のエネルギーレベルに近付く(ボルツマン定
数をk、動作温度をTとするときkT程度の差になる)た
め、チャネル領域(3)中にソースから電子が導入され
る。これによりドレインDソース間に電流が流れる。さ
らに、ゲート電圧を増加させるとチャネル領域中(3)の
電子数は更に増加するが、Vgsがトラップ捕獲電圧Vg1に
達するとトラップ準位(7)のエネルギーがソース領域(1)
のフェルミレベル(12)に近付き、ソース領域(1)から導
入された電子の熱エネルギーによる電子の存在分布のた
め、少なくとも1個の電子がトラップ準位(7)に捕獲され
る。この時、トラップ(7)の準位はゲート酸化膜(5)と周
辺のＳｉＯ₂保護膜(10)のポテンシャルよりは十分に低
いので、トラップ準位(7)に捕獲された電子はその熱エ
ネルギーによりゲート酸化膜(5)と周辺のＳｉＯ₂保護膜
(10)へ移動することはない。また、例えば、Ｓｉ-Ｓｉ
Ｏ₂界面のこのトラップ準位(7)の近傍にはチャネル領域
(3)の多結晶シリコンの高エネルギーのグレインバウン
ダリが存在するため、トラップ準位(7)に捕獲された電
子はこのトラップ準位(7)から移動できなくなる(図４
(Ｃ)参照)。この他の電子は移動できるのでドレイン電
流は流れ続ける。

【００１５】このように、トラップ準位(7)に電子が１
個捕獲されると１図の多結晶シリコン半導体素子のしき
い電圧は低しきい電圧Vlから高しきい電圧Vhに変化する
ものであり、その理由を下記に説明する。すなわち、図
４(Ｃ)の状態からVh＜Vgs＜Vg1の範囲でVgsを下げてい
くと、チャネル(3)中の電子は減少するが、一般にトラ
ップ準位(7)の周辺には高エネルギーの領域が存在する
ので、トラップ準位(7)に捕獲された電子はそのまま残
る(図５(Ａ))。ゲート電圧がさらにゲート(4)の電圧が
低下して、Vgs=Vhとなると、ソース(1)のフェルミレベ
ル(12)はチャネル(3)の伝導帯のエネルギーレベルよりk
T程度離れるので、チャネルの電子はほぼなくなる(図５
(Ｂ)参照)。従って、ドレイン電流が流れなくなる。し
かし、このようにドレイン電流が流れなくなるしきい値
Vhは、トラップ準位(7)に捕獲された電荷量に対応する
電圧分だけ低しきい電圧Vlよりも高くなる。さらにVgs
を下げていくと、例えばVgs＝0ボルトに達すると、この
ゲート電圧の低下に伴ってトラップ準位(7)の周辺の高
エネルギー領域の電位が低下して、その結果、低下した
エネルギーの領域からトラップ準位(7)に捕獲された電
子が電界効果によるトンネリングにより放出される(図
５(Ｃ)参照)。このあと、Vgsを再度上昇させて、上下に
掃引すると以上の動作を繰り返すため、電子の捕獲/放
出に伴うヒステリシスが観測される。

【００１６】さらに発明者らは、このヒステリシスがゲ
ート・チャネル間の容量が小さいときにのみ現われるこ
とを発見した。上記ヒステリシスを示す素子はゲート
長、ゲート幅いずれも0.1ミクロンの素子であるが、ゲ
ート長およびゲート幅が1ミクロンの素子はヒステリシ
スは示さなかった。すなわち、ヒステリシスが現われる
ためには、ゲート・チャネル間のキャパシタンスが小さ
いことが不可欠であり、このことは以下のようにして説
明できる。トラップ準位に蓄積された電荷量Qsとしきい
値の変化量ΔVt(＝Vh-Vl)との間には以下の関係があ
る。

【００１７】 ΔVt＝Qs/Cgc (1) ここで、Cgcは、ゲートと実効的なチャネルとの間のキ
ャパシタンスである。ヒステリシスをメモリとして用い
るためには、しきい値の高い状態と低い状態がドレイン
電流値の変化として明確に区別できることが必要であ
る。すなわち、しきい値の違いがドレイン電流値の違い
として明確にセンスできることが必要である。このため
の条件は以下のようにして求めることができる。一般に
しきい値Vtを有するMOSトランジスタのドレイン電流Id
は、しきい値の近傍において次式にて表わされる。

【００１８】 Id＝ADexp[q(Vgs-Vt)/(kT)] (2) ここでAは比例係数、qは電子の電荷量、VgsはＭＯＳト
ランジスタのゲート・ソース間電圧、Vtはしきい電圧、
kはボルツマン定数、Tは動作温度である。従ってしきい
値Vt＝Vhの場合のドレイン電流は、 Idh＝ADexp[q(Vgs-Vh)/(kT)] (3) であり、しきい値Vt＝Vlの場合のドレイン電流は、 Idl＝ADexp[q(Vgs-Vl)/(kT)] (4) である。これよりVt＝VhとVt＝Vlの二つの状態のドレイ
ン電流値の比は、次式にて表わされる。

【００１９】 Idl/Idh＝exp[q(Vh-Vl)/(kT)] (5) 従って、ドレイン電流値をセンスして上記２状態を区別
するには、式(5)の電流比が最低でも自然対数の底e(＝
2.7)以上であることが必要であり、実用的には10以上あ
ることが望ましい。自然対数の底e以上という条件を用
いると、 ΔVt(＝Vh-Vl)＞kT/q (6) が得られる。従って(1)より、 Qs/Cgc＞kT/q (7) である必要がある。電子１個の捕獲によりこの電流セン
スの条件を満たすには、 q/Cgc＞kT/q (8) であることが必要になる。式(8)によれば室温動作のた
めにはCgcは6aF(ここでa(アト)は10のマイナス18乗を意
味する)以下であることが必要である。上記ゲート長が1
ミクロン程度の素子では、Cgcは1fF程度(ここでf(フェ
ムト)は10のマイナス15乗を意味する)となってしまい、
この条件から大きくはずれてしまう。本発明の試作素子
では、Cgcが0.01aFと極めて小さくなっており、このた
め電子１個が捕獲されるだけで室温でセンスできるほど
のしきい値のシフトが生じていることがわかる。

【００２０】発明者らは、Vgsを0ボルトとVg1との間に
設定して保持することにより、その直前のしきい値が１
時間以上に渡って安定に保持されることを見出した。こ
の実験結果を図３に示す。図３は図２のaの条件にてゲ
ート電圧一定でドレイン電流の変化を測定したものであ
る。低しきい値の状態では高い電流レベルが保持され、
高しきい値の状態では低い電流レベルが保持された。従
ってしきい値のシフトを用いて、情報の保持(記憶)が可
能となる。また、この時のドレイン電流をセンスするこ
とによって情報の読出しを行なうことができる。すなわ
ち、電流が基準値(13)より少ない状態を"1"として読出
し、電流が基準値(13)より多い状態を"0"として読み出
すことができる(図３参照)。情報の書込みはゲート電圧
を制御して行なうことができる。まず初期状態にはゲー
ト電圧はVg0にあったとする。ゲート電圧を正方向にVg1
まで掃引してトランジスタのしきい電圧をVhに設定す
る。これによりディジタル情報の"1"を書込むことがで
きる。その後ゲート電圧を0ボルトまで負方向に掃引し
てしきい電圧をVlに変化させる。これにより、ディジタ
ル情報の"0"を書込むことができる。

【００２１】以上より、１個の素子によって情報の書込
み、保持、読出しが可能であり、従来より少ない素子数
(面積)でメモリを構成できる。本発明では、少数の電子
を記憶ノードに捕獲することにより記憶を行なうため、
浮遊ゲートＭＯＳＦＥＴの様に絶縁膜の劣化により書替
え回数が制限されることはない(あるいは相対的に制限
が緩い)という特徴がある。以上の図１の実施形態で
は、キャリア閉じ込め領域としてのキャリアトラップ準
位と電流経路としての実効的なチャネル領域との間の相
対位置関係(距離)が定まりにくく、素子間のばらつきが
大きいという問題がある。これに対して図１０の実施形
態に示すように、チャネル(21)の近傍にポテンシャルバ
リアにより囲まれたキャリア閉じ込め領域(24)を独立し
て設けることにより、このばらつきを小さくすることが
できる。素子性能安定の観点から、高しきい電圧Vhと低
しきい電圧Vlの電圧差であるΔVtの素子間ばらつきは小
さい方が良い。式(1)はCgtがCより十分小さい場合に成
り立つ式であるが、これ以外の場合も含めると次式で表
わされる。

【００２２】 ΔVt＝q/(1＋Cgt/C)Cgc (9) ただし、Cgcは、ゲート(22)とチャネル(21)との間の容
量であり、Cgtはゲート(22)とキャリア閉じ込め領域(2
4)との間の容量、Cはキャリア閉じ込め領域(24)とチャ
ネル(21)との間の容量である。

【００２３】一方、発明者らは図１の実施形態ではキャ
リア閉じ込め領域がキャリアトラップ準位であるため、
式(9)の中ではキャリア閉じ込め領域とチャネルとの間
の容量Cが最もばらつきやすいことを見出した。Cが変動
してもΔVtがあまり変化しないためにはCgtがCより十分
小さいことが必要である。図１０の実施形態では、ゲー
ト電極(22)とキャリア閉じ込め領域(24)との間のゲート
絶縁膜(23)の大きな膜厚によりゲート(22)とキャリア閉
じ込め領域(24)との間の容量Cgtは小さな値設定され、
一方キャリア閉じ込め領域(24)とチャネル(21)の間の絶
縁膜(25)の小さな膜厚によりキャリア閉じ込め領域(24)
とチャネル(21)との間の容量Cは大きな値に設定される
ことができる。一方、容量値Cttのキャリア閉じ込め領
域(24)への情報の保持においては、熱的なゆらぎに対す
る安定性を確保する必要がある。温度Ｔ(Ｔは絶対温度)
の系においては、一般にｋＴ(ｋはボルツマン係数)程度
のエネルギーゆらぎが存在する。安定な情報保持の為に
は、電子一個を捕獲することによるエネルギー変化ｑ²
／２Ｃttがこのゆらぎより大きい、すなわち不等式 ｑ²／２Ｃtt＞ｋＴ (18) が成立することが必要である。式(18)によれば室温動作
のためにはＣttは３aF以下であることが必要である。

【００２４】又、本発明の別の実施形態(図１７)では、
記憶領域(47)とチャネル(46)との間の絶縁膜(49,50)中
に、半導体の薄膜構造(48)を設けて、絶縁膜(49,50)の
劣化を低減する。すなわち、本実施形態による半導体素
子では、絶縁膜(49,50)中に、薄膜構造(48)による量子
閉じ込め効果によってポテンシャルバリアを設けること
で、薄膜構造(48)に絶縁膜と実効的に同じ役割を果たさ
しめ、実際の絶縁膜厚を小さくすることを可能にする。
図１７に示すように、絶縁膜(49,50)中に設けた半導体
薄膜(48)は、その膜厚方向の量子閉じ込めの効果によっ
てエネルギー準位が伝導帯よりシフトしており、実質的
には記憶領域と書き込み、消去のキャリア供給領域との
間のポテンシャルバリアの役割を果たす。この理由を、
下記に詳述する。半導体薄膜(49)の膜厚をＬ、薄膜中の
キャリアの有効質量をｍ、プランク定数をhとすると、
膜厚方向の閉じ込めの効果によるキャリアの量子波動の
最低のエネルギー状態のエネルギーは、近似的に次式で
与えられる。

【００２５】 h²／８ｍＬ² (19) この量子閉じ込め効果によるエネルギーシフトが熱的エ
ネルギーゆらぎを考慮に入れた場合にポテンシャルバリ
アとして有効なためには、不等式 h²／８ｍＬ²＞ｋＴ
（２０） が成立していることが必要となる。式（２０）より、半
導体にＳｉを用いた場合、室温でバリアが有効となる膜
厚は９ｎｍ以下ということになる。従って、チャネル(4
6)とキャリア閉じ込め領域(47)との間で絶縁膜(49,50)
を介して双方向でキャリアが移動する際に、キャリアが
半導体薄膜(48)中に短時間に存在する確率はあるもの
の、キャリアが半導体薄膜(48)中に長時間存在する確率
は極めて低くなる。その結果、チャネル(46)とキャリア
閉じ込め領域(47)との間のキャリアの移動に際して、半
導体薄膜(48)はキャリアの一時的通過領域として動作す
るので、半導体薄膜(48)は結果としてキャリア閉じ込め
を行うことはできずにポテンシャルバリアとして働くこ
ととなる。この構造においては、この構造を用いない場
合と比べて、より小さい絶縁膜厚で同様なバリアの効果
を実現できる。そのために、絶縁膜(49,50)の膜疲労が
小さい。この膜疲労を更に小さくするためには、多層の
半導体薄膜(48)を形成することも可能であろう。このよ
うに絶縁膜中に半導体薄膜を設けるこの構造ではさら
に、キャリア閉じ込め記憶領域と書き込み、消去のキャ
リア供給領域との間のポテンシャルバリアの高さを適切
に設定できるという利点をもつ。量子閉じ込めによるエ
ネルギーシフトはその閉じ込め領域の大きさＬで決まる
ために、薄膜の材質以外に膜厚Ｌでバリア高さを調整で
きるからである。従来の構造では、バリア高さは絶縁膜
の材質のみで決まっている。本発明の他の目的と特徴
は、以下の実施例から明らかになろう。

【００２６】

【発明の実施の形態】以下には、本発明の具体的な実施
例による記憶素子を説明する。図１は本実施例による記
憶素子の構造図を示す。ソース(1)、およびドレイン(2)
は、高不純物濃度ｎ型の多結晶シリコンからなる領域で
ある。チャネル部(3)は、ノンドープの多結晶シリコン
領域である。このソース(1)、ドレイン(2)、チャネル
(3)は多結晶シリコンからなる薄く、細い線から構成さ
れる。実際に発明者らが試作した例では、チャネル幅が
0.1ミクロンであり、厚さが10nmである。このソース
(1)、ドレイン(2)の端部にはより膜厚の厚い多結晶シリ
コンコンタクト部が接続されており、この多結晶シリコ
ン上で金属配線と接続する。例えば、この多結晶シリコ
ンコンタクト部はチャネル部(3)の１０倍の厚さの0.1ミ
クロンとする。これは、薄い多結晶シリコン上に直接コ
ンタクト孔を開けようとすると、多結晶シリコン自体が
エッチングされてなくなってしまうからである。ゲート
(4)はゲート絶縁膜(5)を介してチャネル(3)と交差する
ように設けられている。本実施例ではゲート(4)の膜厚
は、0.1ミクロンである。尚、本実施例においては、チ
ャネル(3)となる多結晶シリコン膜の周りは、すべてＳ
ｉＯ₂(10)によって囲んでいる。ＳｉＯ₂の誘電率はシリ
コンの約1/3であるので、ＳｉＯ₂によって囲むことによ
りチャネル(3)とゲート電極(4)とのキャパシタンスは小
さくなる。これが室温においてヒステリシスが実現でき
ている理由の一つである。また、本実施例においては、
チャネルの多結晶シリコンはＳｉＯ₂上に10nmの薄いａ
(アモルファス)−Ｓｉを堆積した後、７５０°Ｃの熱処
理により結晶化を行なって形成した。この熱処理中、ａ
−Ｓｉ中ではシリコンの結晶粒が成長していくが、結晶
粒の大きさが膜厚に達すると、膜に垂直方向にはそれ以
上結晶成長を行なうことができなくなる。これと同時
に、膜と並行方向への結晶成長の速度も遅くなる。この
ため、横方向の結晶粒の大きさがほぼ膜厚と等しくな
る。以上より、本実施例は、結晶粒が極めて小さいとい
う特徴がある。このように結晶粒が小さいことは、やは
りゲート・チャネル間の容量を小さくすることに貢献す
る。これを以下に説明する。しきい値近傍の低電流の領
域では、実際に電流が流れているのはチャネル(3)の中
でも最も抵抗の小さい少数の電流経路(6)となる(図１参
照)。実際には電子が結晶粒を次々に渡り歩くことによ
って電流は流れる。本実施例では結晶粒のサイズが小さ
いため、この電流経路も極めて細くなっている。このた
め、図１に示すように実際に電子が存在する領域はチャ
ネル全域に比べかなり小さくなる。このために、ゲート
と実効的なチャネルとの間の容量Cgcは小さくなってい
る。本試作素子では、しきい値の変化の効果を最大限拡
大して観測するため、Cgcを極めて小さく設定した。こ
のため、動作に必要な電圧の範囲が数10Vと大きくなっ
ている。Cgcをより大きく設定することによって、動作
範囲を通常の集積回路で用いられている数Vの範囲に設
定することが可能である。具体的には、ゲート酸化膜
(5)の膜厚をもっと薄くすることことやゲート長やゲー
ト幅をもっと大きくすればよい。これは技術的には容易
に達成できる。本実施例では、チャネル部を多結晶シリ
コンによって形成したが、結晶Si基板の表面に形成され
た通常のバルクＭＯＳＦＥＴにおいても、ゲート・チャ
ネル間の容量を上記条件を満たす程度に小さくすること
ができればヒステリシスは実現でき、記憶素子として用
いることができる。バルクＭＯＳＦＥＴの場合には、上
記のような結晶粒の効果は無く、また下側が誘電率の高
いSiによって覆われているため上記多結晶シリコンの場
合に比べて素子の寸法を小さくする必要がある。従って
製造がより難しくなるが、バルクのＭＯＳＦＥＴの方が
キャリアの移動度が大きいため、大きな電流値を流すこ
とができ、高速動作に適するという利点がある。あるい
は、ＳＯＩ(Siliconon Insulator)構造のＭＯＳＦＥＴ
を用いても上記ヒステリシスを実現することができる。
ＳＯＩ構造は絶縁膜の上に単結晶シリコンを成長させ、
その中にＭＯＳＦＥＴを作製する技術である。このＳＯ
Ｉの方がバルクＭＯＳＦＥＴに比べてゲート・チャネル
間の容量を小さくできるので、バルクＭＯＳＦＥＴ構造
を用いるよりは、大きな寸法でヒステリシスを実現でき
る。上記例では電子を伝導させるnチャネル型の場合を
例に説明したが、正孔を用いても同様の動作ができる。
また、チャネル領域にはシリコン以外の半導体を用いる
こともできる。また、本実施例では、ゲート(4)がチャ
ネル(3)の下側にある場合を示したが、ゲートを上側に
作製しても同様の動作が可能である。また、チャネルの
上と下の両側にゲートを設けることも可能であり、動作
は上記の場合と同様である。さらにゲートをチャネルの
横に設けることも可能である。また、ゲートをチャネル
の両横に設けることも可能である。

【００２７】次に本半導体素子を用いたメモリ集積回路
について図６を用いて説明する。図６には、図１の多結
晶シリコン記憶素子を用いた記憶装置の構成を示す。半
導体素子の特性は図７に示すような特性を仮定する。す
なわち、ゲート・ソース間にＶｗの電圧が印加される
と、素子は"１"状態（高しきい値Vh状態）となる。逆に
ゲート・ソース間に−Ｖｗの電圧が印加されると、素子
は"０"状態（低しきい値Vl状態）となる。ゲート・ソー
スあるいはゲート・ドレイン間に−Vw/２ないしVw/２の
電圧が印加されても、しきい電圧は変化しない。この特
性は図２の特性において全体にしきい電圧を低くしたも
のであり、試作素子のチャネル部にドナー不純物を導入
することによって実現することができる。尚、図６にお
いてはＭＰ１−ＭＰ４は、図１の構造と図７の特性を有
する本発明の半導体素子である。それぞれのゲート端子
はワード線に接続され、ドレイン端子はデータ線に接続
されており、ソース端子は接地されている。ディジタル
情報を書込むには、図６のワード線駆動回路とデータ線
駆動回路によって以下のように行なう。"１"をＭＰ１に
書き込むには、ワード線１をVw/２に設定し、データ線
１を−Vw/２に設定する。この他のワード線、データ線
は０Ｖとする。これにより、ＭＰ１のゲート・ドレイン
間にVwの電圧が印加され、ＭＰ１は"１"状態(高しきい
値状態)となる。この時、ＭＰ１以外の素子にはVw/２以
下の電圧しか印加されないのでしきい電圧は変化しな
い。"０"をＭＰ１に書き込むには、ワード線１を−Vw/
２に設定し、データ線１をVw/２に設定する。これによ
り、ＭＰ１のゲート・ドレイン間に−Vwの電圧が印加さ
れ、ＭＰ１は"０"状態(低しきい値状態)となる。この
時、ＭＰ１以外の素子には−Vw/２以上の電圧しか印加
されないのでしきい電圧は変化しない。情報の読出し
は、以下のように行なう(図６参照)。データ線駆動回路
の中ではデータ線は負荷素子を介して電圧源と接続す
る。一方、データ線の他端はセンスアンプと接続する。
ＭＰ１の情報を読出す場合を考える。このためには選択
されたワード線１を０Ｖとし、他の非選択のワード線２
を−Vw/２とする。ＭＰ１が"１"状態のときは、ＭＰ１
はオフ状態となり、データ線はハイ状態のままである。
ＭＰ２が仮に"０"状態であっても、非選択ワード線が−
Vw/２となっているためＭＰ１は電流は流さない。ＭＰ
１が"０"状態の時には、データ線１からＭＰ１を介して
接地線へ電流が流れ、データ線１の電位が下がる。これ
をセンスアンプにより増幅して読み出し動作が完了す
る。このように記憶装置を構成することができる。

【００２８】本記憶装置では図８に示すようにメモリの
デコーダ、センスアンプ、制御回路、出力回路等の周辺
回路をＳｉ基板表面に形成した通常のバルクＭＯＳＦＥ
Ｔを用いて実現し、図１のＭＰ１−ＭＰ４の記憶素子を
含むメモリセルアレーは絶縁膜を介してその上部に作製
することができる。このようにＭＰ１−ＭＰ４の記憶素
子の多結晶シリコンはバルクＭＯＳＦＥＴの上部に作製
することができるからである。この構成によって、周辺
回路の面積が省略でき従来のダイナミックＲＡＭに比べ
て約２倍高集積の集積回路が実現できる。尚、図８では
バルクＭＯＳＦＥＴと多結晶シリコンとの間には実際に
は配線層が有るが、この配線層は図では省略されてい
る。このように本記憶装置は、１素子によって１ビット
の情報を記憶できるため高集積のメモリ集積回路が構成
できる。また上記したように周辺回路とメモリセルとを
積層化することによりさらに集積度を高めることができ
る。また、通常のダイナミックＲＡＭのように電荷量を
読み出す必要がなく、データ線にスタティックに信号を
発生することができる。このため、微細化を進めてもＳ
／Ｎ比が小さくなることがない。また、長時間にわたり
蓄積情報を蓄えることができ、ＤＲＡＭの様にリフレッ
シュは不要である。このため、消費電力を小さくでき、
周辺回路を簡素化することができる。以上により、従来
のＤＲＡＭより２倍以上高集積なメモリが実現でき、１
ビット当たりのコストを半分以下にすることができる。
また、情報の保持に必要な電力も従来より大幅に小さく
することができる。上記記憶装置の例では、図７に示す
様にVlが負でVhが正の場合を説明した。記憶素子のしき
い電圧Vl、Vhがこれより高い場合には、その分だけゲー
トを制御する信号を高く設定することにより同様の動作
ができる。

【００２９】次に本実施例の製造工程を図９を用いて説
明する。初め、ｐ型Ｓｉ基板(14)の表面にｎチャネルＭ
ＯＳ(15)とｐチャネルＭＯＳ(16)(すなわちCMOSデバイ
ス)を作製し、その上に絶縁膜を形成し、さらに金属配
線(17)を作製する(図９(Ａ))。この後、層間の絶縁膜(1
8)を堆積し、表面の凹凸を小さくする平坦化を行なう。
次に記憶素子のゲート電極(4)となる多結晶シリコン領
域を作製する。この多結晶シリコンにはｎ型不純物を高
濃度にドープして低抵抗とする。ゲート絶縁膜(5)とな
る５０ｎｍ程度のＳｉＯ₂膜を化学気相堆積(ＣＶＤ)法
により堆積し、その上にチャネルとなるアモルファスシ
リコンを堆積する。これをパターニング後、ソース
(1)、ドレイン領域(2)にＡｓ、Ｐ等のｎ型不純物をイオ
ン注入し、およそ750°Ｃでアニールしてチャネル(3)は
多結晶シリコンとなる。この上にＳｉＯ₂の保護膜(10)
を形成し、本発明の高集積記憶装置が実現できる(図９
(Ｂ))。図示されてはいないが、この上部にさらに導電
層を設けることによって、電気的雑音をシールドするこ
とができ、メモリの信頼性を向上させることができる。

【００３０】（実施例２）図１０は、本発明の第２の実
施例を示す。基板はＳＯＩ基板を用いる。ソース(19)、
およびドレイン(20)は高不純物濃度ｎ型のシリコンから
なる低抵抗領域であり、その間のシリコンのチャネル(2
1)は細線となっている。又、チャネルの上にはＳｉＯ₂
の薄膜(25)が形成されており、その上にシリコンの結晶
粒でキャリアを閉じ込める記憶領域(24)が形成されてい
る。さらにその上に、ゲート絶縁膜(23)をはさんで、ゲ
ート電極(22)が設けられている。本実施例においては、
チャネル(21)の線幅が細いことからゲート電極(22)とチ
ャネル(21)との間の容量値Ｃgcは小さくなる。書き込
み、消去はゲートの電位を変えることで行なう。記憶領
域(24)へチャネル内の電子が絶縁膜(25)によるポテンシ
ャルバリアを越えて注入されることにより書き込みが行
われ、一方、消去される場合は、記憶領域(24)から電子
が引き出される。本実施例では記憶領域(25)への書き込
み、消去はチャネルとの電子のやりとりで行なうが、チ
ャネル以外からこれを行なってもよい。この事情は以下
の実施例でも同様である。又、本実施例ではソース、ド
レイン、チャネルにＳｉを、絶縁膜にＳｉＯ₂を用いて
いるが、容量が所定の条件を満足していれば、ソース、
ドレインは他の半導体でも金属でもよく、絶縁膜も他の
ものでもよい。又、本実施例では記憶領域はチャネルの
上に設けてあるが、これは下でも横でも構わない。本実
施例ではＳＯＩ基板を用い、ソース、ドレイン、チャネ
ルには単結晶Ｓｉを用いているが、実施例１と同様に、
多結晶シリコンでこれを形成してもよい。この場合、実
施例１との相違は、記憶領域(24)を独立に設けるという
点にある。さらに、チャネル・記憶領域間の絶縁膜とゲ
ート・記憶領域間の絶縁膜が同一の材料である必要はな
い。本実施例ではキャリアに電子を用いたが、ホールを
用いてもよい。これは以下の実施例でも同じである。本
実施例においては、記憶ノード(24)についても、小さい
結晶粒を用いること、Ｓｉ結晶粒(24)のまわりをＳｉＯ
₂(23,25)で囲うことで周りとの間の寄生容量を小さくし
ている。結晶粒(24)が小さいため容量値Ｃttは自己容量
で計算してよい。誘電率εの物質に囲まれた半径ｒの球
体の自己容量は、４πεｒで与えられる。例えば、粒径
１０ｎｍのシリコン結晶粒の場合には、記憶ノードの容
量Ｃttは約１aFとなる。

【００３１】図１１にはチャネル、キャリア閉じ込め領
域、ゲート付近の拡大図を示す。図１２に示すように、
ゲート・ソース間の電圧を第１の電圧Vg0（０ボルト）
と第２の電圧Vg1(５ボルト)との間で上下に掃引する
と、ドレイン電流がヒステリシスを示す。このときの、
図１１のｂ−ｂ’におけるのポテンシャル分布図を図１
３、図１４に示す。このヒステリシスが生じる理由を以
下に説明する。図１０の半導体装置において、ゲートと
ソース間との電位差Vgsが０ボルトの時のチャネル領域
(21)のポテンシャル図を図１３(Ａ)に示す。これは図１
２の状態(25)に対応する。尚、この図１３(Ａ)の紙面の
垂直方向にドレイン電流が流れる。なお、以下の説明で
は、ドレイン・ソース間の電圧がゲート電圧に比べて十
分小さい場合を考える。ただし、ドレイン・ソース間の
電圧が大きい場合にも、以下の結果はそのまま成り立
つ。まず、図１３(Ａ)に示すように、チャネル(21)は、
記憶領域(24)との間のポテンシャルバリア(25)や周辺の
ＳｉＯ₂膜(23)に囲まれたエネルギーの低いポテンシャ
ルを形成する。従って、Ｓｉの結晶粒よりなる記憶領域
(24)は絶縁膜(23,25)で囲まれており、キャリアである
電子を捕獲することができる。Ｐ型もしくは低不純物濃
度のＮ型またはｉ(真性半導体)型のチャネル領域(21)の
伝導帯のエネルギーレベルは高不純物濃度のＮ型ソース
(19)中の伝導帯のエネルギーレベルもしくは縮退した高
不純物濃度のＮ型ソース中(19)のフェルミレベルより十
分高いために、チャネル(21)中には電子は存在しない。
従って、ドレイン電流は、流れない。尚、キャリア閉じ
込め領域(24)のエネルギーは、ソース(19)のフェルミレ
ベルより十分高いものであり、この領域(24)に電子は存
在しない。ゲート(22)とソース(19)との間の電位差Vgs
を０ボルトから低しきい電圧Vlまで増加させていくと、
チャネル領域(21)の電位が上昇するので、図１３(Ｂ)に
示すように電子に対するチャネル領域(21)のポテンシャ
ルが下がり、チャネル領域(21)中にソース(19)から電子
が導入される。これによりドレインDソース間に電流が
流れる。さらに、ゲート電圧を増加させるとチャネル領
域中(21)の電子数は更に増加するが、図１３(Ｃ)に示す
ように、Vgsが書き込み電圧Vg1に達すると記憶領域(24)
のエネルギーが下がり、チャネルとの間の電位勾配が大
きくなるため、電子の熱エネルギー分布やトンネル現象
によって、ポテンシャルバリア（25)を乗り越えて少な
くとも１個の電子が記憶領域(24)に捕獲される。これは
図１２の状態(27)から状態(28)への遷移に対応する。こ
の結果、図１４（Ａ）に示すように、記憶領域(24)に捕
獲された１個の電子によるクーロン・ブロッケードが発
生するとともに記憶領域(24)のポテンシャルは上昇し
て、それ以上の電子が記憶領域(24)に注入されるのを阻
む。

【００３２】このように、記憶領域(24)に電子が１個捕
獲されると図１０の半導体素子のしきい電圧は低しきい
電圧Vlから高しきい電圧Vhに変化するものであり、その
理由を下記に説明する。すなわち、図１４(Ａ)の状態か
らVh＜Vgs＜Vg1の範囲でVgsを下げていくと、チャネル
(21)中の電子は減少するが、チャネルとの間にはポテン
シャルバリア(25)が存在し、記憶領域(24)に捕獲された
電子はそのまま残る。さらにゲート(22)の電圧が低下し
て、Vgs=Vhとなると、ソース(19)のフェルミレベルはチ
ャネル(21)の伝導帯のエネルギーレベルよりkT程度離れ
るので、チャネルの電子はほぼなくなる(図１４(Ｂ)参
照)。従って、ドレイン電流が流れなくなる。これは図
１２の状態(29)に対応する。しかし、このようにドレイ
ン電流が流れなくなるしきい値Vhは、記憶領域(24)に捕
獲された電荷量に対応する電圧分だけ低しきい電圧Vlよ
りも高くなる。さらにVgsを下げていくと、例えばVgs＝
0ボルトに達すると、このゲート電圧の低下に伴って記
憶領域(24)とチャネル(21)との間の電位勾配が大きくな
る。その結果、記憶領域(24)に捕獲された電子が、電子
の熱エネルギー分布と電界効果によるトンネリングによ
り放出される(図１４(Ｃ)参照)。電子が放出された状態
のポテンシャル図は、始めの図１３（Ａ）に等しい。従
って、半導体素子は、図１２の状態(25)にもどるわけで
ある。このあと、Vgsを再度上昇させて、上下に掃引す
ると以上の動作を繰り返すため、電子の捕獲/放出に伴
うヒステリシスが観測される。この構造においても電子
一個の有無を電流値として検出するためには、式(8)の
条件が必要である。

【００３３】次に、本実施例の製造工程を説明する。図
１０に示すようにＳＯＩ基板を用い、ホトエッチング技
術を用いて、ソース(19)、ドレイン(20)、チャネル(21)
を形成する。チャネルは細線に加工する。ソース、ドレ
インはｎ型不純物を高濃度にドープする。チャネルは低
不純物濃度のｎ型、又はｉ型、又はＰ型にドープする。
次にＣＶＤ法でＳｉＯ₂膜(25)を堆積して、さらにＣＶ
Ｄ法(化学気相堆積法)でシリコンの結晶粒(24)を形成す
る。その後再びＣＶＤ法でＳｉＯ₂膜(23)を堆積し、金
属膜を蒸着した後にホトエッチング技術でゲート電極(2
2)を形成する。記憶領域であるシリコン結晶粒(24)の半
径rを微細に形成するためには、ＣＶＤ法による堆積物
の形成の初期に生じる核をシリコン結晶粒(24)として利
用する。このために、このＣＶＤ法によるシリコン結晶
粒(24)の形成は低温かつ短時間で終了することが望まし
い。

【００３４】（実施例３）図１５は本発明の第３の実施
例を示す。実施例２と相違する点は、二つのゲート電極
(31),(32)でチャネル(33)及びキャリア閉じ込め領域(3
4)をはさんだ構造をとっていることである。従って、書
き込み、消去はゲート電極１(31)のほかに、ゲート電極
２(32)でも行なえる点で実施例２と異なる。さらに、実
施例２の素子を集積した場合等には、外部の電位変動の
影響によりキャリア閉じ込め領域、チャネル領域付近の
電位が変動することが予想されるが、本実施例ではゲー
ト電極により両側からシールドしているため外部の電位
変動の影響を受けにくいという特徴がある。

【００３５】（実施例４）図１６は本発明の第４の実施
例を示す。ソース(35)、ドレイン(36)がシリコン半導体
結晶基板内に形成されたバルクＭＯＳ構造のチャネル(3
9)の上に絶縁膜(40)を設け、その上に複数個のシリコン
結晶粒(41)を形成し、その上に再び絶縁膜(42)を形成
し、さらにソース(35)、ドレイン(36)を結ぶ方向に隙間
を設ける形状のゲート電極２(38)を設け、絶縁膜(43)を
介してその上にゲート電極１(37)を設ける。ソース(3
5)、およびドレイン(36)は高不純物濃度ｎ型のバルクの
シリコンからなる領域であり、その間はＰ型の領域(44)
である。ゲート電極１(37)に正の電圧をかけることでこ
のＰ型領域の表面に電子を誘起しチャネル(39)を形成す
るが、この時ゲート電極２(38)の電位はゲート電極１(3
7)よりも低く設定するので、ゲート電極２(38)は静電シ
ールド電極として動作するようになる。その結果、チャ
ネル(45)はゲート電極２の細い隙間の領域のみに形成さ
れ、ゲート電極１(37)とチャネル(39)との間の実効的な
容量値Ｃgcは小さくできる。書き込み、消去はゲート電
極１(37)またはゲート電極２(39)あるいは基板(44)の電
位を変えることで実施例３と同様に行なうことができ
る。

【００３６】（実施例５）図１７(Ａ)は本発明の第５の
実施例を示す。電流の流れる方向は紙面垂直方向であ
り、チャネル、キャリア閉じ込め領域付近を拡大して示
してある。ソース、ドレインの形状は実施例２と同様で
ある。本実施例は、実施例２において、Ｓｉのチャネル
(46)とＳｉ結晶粒の記憶領域(47)との間のＳｉＯ２絶縁
膜(49)、（５０）中にＳｉの薄膜（４８）を設けた構造
をとっている。チャネル(46)内のキャリアは、この薄膜
部(48)を経て記憶領域(47)に達する。この構造のポテン
シャル図を図１７(Ｂ)に示す。この薄膜部(48)では厚さ
方向の量子閉じ込めの効果からエネルギーシフト(52)が
発生し、薄膜部(48)はチャネル(46)内の電子がキャリア
閉じ込め領域(47)に移ろうとする場合のバリアの役割を
果たす。この結果、同じバリアの効果を果たすのに、本
構造を用いない場合のチャネル、キャリア閉じ込め領域
間のＳｉＯ２膜（図１０(25))の膜厚と比較し、チャネ
ルとキャリア閉じ込め領域との間のＳｉＯ２膜(49),(5
0)の膜厚の和が小さくともよくなる。従って、絶縁膜の
膜疲労を低減でき、メモリの書換え回数を増加させるこ
とができる。なお、本実施例で述べた量子閉じ込め効果
を用いたポテンシャルバリアはキャリアを閉じ込める領
域(47)に出し入れするキャリアの数が多くとも絶縁膜の
疲労防止に効果がある。

【００３７】（実施例６）実施例６では本発明による半
導体記憶装置のメモリ読み出し回路の構成を、図１８、
図１９を用いて説明する。以降、図１の実施例、図６の
実施例、図１０の実施例、図１５の実施例、図１６の実
施例、図１７の実施例のいずれかである本発明の半導体
素子を図１８上部に示すようにキャリア捕獲部を黒丸の
記号で表して、通常のＦＥＴと区別する。図１８には１
ビット分のメモリセルの回路図（同図(ａ))と、読み出
し、書き込み時におけるワード線（Ｗ）とデータ線
（Ｄ）に印加する電圧（同図(ａ))と、さらにメモリセ
ルに用いた半導体素子ＭＭ７のドレイン電流のゲート電
圧（ゲート・ソース間)電圧に対する依存性（同図(ｃ))
とを示す。この回路構成自体は図６に示した実施例１と
同じである。

【００３８】図１９にはメモリセルＭＭ１に記憶した情
報を読み出すための回路構成を示す。図では省略したが
ＭＭ１と同様なメモリセルが多数アレー上に配置されて
いる。情報を記憶するＭＭ１は、従来の通常のＭＯＳＦ
ＥＴに比べると流せる電流値が小さい。これは、ゲート
・チャネル間の容量を小さく設定しているためである。
この少ない電流値を安定に高速に読み出すための構成を
以下に説明する。半導体素子ＭＭ１からなるメモリセル
はデータ線Ｄに接続され、このデータ線（Ｄ)はデータ
線選択スイッチＭ５を介して差動増幅器の入力トランジ
スタＭ９と接続されている。さらに、データ線Ｄと対に
なった別のデータ線（Ｄｎ)にはＭＭ５，ＭＭ６からな
るダミーセルが接続されている。Ｄｎはやはりデータ線
選択スイッチＭ６を介して差動増幅器の他方の入力トラ
ンジスタＭ１０のゲート端子と接続されている。次にＭ
Ｍ１の情報を読み出す動作を説明する。この時の信号の
タイミングを図２０に示す。ＭＭ１は”０”が書き込ま
れておりしきい電圧が低い状態である場合を考える。ダ
ミーセルＭＭ５，ＭＭ６には常に予め”０”を書き込ん
でおく。読み出し時にはまずＳ２をローレベルにして
Ｄ，Ｄｎの双方を電源電圧Ｖｒにプリチャージしてお
く、これと同時にＳ３，Ｓ４をハイレベルにしてデータ
線Ｄ，Ｄｎを差動増幅器の入力Ｍ９、Ｍ１０に接続す
る。これとやはり同時期にＳ５，Ｓ６をハイレベルにし
て、差動増幅器を活性化し、出力（ＯＵＴ，ＯＵＴｎ)
をイコライズする。ワード線Ｗ１とＷＤをローレベルか
らハイレベルに変化させてセルＭＭ１とダミーセル（Ｍ
Ｍ５，ＭＭ６)を選択すると、ＭＭ１はオン状態とな
り、データ線Ｄの電位が下がってくる。同時にダミーセ
ルＭＭ５，ＭＭ６がオン状態となり、データ線Ｄｎの電
位がやはり下がってくる。しかし、ダミーセルはＭＭ５
とＭＭ６が直列に接続されているため、電流駆動能力が
ＭＭ１に比べ小さく、Ｄｎの電位変化はＤにくらべ緩や
かである。Ｄ，Ｄｎのデータが確定した時、Ｓ６をロー
レベルにして差動増幅器を動作可能な状態とする。Ｄと
Ｄｎとの電位差は差動増幅器により増幅され出力（ＯＵ
Ｔ)はハイレベルとなり、出力（ＯＵＴｎ)はローレベル
となる。これによりＭＭ１の”０”の読み出しは完了す
る。ＭＭ１が”１”となっているときには（しきい値が
高く電流があまり流れない場合)データ線Ｄはプリチャ
ージされたままあまり下降せず、Ｄｎの電位の方が早く
下降する。このＤ，Ｄｎの電位差を差動増幅器により増
幅して読み出し動作が完了する。ＭＭ２からなるセルを
読むときには、ＭＭ３およびＭＭ４がダミーセルとな
る。ダミーセルは各データ線に１個設けるだけでよく、
面積の増加分は小さい。

【００３９】以上の回路構成をとることにより、Ｄ，Ｄ
ｎに僅かな電位差が発生するだけで読み出しが可能とな
る。このため、データ線ＤからＭＭ１を通して放電すべ
き電荷量が少なくともよく、このため高速動作が可能と
なる。この例では、ダミーセルの電流をメモリセルの電
流のほぼ半分にする手段としてＭＭ５とＭＭ６とを直列
に接続したが、チャネル幅を半分にすることや、印加す
るゲート電圧を下げることによってもこの参照電位を発
生することができる。

【００４０】図２１は、この半導体記憶装置のメモリセ
ルのレイアウト配置を示す。図２１(ａ)には隣合った４
セルの回路図を示し、これに対応するマスクレイアウト
を同図(ｂ)示す。ワード線Ｗ９１に接続される２つのメ
モリセルＭＭ９１とＭＭ９２では同一のゲート電極を共
有することにより、配線を省いている。また、同一のデ
ータ線Ｄ９１に接続される２つのメモリセルＭＭ９３，
ＭＭ９１では、拡散層を直接接続し、１個のコンタクト
を共有化することにより面積を削減している。

【００４１】（実施例７）本発明による半導体記憶装置
の他の実施例を、図２２、２３を用いて説明する。本実
施例は、実施例６よりもさらに高速読み出しが可能な構
成を示す。図２２（ａ)は同一のサブデータ線（Ｄ)に接
続された複数のメモリセルＭＭ５１，ＭＭ５２，ＭＭ５
３をまとめたセルセットの回路図を示し、同図（ｂ)に
は記憶素子ＭＭ５１に書き込みおよび読み出しを行なう
ときに印加する電圧を示し、同図（ｃ)にはＭＭ５１の
特性を示し、図２３にはこのセルセットを用いて構成し
たメモリ構成を示す。本実施例が実施例６と最も大きく
異なる点はデータ線がメインデータ線（ＭＤ５１)とサ
ブデータ線（Ｄ)とに階層化されている点であり（図２
３参照)、これにより高速に読み出すことが可能とな
る。図２２（ａ)に示すようにメモリセルＭＭ５１−Ｍ
Ｍ５３のソース端子はサブデータ線Ｄに接続されてい
る。このサブデータ線はＭ５３，Ｍ５２からなるプリア
ンプに接続されており、このプリアンプ（ＰＡ５１)の
出力がメインデータ線ＭＤ５１に接続されている（図２
３参照)。メインデータ線ＭＤ５１にはこのようなセル
セットがプリアンプを介して複数個接続されている。Ｍ
Ｄ５１は差動増幅器からなるメインアンプ（ＭＡ５１)
の入力の一方に接続されている。セルセットがアレー状
に並べられたものの一列はダミーセルからなる。ダミー
セル（例えばＭＭ５４)はやはりプリアンプ（ＰＡ５２)
を介して別のメインデータ線ＭＤ５２に接続され、ＭＤ
５２はメインアンプＭＡ５１の他方の入力端子に接続さ
れている。ダミーセルセットのプリアンプＰＡ５２はプ
リアンプＰＡ５１に比べ電流駆動能力がほぼ半分になる
ように設計しておく。これは例えばトランジスタのチャ
ネル幅を半分にすることにより実現できる。

【００４２】ＭＭ５１の情報を読み出す動作を、以下に
説明する。まずダミーセルＭＭ５４には”０”の情報を
予め書き込んでおく。まずＭＭ５１には情報”０”が記
憶されている場合を考える。まずＳ５２にハイレベルＶ
ｒを印加しＳ５１を接地レベルとすることにより、サブ
データ線Ｄを接地レベルとしておく。またセルセットを
選択するためＳ５３にハイレベルを印加しＭ５２を導通
状態とする。同時に、メインデータ線ＭＤ５１、ＭＤ５
２をハイレベルＶｒにプリチャージしておく。ワード線
Ｗがローからハイレベル（Ｖｒ)となるとＭＭ５１が導
通状態となり、Ｐ（＝Ｖｒ)からＭＭ５１を通してサブ
データ線Ｄが充電される。これにより、Ｍ５３がオン状
態となり、メインデータ線ＭＤ５１がＭＭ５２，ＭＭ５
３を通って放電され，ＭＤ５１の電位が下がる。これと
同様の動作により、同じワード線に接続されているダミ
ーセルＭＭ５４がオン状態となりプリアンプＰＡ５２が
働いてメインデータ線ＭＤ５２が放電され、ＭＤ５２の
電位が下がる。しかし、ＰＡ５２はＰＡ５１に比べ電流
駆動能力が小さいため、ＭＤ５２の電位の低下はＭＤ５
１の電位の低下に比べ緩やかである。このＭＤ５１とＭ
Ｄ５２との電位差をメインアンプＭＡ５１により検出
し、出力を得る。”１”を読み出す場合にも同様であ
る。

【００４３】本実施例では、メモリセルＭＭ５１はサブ
データ線Ｄを駆動するだけでよい。サブデータ線は接続
されているセル数が８−３２個程度と少ないことと長さ
が短いことにより、寄生容量が小さい。このため、メモ
リ素子ＭＭ５１により高速に駆動することができる。メ
インデータ線ＭＤ５１はプリアンプＰＡ５１により高速
に駆動されるので、やはり高速動作が可能となる。本実
施例では差動増幅器ＭＡ５１の参照電圧を発生させるた
めに、プリアンプＰＡ５２とプリアンプＰＡ５１の電流
駆動力に差を設定している。実施例６のようにセル自体
で電流を半分にするよりも、本実施例のようにトランジ
スタサイズの大きいプリアンプ部で電流値を変化させる
方がバラツキの影響を受けにくいという特徴がある。
尚、メインアンプＭＡ５１には、実施例６で用いた差動
増幅器やカレントミラー型差動増幅回路等の各種の公知
の回路を用いることができる。

【００４４】以上実施例６と実施例７においては１トラ
ンジスタでメモリセルを構成する例を述べたが、同様な
メモリセルとして図２４に示すような構成がある。同図
(ａ)はチャネルをはさんでゲート電極の反対側にバック
ゲートを設けた場合である。複数のメモリセルが同一の
バックゲート端子に接続されていると、このバックゲー
トに負の電圧を印加することにより、同時に多くのメモ
リセルの情報を”０”にリセットできるという利点があ
る。或いはバックゲートに正の電圧を印加することによ
り多くのセルに同時に”１”を書き込むことも可能とな
る。このバックゲート端子としては、半導体基板そのも
のもしくはウェル領域などを利用することも可能であ
る。図２４(ｂ)はＰ端子がワード線と並行方向に走って
おり、各行ごとに独立して制御できる様にしたものであ
る。図２４(ｃ)はＰ端子がデータ線と並行方向に走って
いる場合である。図２４(ｄ)はメモリ素子ＭＭ７３のゲ
ートをデータ線と接続した場合である。この場合はＰ端
子がいらなくなるため面積削減が可能となる。図２４
(ｅ)はメモリ素子ＭＭ７４のゲートをワード線と接続し
た場合であり、やはりセル面積が小さいという特徴があ
る。

【００４５】（実施例８）本発明の他の実施例を図２
５、図２６に示す。図２５(ａ)に示すようにメモリセル
は、本発明の記憶素子(ＭＭ２１)とスイッチングＦＥＴ
素子(Ｍ２５)とが直列に接続された回路となっている。
この回路ではワード線がＭ２５のゲートに接続されてお
り、Ｍ２５によりデータ線(Ｄ)からＭＭ２１に印加され
る電圧を遮断できる。このため選択セルとワード線ある
いはデータ線を共有する非選択のセルに不必要な電圧が
印加されることがない。このため実施例６、７に比べデ
ータ保持特性に優れるという利点がある。

【００４６】このメモリセルへの書き込みは以下の様に
行なう。まず”０”を書き込む場合を説明する。選択す
るワード線にＶcc＋Ｖtの電圧を印加し、選択するデー
タ線に接地レベル(０)を印加する。これにより、Ｍ２５
は導通状態となりＮ２１がほぼ接地レベルとなる。Ｐは
Ｖcc／２であるので、ＭＭ２１のゲート・ソース間には
−Ｖcc／２の電圧が印加され”０”が書き込まれる(図
２５(ｃ)参照)。次に”１”書き込みを説明する。やは
りワード線にはＶcc＋Ｖｔの電圧を印加し、データ線に
はＶccの電圧を印加する。これによりＭＭ２１のゲート
・ソース間にはＶcc／２の電圧が印加され、”１”が書
き込まれる(図２５(ｃ)参照)。このセルの読み出しは実
施例６や実施例７と同様の手段によっても可能である
が、本実施例では低い電源電圧で読み出しや書き込みが
可能な構成を示す。本メモリの読み出しを図２６を用い
て説明する。Ｍ２５とＭＭ２１からなるメモリセルの情
報を読み出すにはワード線Ｗ２１を接地レベルから電源
電圧レベルＶccに変化させ、同時にＭ２８，ＭＭ２５，
ＭＭ２６からなるダミーセルのワード線ＷＤ２２をロー
からハイレベルに変化させる。この後の読み出しは実施
例６と同様である。ただし、出力が定まった後で、セン
スアンプの出力に接続された書き込みドライバによりメ
モリセルへ再書き込みを行なう。例えば、ＭＭ２１に”
１”を書き込む場合にはデータ線ＤにＶccを印加する。
これによりＭＭ２１のゲート・ソース間にほぼＶccの電
圧が印加され”１”を書き込むことができる。またＭＭ
２１に”０”を書き込む場合にはＤを接地レベルとす
る。これによりゲート・ソース間に−Ｖcc／２の電圧が
印加され、”０”が書き込まれる。本実施例においては
メモリの情報を読み出すごとに続けて再書き込みを行な
う。これにより、データ線Ｄとダミーデータ線Ｄｎとの
間に読み出しできる程度の電位差が生じた後であれば、
仮にＭＭ２１の情報が”０”から”１”へ反転してしま
っても良い。このため、図２５における読み出し電圧Ｖ
ｒと書き込み電圧Ｖcc／２とを近い値に設定できる。従
って書き込み電圧を低い値に設定できる。例えば、Ｖｒ
を３Ｖに設定し、Ｖcc／２を４Ｖに設定することができ
る。これに対して実施例７(図２２(ｃ)参照)の様に読み
出し時には情報の反転が起こらないことを保証しようと
すると、書き込み電圧Ｖｐを読み出し電圧Ｖｒの３倍程
度にする必要が有、書き込み時に高い電圧が必要にな
る。

【００４７】本実施例と同様のメモリセル回路として図
２７に示す回路がある。図２７(ａ)は図２５(ａ)と比べ
るとＭＭ８１のゲートがＰに接続されている点が異なっ
ている。図２７(ｂ)はメモリ素子ＭＭ８２のゲート端子
をメモリセルの外部から制御信号Ｃにより制御するもの
である。図２７(ａ)のメモリセルの４ビット分のレイア
ウトを図２８に示す。図２８においてはＭＭ１０１−１
０４は多結晶シリコンからなる実施例１に示した素子で
ある。このレイアウトにおいても、となり合ったメモリ
セルのワード線を同一の電極で構成し、隣合った２つの
メモリセルでコンタクトを共有してデータ線と接続して
いる。これによりメモリセル面積を小さくしている。

【００４８】（実施例９）本発明の他のメモリセル回路
と読み出し回路を本実施例では説明する。図２９(ａ)に
はメモリセルの回路図を示し、図２９(ｂ)には本メモリ
セルの読み出し時と書き込み時の印加電圧を示し、図２
９(ｃ)にはメモリセルに用いたＭＭ３１とＭＭ３２の特
性を示す。本メモリセルはＭＭ３１とＭＭ３２とに相補
的な情報を書込む点に特徴がある。すなわち、”１”を
書き込むときにはワード線ＷにＶccの電圧を印加し、デ
ータ線ＤにはＶｅ(負電圧)を印加する。これにより、Ｍ
３３は導通状態となるのでＤの電位がＮ３１に印加され
Ｎ３１はＶｅとなる。ＭＭ３２のゲート・ソース間には
Ｖｅの電圧が印加されるので、ＭＭ３２は低しきい値の
状態となる。またＭＭ３１のゲート・ソース間にはＶcc
−Ｖｅの電圧が印加され、高しきい値の状態となる。メ
モリセルに”０”を書くにはデータ線Ｄを書き込み電圧
Ｖｐに設定する。これにより、ＭＭ３１が低しきい値で
ＭＭ３２が高しきい値の状態が実現できる。この書き込
み後、データ線の電位をＶcc／２に設定するとＭＭ３１
とＭＭ３２のゲート・ソース間にはおよそＶcc／２程度
の電圧が印加される。”１”状態の場合にはＤを放電し
ようとする。”０”状態の場合にはＤを充電しようとす
る。これを図３０のように差動増幅器により検出すれば
情報を読み出すことができる。本メモリセルでは読み出
すメモリセルの情報が”１”か”０”かによりデータ線
の電位が下降するか上昇するかの違いが現れる。このた
め差動増幅器の一方の入力端子に参照電圧(Ｖcc／２)を
直接印加することができる。このためダミーセルがいら
ない。これに対して、これまでの実施例の回路では、セ
ルの情報が”１”か”０”かによりデータ線の電位がそ
のまま維持されるか下降するかの違いしか現れないた
め、ダミーセルが必要であった。

【００４９】（実施例１０）本実施例では、本発明によ
る別のメモリセル回路を説明する。図３１(ａ)は１ビッ
ト分のメモリセル回路を示し、同図(ｂ)には読みだし時
と書き込み時の印加電圧を示し、同図(ｃ)にはＭＭ４
１，ＭＭ４２の特性を示す。本メモリセルは図２７(ａ)
に示したメモリセルを２個合わせて、同一のワード線に
より選択する構成となっている。本実施例では、ＭＭ４
１とＭＭ４２とに互いに相補的な情報を書き込む。即ち
ＭＭ４１を低しきい値状態とするときにはＭＭ４２を高
しきい値状態とし、ＭＭ４１を高しきい値状態とすると
きにはＭＭ４２を低しきい値状態とする。このため書き
込み後にワード線をハイレベルとすると、データ線Ｄと
ＤｎにはＭＭ４１とＭＭ４２との電流駆動力の差を反映
した電位差が現れる。図３２に示すようにＤ，Ｄｎを差
動増幅器の一対の入力端子に接続すればセルの記憶情報
を読みだすことができる。

【００５０】本実施例では、ダミーセルが不要でかつ差
動増幅器の参照電位も発生させる必要がなく、デバイス
のバラツキにたいして安定に動作するという特徴があ
る。回路設計も簡単である。尚、図３３に示すメモリセ
ル回路を用いても、同様の動作が可能である。

【００５１】以上の実施例においてはメモリセルのスイ
ッチング素子としてｎチャネル絶縁ゲート型電界効果型
トランジスタを用いた例を示したが、他のスイッチング
素子で置き換えても良いことはいうまでもない。例えば
ｐチャネル電界効果トランジスタを用いることができ
る。この場合はゲートに印加する電圧の極性がｎチャネ
ルの場合とは反対になる。また、記憶素子もｎチャネル
型の場合を例に説明したが、ｐチャネル(正孔を蓄積し
て動作する)型の場合も同様に記憶装置を構成できるこ
とはいうまでもない。

【００５２】（実施例１１）実施例６から実施例１０に
述べた半導体記憶装置(メモリ)は、不揮発に情報を保持
し、かつ書き込みに要する時間が従来の不揮発性メモリ
に比べ極めて短く、書替え回数に制限がないという特徴
がある。書き込みが高速なのは電子を少数個だけ注入す
れば書き込みが完了するからである。また、書替え回数
に制限がないのはやはり少数の電子の移動で書き込みを
行なうことができるからである。このような記憶装置
は、図３４に示すデータ処理システムにおいて、マイク
ロプロセッサの主記憶として用いるとことができる。ま
た、本記憶装置は不揮発で情報を保持するため、電源遮
断後も情報を保持する。このため、従来ハードディスク
やフロッピー（登録商標）ディスクで行なってきたいわ
ゆる外部記憶も同じメモリチップで実現することができ
るという特徴がある。また、この主記憶は不揮発なので
このコンピュ−タは電源を遮断して再度電源を投入する
と直前の使用状態に瞬時に戻れるという特徴がある。さ
らに、マイクロプロセッサのキャッシュメモリに、実施
例６から実施例１０に述べた半導体記憶装置(メモリ)を
使用することにより、キャッシュメモリを不揮発性とす
ることができるとともに、低消費電力とすることが可能
となる。

【００５３】

【発明の効果】本発明によれば、少ない素子数、少ない
面積で素子自体が情報記憶機能を有するメモリが構成で
きるとともに極低温への冷却を必要としない半導体素子
を提供することができる。この半導体素子を用いた半導
体記憶装置では、高速に書替できる不揮発性メモリが実
現できる。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体素子の構造図であ
る。

【図２】実施例１のドレイン電流のゲート・ソース間の
電圧依存性の実測値を示す図である。

【図３】実施例１の半導体素子に"１"と"０"を書き込ん
だ後の情報の保持を示す実測結果である。

【図４】本発明においてゲート電圧を上昇させた時のチ
ャネル付近のバンドの変化を示す図である。

【図５】本発明においてゲート電圧を下降させた時のチ
ャネル付近のバンドの変化を示す図である。

【図６】本発明の記憶装置の構成を示す図である。

【図７】図６の記憶装置において想定したヒステリシス
特性を示す図である。

【図８】本発明の実施例１において周辺回路をＳｉ基板
表面に形成し、メモリセルをその上部に積層して形成し
た構造を示す図である。

【図９】本発明の製造工程を示す断面図である。

【図１０】本発明の実施例２の半導体素子の構造図であ
る。

【図１１】本発明の実施例２のチャネル、キャリア閉じ
込め領域、ゲート付近の拡大図である。

【図１２】実施例２のドレイン電流のゲート・ソース間
の電圧依存性を示す図である。

【図１３】本発明においてゲート電圧を上昇させた時の
チャネル及びキャリア閉じ込め領域付近のポテンシャル
分布を示す図である。

【図１４】本発明においてゲート電圧を下降させた時の
チャネル及びキャリア閉じ込め領域付近のポテンシャル
分布を示す図である。

【図１５】本発明の実施例３の半導体素子の構造図であ
る。

【図１６】本発明の実施例４の半導体素子の構造図であ
る。

【図１７】本発明の実施例５の半導体素子の構造図及び
そのポテンシャル分布図である。

【図１８】本発明の実施例６のメモリセルの回路図と印
加電圧を示す図である。

【図１９】本発明の実施例６のメモリ読み出し回路の回
路図である。

【図２０】本発明の実施例６の信号印加のタイミングを
示す図である。

【図２１】本発明の実施例６の４ビット分のメモリセル
の回路図とマスクレイアウトを示す図である。

【図２２】本発明の実施例７のメモリセルセットの回路
図と印加電圧と記憶素子の特性を示す図である。

【図２３】本発明の実施例７のメモリの構成を示す図で
ある。

【図２４】本発明のメモリセルの回路図を示す図であ
る。

【図２５】本発明の実施例８のメモリセルの回路図と印
加電圧と記憶素子の特性を示す図である。

【図２６】本発明の実施例８のメモリ読み出し回路の回
路図である。

【図２７】本発明のメモリセルの回路図である。

【図２８】本発明の実施例の４ビット分の回路図と対応
するマスクレイアウトを示す図である。

【図２９】本発明の実施例９のメモリセルの回路図と印
加電圧と記憶素子の特性を示す図である。

【図３０】本発明の実施例９の読み出し及び書き込み回
路の回路図である。

【図３１】本発明の実施例１０のメモリセルの回路図と
印加電圧と記憶素子の特性を示す図である。

【図３２】本発明の実施例１０の読み出し回路の回路図
である。

【図３３】本発明の実施例１０のメモリセルの変形例を
示す図である。

【図３４】本発明の記憶装置を用いたデ−タ処理装置を
示す図である。

【符号の説明】

MP1-4,MM1-MM104…本発明の記憶素子、Vgs…ゲート・ソ
ース間電圧、Cgs…ゲートチャネル間のキャパシタン
ス、Vl…"０"状態におけるしきい値電圧、Vh…"１"状態
におけるしきい値電圧、Vg0…"０"書き込みの電圧、Vg1
…"１"書き込みの電圧、Vw…書き込み時にワード線に印
加する電圧の絶対値、M1-M104…絶縁効果型電界効果型
トランジスタ、C…チャネル・キャリア閉じ込め領域間
のキャパシタンス、Cgt…ゲ−ト・キャリア閉じ込め領
域間のキャパシタンス、Ctt…キャリア閉じ込め領域の
周囲に対する全キャパシタンス。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 橋本 孝司 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 関 浩一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 阪田 健 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中込 儀延 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 竹内 幹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (10)

【特許請求の範囲】
1. 【請求項１】複数のデータ線と、複数のワード線と、複
   数のメモリセルとを具備してなる半導体メモリセルアレ
   イ装置であって、上記メモリセルの各々は、 上記複数のデータ線の対応するデータ線に接続された第
   １のソース領域と、第１のドレイン領域と、上記第１の
   ソース領域と上記第１のドレイン領域との間の第１のチ
   ャネル領域と、上記第１のチャネル領域に対向して位置
   せしめられた第１のゲート電極とを有し、上記第１のゲ
   ート電極が上記複数のワード線の対応するワード線に接
   続されてなる第１の電界効果トランジスタと、 上記第１のドレイン領域に接続された第２のソース領域
   と、第２のドレイン領域と、上記第２のソース領域と上
   記第２のドレイン領域との間の第２のチャネル領域と、
   上記第２のチャネル領域に対向して位置せしめられた第
   ２のゲート電極と、上記第２のゲート電極によって制御
   されるキャリア閉込め領域とを有し、上記第２のゲート
   電極が上記第１のドレイン領域に接続されてなる第２の
   電界効果トランジスタと、 を含んでなることを特徴とする半導体メモリセルアレイ
   装置。
2. 【請求項２】請求項１の半導体メモリセルアレイ装置に
   おいて、上記キャリア閉込め領域が上記第２のゲート電
   極と上記第２のチャネル領域との間に形成されているこ
   とを特徴とする半導体メモリセルアレイ装置。
3. 【請求項３】請求項２の半導体メモリセルアレイ装置に
   おいて、上記第２のドレイン領域と上記第２のソース領
   域との間の電圧が一定の状態で上記第２のゲート電極と
   上記第２のソース領域との間の電位差が変化した場合
   に、上記メモリセルの各々が上記第２のソース領域と上
   記第２のドレイン領域との間でヒステリシスを示す導電
   性を有することを特徴とする半導体メモリセルアレイ装
   置。
4. 【請求項４】請求項２の半導体メモリセルアレイ装置に
   おいて、上記第２のゲート電極は金属または半導体で形
   成され、上記第２のチャネル領域は絶縁層上の半導体で
   形成され、上記キャリア閉込め領域は金属または半導体
   で且つ微細粒で形成され、上記ワード線の各々は対応す
   る第２のゲート電極の電位を制御することを特徴とする
   半導体メモリセルアレイ装置。
5. 【請求項５】請求項２の半導体メモリセルアレイ装置に
   おいて、上記複数のデータ線は複数の主データ線と複数
   の副データ線とを含み、上記第１のソース領域は上記複
   数の副データ線の対応する副データ線に接続され、上記
   副データ線の各々はスイッチまたは前置増幅器を介して
   上記複数の主データ線の対応する主データ線に接続さ
   れ、上記複数のメモリセルは上記線と共に格子状に配列
   されていることを特徴とする半導体メモリセルアレイ装
   置。
6. 【請求項６】請求項１の半導体メモリセルアレイ装置に
   おいて、上記キャリア閉込め領域が上記第２のチャネル
   領域の内部に形成されていることを特徴とする半導体メ
   モリセルアレイ装置。
7. 【請求項７】請求項６の半導体メモリセルアレイ装置に
   おいて、上記第２のドレイン領域と上記第２のソース領
   域との間の電圧が一定の状態で上記第２のゲート電極と
   上記第２のソース領域との間の電位差が変化した場合
   に、上記メモリセルの各々が上記第２のソース領域と上
   記第２のドレイン領域との間でヒステリシスを示す導電
   性を有することを特徴とする半導体メモリセルアレイ装
   置。
8. 【請求項８】請求項６の半導体メモリセルアレイ装置に
   おいて、上記第２のゲート電極は金属または半導体で形
   成され、上記第２のチャネル領域は絶縁層上の半導体で
   形成され、上記キャリア閉込め領域は金属または半導体
   で且つ微細粒で形成され、上記ワード線の各々は対応す
   る第２のゲート電極の電位を制御することを特徴とする
   半導体メモリセルアレイ装置。
9. 【請求項９】請求項６の半導体メモリセルアレイ装置に
   おいて、上記複数のデータ線は複数の主データ線と複数
   の副データ線とを含み、上記第１のソース領域は上記複
   数の副データ線の対応する副データ線に接続され、上記
   副データ線の各々はスイッチまたは前置増幅器を介して
   上記複数の主データ線の対応する主データ線に接続さ
   れ、上記複数のメモリセルは上記線と共に格子状に配列
   されていることを特徴とする半導体メモリセルアレイ装
   置。
10. 【請求項１０】微細粒で形成されたキャリア閉じ込め領
    域を具備してなる半導体メモリセルアレイ装置。