TW396598B - Semiconductor storage device - Google Patents

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TW396598B
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Tohru Ueda
Kenta Nakamura
Yasumori Fukushima
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Sharp Kk
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Description

五、發明說明（1) 發明背景： 本發明和一半導體記憶裝置 和程式化且有非變動性。 裒置了電力式抹去 主f:到低功率消耗和更緊密的電子設備，我們需要 而且异雪七: )其有南度積體化和低消耗功率 動通道區和閘電極間有-浮動閘，= (i )由於埶恭2 ^子限紅匕裝置通常有下列問題 ()由於熱載子造成可靠性降低的問題 中射入和移降的φ^ ΓΤΐ 'Β_ ,. ’、電何數數目’而造成了寫入和抹去操作 時間次數的限制。 一 々怀无孫作 (II) 需要一非常厚的絕緣薄 ^ 漢穿随效應穿過這厚的絕緣薄二^ ίο伏特的到洋動閘内’在此情況中需要-不低於 由此結果，產生了-熱載子，而由於 =二塑^ &二@ 暖和生成而在介面形成陷畔和反應 的〜響la成廷絕緣薄膜的惡化。 (III) 由於寫入和抹去操作是由流過浮動閘造成充電 (以微秒單位計算）。 $ 因此，提出了能解涞广；、y / ...、 , # w α + 1 决（）至（111)項問題的半導體記憶 裝置（本專利么開發表號碼ΗΕΙ 7-302848)。在這半導 體記憶裝置中’如圖5所示’ 一源極區1〇8和一沒極區 110在半導體基板12〇上以特定間隔形成，而在源極和汲
D:\Program Files\Patent\55151. ptd 第5頁 五、發明說明（2) 極區1 0 8和11 〇間藉一絕緣層丨2而於相對於通道區1 〇 6的 區域將為浮動閘1〇4形成於半導體基板120之上。然後， 將浮動閘104覆蓋一層絕緣層1〇2，而一控制閘1〇〇形成 於絕緣層1 02之上。如圖6所示，浮動閘1 〇4是由直徑有1 nm至20 nm的半導體物質以成串或島狀122方式形成。然 後’位於通道區1〇6和浮動閘1〇4間的絕緣層112作的盡 量薄以使一電子能藉穿隧效應直接穿過該層112，而浮 動閘1 0 4的能階要比通道區1 〇 6的能階來的低，以避免陷 入電子能輕易的脫離。 下列兩參考文件描述了上述浮動閘的製造方法。 (1) 一次矽奈晶體為底的記憶體―，山迪泰瓦利等人， 應用物理文件’68(10)，第1377頁（ 1 9 9 6 )。 圖7顯示有如上述之文件描述浮動閘的半導體記憶裝 置的剖面圖’其中一厚度在U nm至1·8 nm的隧道絕緣 層202形成在有源極區2〇6和汲極區207的半導體基板201 之上，而直徑有5 nm的奈晶體2〇3藉一CVD(化學氣相沈 積）系統以間隔5 nm形成在隧道絕緣薄膜202之上。奈晶 體2 03的密度是ΐχΐ 〇12 cnf2 ^甚者，一控制閘絕緣薄膜 204形成在奈晶體203之上’而厚度7 rnn的二氧化石夕沈積 在控制閘絕緣薄臈2 0 4之上，因此形成了控制閘2 0 5。 (2)快速而長的保存時間奈晶體記憶體，故珊哈那非 等人，IEEE電子元件，VOL 43，第1 553頁（ 1 9 9 6 )。 圖8A至8C顯示在上述文件中所描述浮動閘的半導體記 憶裝置之製造方法’根據此方法一厚度5 nm至20 nm的
第6頁 D:\Program Files\Patent\55151. ptd 五、發明說明（3) 熱氧化物薄膜302形成在一半導體基板3〇1之上（如圖8a 所示），而一高劑量的矽離子或鍺離子在過飽和狀離下 植入熱氧化物薄膜302中（如圖8B所示）。在本例中^子 植入是在，例如，5 KeV和5xl〇15 cnf2狀況下執行。接 著二在氛氣環境下溫度950 t中熱處理30分鐘，結果在 熱氧化物薄膜302中生成直徑有5 nm的矽或鍺奈晶體 3 0 3。然後，一源極區3 〇 5和一汲極區3 〇 6以規則間隔形 成在半導體基板301之上，而一閘電極3〇4位於相對於源 極區305和汲極區306之區域形成在熱氧化物薄膜3〇2之上 (如圖8C所示）。 如上述文件（1)和（2)所述’ #一電子儲存於一奈晶體 中一臨界電壓的偏移電壓△Vth可以下列方程式來表示： △ Vth = q(nwel/ e〇x)(tcntl + ( ε。〆 esi)twell/2)_..(方程式1) 其中q :電荷 奈晶體密度， 氧化物薄膜的介電常數， tcntl :控制閘氧化物薄膜的薄膜厚度， ε 一 well 矽的介電常數，及 奈晶體的體積。 從上面方程式1可明顯看出’裝置特性的變異 值可由減少奈晶體密度心川和奈晶體體積teell的變動而減 少。位於奈晶體和通道間的隧道絕緣薄膜之薄膜厚度對 電子直接穿隧至奈晶體是一決定性因素（穿隧的或然率 以隧道絕緣薄膜的薄膜厚度之函數來表示），因此，隧 第7頁 D:\Prograra Files\Patent\55151.ptd 五、發明說明（4) j絕緣薄膜的薄膜厚度之變動影響了寫入特性的變異 曰如上所述上述奈晶體密度，奈晶體體積和位於奈 和通道間隧道絕緣薄膜的薄膜厚度是在記憶體中需 要控制的主要參數。 關於文件（1 ) 文件（1)中的半導體記憶裝置使用剛好存在於下層二 薄膜表面的奈晶想或圍繞在C期形成任意排 乂曰：曰曰核長成島狀之奈晶體。因在匕，奈晶體的密度或 ;曰。曰體的體積皆無法控制，豸導致特性值的變動的問 膜的U:來說’以位於奈晶體和通道間隧道絕緣薄 =的4膜厚度而言’因為半導體基板已事Μ氧化 因此之前文件技術可視為可以控制薄膜厚度了 關於文件（2 ) f文件(2)之半導體記憶裝置中，矽或鍺 中然後經過熱處理使奈晶；敎 二i;3:2中。不過，植广的離子濃度是以縱深； ° ^ 4得在熱氧化物薄膜3 02中離子濃度盔法平 ^致1此’是在離子濃度分佈有差異的情況下 熱處理，而結果在孰氧化物笼 订 密卢亦右八说：、f 中縱深方向奈晶體 7T有一刀佈。因此，要控制奈晶體密度，夺 困難=奈ί體及通道間隧道絕緣薄膜的薄膜厚；是很 m道ΐ:首以奈晶體密度，奈晶體體積和位於夺 j及通道間随道絕緣薄骐的薄膜厚度而言，： 。匕們的控制性和一致性’而這導致了特性變動的問題。 D:\Progratn Files\Patent\55151. ptd 第 8 頁 五、發明說明（5) 的氧：物離子能植入至厚度5 ηΐΠ至20 nm非常薄 必須使用盡量低能量的離子=至Ift導體基板’則 於屋序9 η ΑΑ 植入，廷能ϊ，例如，相對 二旱度2 0 nm的氧化物薄膜為5 KeV。 膜厚度再減少的衽，目,丨4* 右乳化物4膜的薄 ·?始j4fe 5 植入成量必須再減少。以一般離 植入機的性能而言，报難括制4山/ ^ 很難控制如此低能量的離子植 k表不这是不實際的製造方法。 發明摘要： 二ί盖本Γ明的一個目標是要提供-半導體記憶裝置 Πί:動閑晶粒密度和體積和位於其區域及通道區 t絕緣^㈣膜厚度之控制性並降低特性的變異值 及一非變動性。 該裝置也有低消耗功率 並t工要達成上述目標’本發明提供一半導體記憶聚置 /、13 .由半導體物質形成的一源極區和一汲極區.一 通，位於源極區和沒極區；一控制閉區形成在通道區之 上並控制流經通道區的通道電流；及在通道區和 從控制閘區側邊依序排列的一第一絕緣薄膜，一浮B 區和一第二絕緣薄膜，浮動閘區包含一大體上平行通^ 區平面線性分離排列的多個晶粒區或一大體上 區平面連續形成的線性區。 、 、，根據本發明的半導體記憶裝置，浮動閘區是由大體上 平行通道區平面線性分離排列的多個晶粒區或大體上 行通道區平面連續形成的線性區所組成，其中晶粒區β 第9頁 D:\Prograra F i1es\Patent\55151. ptd 五'發明說明
一維排列或線性區是一維排列。這種排列方式盘浮動閘 區以二維或三維方式排列相比更降低了變異值自、由产: 因此理論上來說改善了體積、數目和位置的控制性：上 述的理由將於下列述。 第- ’為簡化解釋，在此考慮一例其中有“固晶粒排 列於有限的方塊區中，假設有NXN個位置有晶粒生成， ^曰粒生成於每個位置的_為？而晶^會生成於該位 ”機率為q ’然後X晶粒生成的機率以二項式分佈來計 具（Ν>χ，N和X是整數，而q=1_p)。 在上例中’欲排列的平均晶粒數m及分數值σ2以 各式表示： _ _ 平均晶粒數ιπ = Ν2ρ及 分散值 a2 = N2pq = N2p(l-p) 當晶粒於此區域中’特定列或行成長時（線性成長由 晶粒線性排列所定義），平均晶粒數m，和分散值σz 成： 平均晶粒數m’ =Νρ’及 分散值 σ’2 = Νρ，（ΐ’=Νρ’（ι_ρ，）。 假設現在平均晶粒數m ，的話，則 n2p=np，’ 因此ρ，=Νρ，σ,2=°Ν2ρ(1_Νρ) 假設（1 - Ν ρ) > 〇然後結果成為： 2(二維分散值σ2)-(線性分散值σ2) = Ν2ρ〇_ρ) -Ν ρ(1-Νρ) = Ν2ρ2(Ν-ρ)>〇 晶粒 這表示二維分散值有較大 的變異值（分散值）。以
D:\Program F i1es\Patent\55151. ptd 第10頁 五、發明說明（7) 體積而言，若二維排列晶粒體積的平均值和線性 ::體積相等的話，則二維排列的變異值相同地會變的 因此，根據這半導體記憶裝置，浮動問區的密产 J之控制性增加了。由於在絕緣薄膜中沒有形“動； ^因此位於洋動閉區和通道區間第二、絕緣薄膜的薄膜 控制性也大為改善，使得裝置特性的變異值可大 在-實施例中，-浮動問區包含多個晶粒區而在 閘區中體積D的晶粒區符合下列條件： qV(4 7Γ CiD)>kT，及 产- £i = ( £1+ £2)/2 其中q是電荷，ει是第一絕緣薄膜的介電的常數， 第二絕緣薄膜的介電常》，k是波兹曼常數而Τ是溫度2。 根據上述實施例的半導體記憶裝置’在浮動閘區内一 晶粒區的自身電容C以2 π 來表示，而當電子儲存於 一晶粒區中時靜電能變成qV2c。在此例中，為達到一、 效應（庫倫阻礙）用來防止一電子進入已儲存有一電子 晶粒區以抑制浮動閘區的所有晶粒區内所儲存電子數在 :所=數目’當一電子儲存在一晶粒區内時需要增加 靜電能q /(2C)以使其大於熱波動能^。因此’設定晶 粒區的體積D以使其符合心(“ £iD)>kT的條件"在； 動開區每-晶粒區中可使用庫倫阻礙，以使得儲存的電 子數可以控制。這大大地減少了當射入一電子至浮動問 第11頁 D:\Prograni Files\Patent\55151. ptd 五、發明說明（8) 區寫入所需的電，流，使得 〜 翻、鈷、鎳、翻、铑、鈀和銥中其土含鎢、 口物次疋從一群金屬其包含鎢鉬、 义疋一混 把和銀中至少擇其二之合金所組成广錄、麵、錢、 根據上述實施例的半導體 晶粒區或線性區是由金屬物所，因η間區的 限：和第二絕緣薄膜的浮二内子可被 在貫鈿例中，洋動閘區是由從_ 和鍺的混合物’三族和五族的合成物或二：和’鍺，矽 成物的半導體物質中擇其一所組成一'#四私的合 根據上述實施例中之半導體記憶 的晶粒區或線性區是由一半導體物^成:動開區 電子可被限制在介於第一和第二絕浮 在一實施例中，浮動閘區是線性區，浮^:内 多晶半導體。 而斤動閘區包含 根據上述實施例中之半導體記憶裝置，構成浮動閉區 的晶粒區或線性區是多晶半導體所組成，因此，一電子 可被限制在介於第一和第二絕緣薄膜間線性區的晶粒中 上實施例t，、一晶粒在線性方向的體積為Α而浮動 閘£線性區的核·截面積S符合下列條件. q2/(2C)>kT， C = 2 π ε ;A/log[ {A/2 + (A2/4 + s2/4)1/2)} (S/2)] 及 ε; = ( ε!+ ε2)/2
D:\Program Files\Patent\55151. ptd 第12頁 五 '發明說明（9) 其中q是電荷，ε !是第—絕緣薄膜的介電常數，ε 2是第 一絕緣薄膜的介電常數，k是波茲曼常數而τ是溫度。 。根據上述實施例中的半導體記憶裝置，浮動閘區線性 區一晶粒的自身電容C可表示為： C = 2 π £iA/1〇g[ {A/2 + (A2/4 + s2/4)1/2)} (S/2)] 其中當一電子儲存於一晶粒中靜電能變成q2/(2c)。為達 幻效應（庫侖阻礙）用來防止一電子進入已儲存有—電 T的晶粒區以抑制浮動閘區所有晶粒區内所儲存電子 在—所需的數目，當一電子儲在方_曰4 田电于储存在一日日拉區内需要增加 電此q /(2C)以使其大於熱波能kT。因此，藉設定浮
2 性區的日日日粒在線性方向㈣為A和橫截面積為S 苻口 d /(2C)>kT的條件，在浮動閘區内線性區每一曰 1可使用庫侖阻礙，以使儲存電子數可以控制。這大 J少了 f射入-電子至浮動閘區時用來寫入所需的電 机’使得低消耗功率可以達成。 续例中，通道區線性區晶粒_和在線性區在 線性方向晶粒的體積Α符合下列條件： q(N/LW ei)(ti+( Si+/ £2)A/2)>kT/q 及 ε； = ( ε,+ ε2)/2 其中是電荷，L是通道區的長度，w是通道區的寬产， :1:常數二緣Λ膜的介電常數，ε 2是第二絕緣薄“ %常數和t!疋第一絕緣薄膜的薄膜厚度。 根據上述實施例的半導體記憶裝置，為了能 ㈣㈣電子神在浮動閘區内偏移電壓△恤此代^ 第13頁 D:\Program Files\Patent\55151. ptd 五、發明說明（10) 臨介電壓的改變，偏移電壓AVth需要比熱波動能來得 大°因此’藉設定存在通道區之上在浮動閘區内晶粒數 為N以符合下列條件： AVth = q(N/LW e.)(t1 + ( ε./ e2)A/2)>kT/q » 臨界電壓Vth的偏移電壓△ vth要夠大以供一記憶體的操 作0 本發明亦提供一半導體記憶裝置其包含有位於控制閘 區和一通道區之間一浮動閘區的M〇s電晶體。 浮動閘區包含大體平行於通道區平面線性排列的多個 奈晶體。 根據本發明的半導體記憶 行於通道區平面線性排列的 晶體是一維排列。這種排列 維方式排列相比降低了變異 數目和位置的控制性。因此 改善了浮動閘區的密度和體 的變異值大為降低。 圖形簡要敘述： 本發明從下面詳述並佐以 清楚’因此不會限制本發明 圖 1A，1B，1 c，1D 和 1E 顯 半導體記憶裝置的製造方法 裝置，浮動閘區是由大體平 多個奈晶體所組成，其中奈 方式與浮動閘區以二維或三 值的自由度而改善了體積、 ’本半導體記憶裝置可 積之控制性，以使裝置特性 僅供參考的圖形會變得更加 ，其中： 不根據本發明第一實施例中 明第二實施例中 圖2A ’2B ’2C，2D和2E顯示根據本發 半導體記憶裝置的製造方法；
D:\Program Files\Patent\55151. ptd 第 14 頁 五、發明說明（11) 圖3疋在第一實施例中半導體記憶裝置的側面圖 中奈晶體形成在SOI基板之上； 其中 圖4疋第二實施例中半導體記憶裝置的侧面圖， 奈晶體形成在SOI基板之上； 圖5是以前文件的半導體記憶裝置的側面圖； 圖6 上面半導體記憶裝置一浮動閘的放大圖； 圖了是以前文件的半導體記憶裝置的側面圖其有奈晶 體存在於隧道絕緣薄膜之上；及 圖8A ’ 8B和8C顯示以前文件有奈晶體在其熱氧化物薄 膜中之半導體記憶裝置其製造方法的流程。 較佳實施例的詳述： —_ 本發明的半導體記憶裝置以圖形所示的實施例於下詳 述0 (第一實施例） 圖1A至1E顯示根據本發明第-實施例半導體記憶裝置 的製造方法。在第一實施例中，使用晶粒浮動閘的半導 體記憶裝置將被描述。 第一，如圖1A所示，一基本隔離絕緣薄膜2藉—般基 本隔離技術而形成於單晶矽基板1之上，形成一寬度〇2 μ m的活化區。 接著，如圖1B所示，矽基板1的表面藉”以快速熱氧 化）而於下列狀況下氧化，因而在矽基板1的表面形成2 n m的隧道氧化物薄膜4作為第二絕緣薄膜。 N20 和 02 的混合氣體：N20/(N20 + 02 ) = 65%
D:\ProgramFiles\Patent\55151.ptd 第 15 頁 五'發明說明（12) '
溫度：1 0 5 0 °C 然後厚度10 nm的多晶矽薄膜5以CVD(化學氣相沈積）裝 備形成在隧道氧化物薄膜4之上。 、< 接著，如圖1C所示’多晶矽薄膜5藉EB(電子束）印刷和 RIE(反應離子蝕刻）來定型，因此形成寬度託的細線 5a 〇 、v ”接著，如圖ID所示，由多晶矽組成的細線5a在水蒸氣 環境下氧化。若氧化生效的話氧化物薄膜的厚度約成為i 4 nm ’細線5a將以晶粒形成線性排列的存在而成為高3 nm 體積約11 nm的晶粒區因為在晶界的氧化速率於水蒸氣 環境下比在乾氧環境下快2倍。4即，細線5a的形狀成 為高10 rnn ’長15 nm和寬25 nm的長方形平行六面體晶 粒在一，線上連續排列。由於從晶界氧化沿線性方向消 耗3 nm每一晶粒長度變成9 nm (15-3x2)，由於其他方 向氧化消耗7⑽所以高度變成3 nm (10-7)而寬度為π nm (25-7x2) 〇 接著如圖1E所示，藉CVD裝備厚度10 nm二氧化矽沈 積士隨道氧化物薄膜4及晶粒6a之上，因此成控制閘絕 緣薄膜7並作為第一絕緣薄膜。然後，一多晶矽區形成 於控制閉絕緣薄膜7之上並摻雜高濃度的磷以減少電 阻’而一問電極8生成作為控制閘。閘電極8之閘長度為 0. 2 /i m ° ，接著’源極和汲極區9和1〇以平常LSI (大型積體電路） 製造流程形成在活化區3之上，而一中間層絕緣薄膜，
D:\Progra, Fnes\PatentX5515Lptd
第16頁 五、發明說明（13) 孔’内部連線和一被動薄膜（此處皆未顯示）是連 "y 閘電極8控制流經位於源極和汲極區g和1 〇間通 道區3a的通道電流。 作2 =閘6的物質’該物質有傳導性如金屬則可使 使用金屬，例如，鎢、鉬、鈷、鎳、鉑、铑、 ϊ和混合物或這些物質的合金皆可接受。在此例 田1 :作為晶粒區構成之浮動閘6是由金屬作成， 緣第子可被限制位於隨道絕緣薄膜4及控制問絕 緣薄膜7間之浮動閘6中。 η:用於浮動閘6的物質’可以使用鍺的半導體 铭鎵戈υ的混合物’三五族的哈成物(屬於三族的 r屬於中或録的組合），二四族的合成物 (屬於一私的鋅鎘或汞和屬於四族的戈 或類似物質。 >·四a碲的組成） 如上所述，在上面半導體記憶裝置中 區浮請的晶粒之密度和體積的：為載^ 由於在絕緣薄膜内並I浮動卩彳#占丨』加以改善。 、# π敁—2 動閘形成，在晶粒6a和通道區 賴道％緣溥膜4的薄膜厚度可以輕易地控制H 性的變異值例如臨界電壓和 吏.寺 袒祉一主道秘^ a ^为八r王月b白可減少。因而可 ’、 體s己憶裝置其能在室溫下就能儲存次）而 必冷部至極低溫。甚者，葬 子貝〇孔而不 可以了解到一擁右|肖應用此一 + ¥體記憶裝置， J 乂了解q擁有減少組件和小面積的 (記憶體）能提供快速重寫和有非變動性。 九 藉設定浮動閘6晶粒區的體積D以滿足下列條件：
其中q :是電荷， ^ .控制閘絕緣薄膜7(第—絕 ε 2 :隧道絕緣薄膜4(第二絕缘'専膜）的介電的常數 k :波兹曼常數及 膜）的介電的常數 T :溫度， 在洋動閘6晶粒中可應用庫侖阻礙， 得以控制。這可大大減少寫入動 Λ使儲存的電子數 6所需的電流’以使低消耗功率可以、入、-。電子至浮動閘 構成浮動閘6當作晶粒區的晶1 。 成，因此，電子可以祐Λ丨/ 是由+導體物質組 絕緣薄膜7間之浮動閘6令。、、，邑緣湾膜4和控制閘 (第一貫施例） ^至2Ε顯示根據本發明第二實施例半導體記憶裝置 衣U流程。在此第二實施例中，半導體記憶裝置使用 一線性浮動閘。 上述半導體記憶裝置基本上能以第一實施例中相同流 程製造而得。但是，為了要製造_連續細線的浮動閘’ 多晶矽曾一度形成一細線之後在乾氧中氧化。 亦即，如圖2 Α所示，一組件隔離絕緣薄膜丨2藉一般組 件隔離技術而在單晶矽基板上形成，因而形成一寬度 0. 2 y m的活化區。 接著，如圖2B所示，矽基底丨丨的表面在下列狀況下以
D:\Program Files\Patent\55151. ptd 第18頁 五、發明說明（15) 一-' RT0(快速熱，化）氧化，因此在矽基底11的表面形成當 作第二絕緣薄膜厚度2 nm的隧道氧化物薄膜14。 和〇2的混合氣體·_Ν20/(Μ + 〇2) = 65%
溫度：1 0 5 0 °C 然後，厚度10 nm的多晶矽薄膜15藉以CVD裝備在隧道 化物薄膜14上形成。 接者，如圖2C所示’多晶矽薄膜15藉£^(電子束）印刷 和RIE(反應離子蝕刻）來定型，因此形成寬度託⑽的細 線 1 5 a 〇 接著，如，2D所示，由多晶矽組成的細線丨5a在乾氧 中氧化。在氧氣中，如同在第_實施例中晶界所觀察到 的=速氧化是被抑制的，因此，細線丨變成厚度3⑽ 和寬度11 nm線性區的浮動閘1 6。 接，，如圖2E所示，在隧道氧化物薄膜丨4和浮動閘】6 之士藉CVD裝備而沈積了厚度1〇 nm的二氧化矽，因而生 成當作第一絕緣薄膜的控制閘絕緣薄膜1 7。然後，一多 晶矽區生成於控制閘絕緣薄膜〗了之上及摻雜高濃度磷以 降低電阻’而一閘電極1 8就生成了。 接著，源極和汲極區19和20以一般LSI(大型積體電 路）製造流程形成在活化區丨3之上，而一夾層絕緣心薄 膜，一接點孔，内部連接線和一被動薄膜（此處未顯示 這些）是連續形成。 ’ 作為上述浮動閘的物質，一擁有傳導導性物質可被應 用，我們可接受使用一金屬，例如，鎢、鉬、鈷、鎳二
D:\Program Files\Patent\55151. ptd 第 19 頁 五'發明說明（16) Tί t銥或一混合物或這些金屬的合金。在此例 ,'動閘1 6的晶粒1 6 a是由金屬組成，因此，電 ::在隧道絕緣薄膜14及控制閘絕緣薄膜17間的 >子動閘1 6中。 塞Ϊίΐ述浮動閘的另一種物質’可以接受使用鍺的半 的入士从’石夕和錯的混合物，三五族的合成物，二四族 的合成物或類似物質。 動=::施例作為浮動閘6的晶粒和第二實施例浮 動閉6的線性區之形成方法，本發明並不受限於第 ::實施例的方法’視浮動閘的物質而定可以使用 合適的製造方法。 —— 在上面半導體記憶裝置中，作為載子限制 £ 子動閘1 6的晶粒1 6a其密度和體積的控制性可加以改 善二由於在絕緣薄膜中無浮動閑生成，在晶粒…和通 迢區13a間之隧道絕緣薄膜14的薄膜厚度可_易控制， 使得特性的分散人宜例如臨界電壓和寫入性能可^ =我們也可以提供-半導體記憶I置其能在室溫储存 貪訊而不必冷卻至極低溫。甚纟，藉應用此體 裝置，我們可以建造減少組件數目和小面積的半導體； 憶裝置（記憶體使得快速重寫和有非變 現。 由於浮動閘16是以多晶半導體組成，電子可以被限制 在隧迢絕緣薄膜1 4和控制閘絕緣薄膜丨7間之浮動閘1 6 假設在浮動開16線f生區内晶粒16a在縱向的體積為入而。 截面積為S以符合下列條件： '
D:\Program Files\Patent\55151. ptd 五 '發明說明（17) Q2/(2C)>kT， C = 2 π £^/1〇2[{八/2 + (八2/4 + 52/4)1/2)}(5/2)]及 £i = ( £ι+ εζ)/2 其中q :電荷， ε,:控制閘絕緣薄膜17(第一絕緣薄膜）的介電常數 ε 2 :隧道絕緣薄膜1 4 (第二絕緣薄膜）的介電常數 k :波茲曼常數及 T :溫度， 在浮動閘1 6線性區内的每一晶粒丨6 a可使用庫侖阻礙， 以使得儲存的電子數得以控制。這大大減少寫入操作射 入一電子至浮動閘1 6所需的電流，使得低消耗功率可以 達成。 假設在通道區之上浮動閘丨6的晶粒丨6a數目為n而每一 晶粒1 6 a的體積為A以滿足下列條件： q(N/LW 〜）（!：, + ( ε;/ e2)A/2)>kT/q 及 £ £ !+ £ 2) /2 其中q :電荷 L :通道區的長度， W :通道區的寬度，及 ti ••随道絕緣薄膜丨4的薄膜厚度， 足夠以記憶體來操作的臨界電壓Vth之偏移電壓Avt 以求得》 雖然第一和第二實施例使用奈晶體基底I和Ιί，不過 也可以使用SIM0X(藉植入氧而隔離）提供之s〇i(半導體
五、發明說明（18) 在絕緣物之上）底基。 例如，如圖3所示，一隧道絕緣薄膜4形成在構建成 導體基底31的SOI基底，一埋入氧化層32和一半導體層 3 3之上，而由許多晶粒區構建而成的浮動閘6則形成在 隨道絕緣薄膜4之上。然後，一控制閉絕緣薄膜7形成在 洋動閘6和随道絕緣薄膜4之上，❿一閘電極8位於一區 域相對於在半導體層33内源極區9和汲極區丨〇之間之通 道區3 a並在控制絕緣薄膜7之上。 如圖4所示，一隧道絕緣薄膜14是形成在構建半導體 基底41的SOI基底’ 一埋入氧化層42和一半導體43層之 上，而一線性浮動閘16則形成在隧道絕緣薄膜14之曰上。 ㈣閘絕緣薄和形成在浮動㈣和隧道絕緣 1、之而一閘電極1 8位於一區域相對於在半導體 層43内源極區19和没極區2〇之間之通道區⑴並在控制 絕緣薄膜1 7之上。 根據本發明的半導體記憶裝置’一 線性分離排列的晶粒或線性連續排列的晶才:，因此，和 2問維排列來比較，浮動閑晶粒的密度 (數目）和祖積之控制性可加以改善而不需分散值。甚 者’由於淨動閘形成在—絕緣薄膜之 緣f膜的薄膜厚度可以輕易地控制，使 壓和寫入性能可以降低。這 需冷卻至極低溫。甚；ϋΐ室：下儲存資訊而不 考錯應用此一半導體記憶裝置， 第22頁 D:\Program Files\Patent\55151. ptd J目組件和一小面積’使得快速重寫和有非變 動性之資訊記憶裝置（記憶體）得以被提供。有非變 在此描述的發明，很明顯可以立他^ 一 差異並不被視為偏離本發明的精袖 式來敘述。&種 項技藝之人士而言很明顯所=和領域’而對熟悉此 請專利範圍的領域之内。的u正都將包含在下列申 參考標號： 1，11 :矽基底 2，12 :組件隔離絕緣薄膜 3，13 :活化區 3a，13a :通道區 4 ’ 14 :隧道絕緣薄膜 5，15 :多晶矽薄膜 5a :細線 6，16 :浮動閘 7 ’ 1 7 :控制閘絕緣薄膜 8，18 :閘電極

Claims (1)

  1. 六、申請專利範圍 1. 一種半導體記憶裝置，包含：一 =半導體物質所形成’―通道區位於：=== :雪：控制閉形成於通道區之上並控制流經通道區：通 及一第一絕緣薄膜，一浮動閘區和 涛膜；通道區和問區間從控制間區側邊依序排：7緣 上平::m ^ 1 ~許多的晶粒區分離線性排列而大體 上千仃於通道區平面或一連續生成的 通道區平面。 肢工十订於 2. 如申請專利範圍第1項之半導體記憶裝置，其中浮 動閘區是由多個晶粒區所組成而在浮動閘中晶粒區體積 D滿足下列條件： 一 、 q2/(4 7Γ ε iD)>kT，及 £i = ( £ι+ ε2)/2 八中q疋電荷£丨疋第一絕緣薄膜的介電的常數，ε是 第二絕緣薄膜的介電常I，κ是波兹曼常數而τ是溫度2。 3. 如申請專利範圍第1項之半導體記憶裝置，其中浮 動閘區是由從-群金屬包含鎢、鉬、鈷、鎳鉑、铑、 鈀和銥中擇一金屬或一混合物或是從一群金屬其包含 ΐίt、鎳、鉑、铑、鈀和銥中至少擇其中兩種金 屬而成之合金所組成。 4. 如申咕專利範圍第1項之半導體記憶裝置，盆中 動閘區是-群半導體物質包含矽，鍺，矽和鍺的混合 物，三五族的合成物或二四族的合成物擇其一而組成。 5. 如申請專利範圍第1項之半導體記憶裝置，其中浮
    D:\Program F i1es\Patent\55151 · ptd
    六、申請專利範圍 --- 動閘區是線性區，而浮動閘區是由多晶半導體所纟且 6. 如申請專利範圍第5項之半導體記憶裝置，其: 動閘區線性區縱向的晶粒體積4和截面積3滿足下 : q2/(2C)>kT， 条件 C = 2 π £ i A/1 〇g[ {^/2 +(A2/4+ s2/4)1/2)} (S/2)]及 £i = ( £!+ ε2)/2 其中q是電荷’ ei是第一絕緣薄膜的介電常數，ε2是第 二絕緣薄膜的介電常數，k是波茲曼常數而Τ是溫度。 7. 如申請專利範圍第5項之半導體記憶裝置，其中在 通道區之上線性區内之晶粒數N和線性區内縱向晶粒體積 A滿足下列條件： _ — q2(N/LW + ( ε〆 ei)A/2)>kT/q 及 ε; = ( ε2)/2 其中q是電荷，L是通道區長度，w是通道區寬度，£1是 第一絕緣薄膜的介電常數，ε2是第二絕緣薄膜的介電 常數而佑是第一絕緣薄膜的薄膜厚度。 8· 一種半導體記憶裝置，包含一 MOS電晶體其有一浮 動閘區位於控制閘區和通道區之間，浮動閘區是由多個 奈晶體大體上平行於通道區平面線性排列而組成。
    D:\Program Fi1es\Patent\55151 · ptd 第25頁
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