JP2007158176A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法 Download PDFInfo
- Publication number
- JP2007158176A JP2007158176A JP2005353656A JP2005353656A JP2007158176A JP 2007158176 A JP2007158176 A JP 2007158176A JP 2005353656 A JP2005353656 A JP 2005353656A JP 2005353656 A JP2005353656 A JP 2005353656A JP 2007158176 A JP2007158176 A JP 2007158176A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- silicon
- oxide film
- dot
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 39
- 239000010703 silicon Substances 0.000 claims abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 38
- 239000011229 interlayer Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 18
- 238000003860 storage Methods 0.000 claims description 21
- 229910052732 germanium Inorganic materials 0.000 claims description 19
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 14
- 238000000609 electron-beam lithography Methods 0.000 claims description 11
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 claims description 8
- 238000010894 electron beam technology Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 38
- 238000009792 diffusion process Methods 0.000 abstract description 15
- 238000009413 insulation Methods 0.000 abstract description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 90
- 230000015654 memory Effects 0.000 description 58
- 239000002096 quantum dot Substances 0.000 description 28
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 229910005793 GeO 2 Inorganic materials 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Abstract
【課題】界面安定性の良いナノドットを形成し、安定した特性を有し、信頼性が高い半導体記憶装置を実現する。
【解決手段】Ｐ型シリコン基板１にソース・ドレイン拡散層２、３が形成され、シリコン酸化膜４が形成される。このシリコン酸化膜４上にはシリコンリッチ酸化膜５がドット状に形成され、酸化膜５上にはＳｉＯ２からなる層間絶縁膜６が形成される。シリコンリッチ酸化膜５は電荷を膜中に蓄える性質があること、およびトンネル絶縁膜４に用いられるシリコン酸化膜との界面の安定性に優れる。これにより、界面安定性の良いナノドットを形成し、安定した特性を有し、信頼性が高い半導体記憶装置を実現することができる。
【選択図】 図１
【解決手段】Ｐ型シリコン基板１にソース・ドレイン拡散層２、３が形成され、シリコン酸化膜４が形成される。このシリコン酸化膜４上にはシリコンリッチ酸化膜５がドット状に形成され、酸化膜５上にはＳｉＯ２からなる層間絶縁膜６が形成される。シリコンリッチ酸化膜５は電荷を膜中に蓄える性質があること、およびトンネル絶縁膜４に用いられるシリコン酸化膜との界面の安定性に優れる。これにより、界面安定性の良いナノドットを形成し、安定した特性を有し、信頼性が高い半導体記憶装置を実現することができる。
【選択図】 図１
Description
本発明は、半導体記憶装置に係わり、特に半導体記憶装置の電荷蓄積部の技術に関する。
フラッシュメモリ、ＥＥＰＲＯＭ等の半導体記憶装置（半導体メモリ）は不揮発、電気的書換え可能であることから、プログラム用、データ用メモリとして、デジタル家電、車載コントローラ等に広く用いられている。
この半導体記憶装置の電荷保持特性を向上させる技術が特許文献１に記載されている。この特許文献１に記載の技術は、シリコン基板に第１の高温酸化膜を成膜し、その上にシリコンリッチ高温酸化膜を成膜し、このシリコンリッチ高温酸化膜の上面に第２の高温酸化膜を成膜している。
ところで、半導体メモリにおいて、高速化、大容量化するには素子の微細化が必要であるが、微細化によりトンネル絶縁膜に用いられるシリコン酸化膜を薄膜化すると、電荷蓄積層（フローティングゲート）である多結晶シリコン膜からの電荷のリークが増加するため、データ保持特性が劣化する。
そのため、データ保持特性を保つためにはトンネル絶縁膜の薄膜化には限界があることが知られている。また、書換えの際にはホットキャリアをトンネル絶縁膜を介してフローティングゲートに注入するためトンネル絶縁膜の劣化が起こり、現状ではトンネル絶縁膜の薄膜化は限界に達しつつある。
上記問題を解決するため、各種新方式の不揮発性メモリの研究開発が行われており、そのうちのひとつに、フローティングゲートの多結晶シリコン膜の代わりに多結晶シリコンをドット状に形成するシリコンナノドットメモリがある。このシリコンナノドットメモリは離散的なドットに電子を蓄えるため、書換えによりトンネル酸化膜中に電子のリークパスができても一部のドットに蓄えられた電子が抜けるのみであるため高信頼であることが期待される。
また、一部のドットに選択的に電子を書き込むことにより、書き込み領域の違いによる閾値電圧の違いを利用して、ひとつのメモリセルに複数のビット情報を記憶させることも期待されている（非特許文献１）。
また、トンネル絶縁膜厚の薄膜化限界克服に対しては、電荷蓄積膜に導電性の多結晶シリコンではなく、絶縁性のシリコン窒化膜を用いる発明（特許文献２）、窒化シリコン（ＳｉＮ）をドット状に形成する発明（特許文献３）がある。
シリコン窒化膜は電荷を蓄える性質があることが知られている。また、蓄えられる電荷のエネルギー準位は絶縁膜のバンドギャップ中に形成され、バンドギャップに対するエネルギー障壁のため電荷のリークが起こりにくく、従来以上にトンネル絶縁膜厚の薄膜化が可能となる。
しかし、上記従来技術において、ＳｉＮはトンネル絶縁膜である酸化シリコン（ＳｉＯ２）との界面安定性が良いとはいえず、界面準位形成による特性劣化、界面剥離強度低下等の発生の可能性があった。
本発明の目的は、界面安定性の良いナノドットを形成し、安定した特性を有し、信頼性が高い半導体記憶装置を実現することである。
本願発明者は、ナノドットメモリにおける材料構成を再検討し、シリコンリッチなシリコン酸化膜（ＳｉＯｘ（ｘ＜２））は電荷を膜中に蓄える性質があること、およびトンネル絶縁膜に用いられるシリコン酸化膜との界面の安定性に優れることに注目した。
さらに、シリコン酸化膜をナノドット状に形成することで、界面安定性の良い高信頼なナノドットメモリが形成されることを発見した。
また、ナノドットの形成法としては、電子線描画、あるいは電子線リソグラフィーによりシリコン酸化膜にドット埋め込み用の溝を形成し、その後シリコンリッチ酸化膜をＣＶＤ（Chemical Vapor Deposition）により埋め込むことが望ましい。
これにより、均一なドットが容易に形成される。
また、基板にゲルマニウムを用いた場合には、ゲルマニウムリッチなゲルマニウム酸化膜（ＧｅＯｘ（ｘ＜２））を電荷蓄積膜に用いることで、同様に高信頼な半導体記憶装置を製造することが出来る。
本発明によれば、界面安定性の良いナノドットを形成し、安定した特性を有し、信頼性が高い半導体記憶装置及びその製造方法を実現することができる。
以下、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態である半導体記憶装置におけるナノドットメモリのメモリセルの概略断面図である。
図１において、Ｐ型シリコン基板１に、ソース・ドレイン拡散層２、３が形成されている。また、シリコン基板１上にはシリコン酸化膜４が形成されている。このシリコン酸化膜４上にはシリコンリッチ酸化膜５がドット状に形成されており、ドット状シリコンリッチ酸化膜５上にはＳｉＯ２からなる層間絶縁膜６が形成されている。そして、層間絶縁膜６上にはコントロールゲート７が成膜されている。
シリコンリッチ酸化膜５からなるドットは、電子線描画、あるいは電子線リソグラフィーによりドット埋め込み用の溝を形成した後、シリコンリッチ酸化膜５をＣＶＤにより溝に埋め込むことで形成することが望ましい。これにより、均一なドットが容易に形成される。
また、シリコン基板１はゲルマニウム基板でもよい。この場合、シリコン酸化膜４、シリコンリッチ酸化膜５、層間絶縁膜６は、それぞれゲルマニウム酸化膜、ゲルマニウムリッチ酸化膜、ＧｅＯ２からなる層間絶縁膜に置き換えられる。
また、ゲルマニウムはシリコンよりも電子のモビリティーが大きいため、デバイスの高速性に優れる。
なお、図１に示したコントロールゲート７は、例えば多結晶シリコン膜、金属薄膜、金属シリサイド膜あるいはこれらの積層構造である。特に、ゲート絶縁膜４との界面での相互拡散を抑制し、かつ高速化のためにゲート電極の低抵抗化を考えると、ゲート絶縁膜４上に密着性の良いＴｉＮ、ＴａＮ等の薄いバリアメタルを用い、その上にＷ、Ｍｏ、Ｔａ、Ｔｉ等の金属薄膜を用いる構造が望ましい。
この場合、低抵抗性を重視する場合はＷ、Ｍｏを用いる。この両者の場合、さらに、Ｗは高融点で熱的安定性に優れ、Ｍｏは膜の平坦性に優れている。
また、バリアメタルとの密着性を重視する場合には、ＴｉＮ上にＴｉを用いた構造、あるいはＴａＮ上にＴａを用いた構造を用いる。
また、ソース・ドレイン拡散層２、３には、Ｗ、Ａｌ、ｐｏｌｙ−Ｓｉ（多結晶シリコン）等からなるコンタクトプラグ８、９が接続されている。ただし、コンタクトプラグ８、９は、シリコン基板１の界面との密着性、界面での相互拡散、剥離防止のため、コンタクト領域界面にコンタクト層１０、１１および、コンタクト層１０、１１上部および層間絶縁層１２との界面にバリアメタル１３、１４を形成した後、コンタクトプラグ８、９が形成されることが好ましい。
コンタクト層１０、１１の構成材料は、コバルトシリサイド（ＣｏＳｉ２）、チタンシリサイド（ＴｉＳｉ２）等であり、バリアメタル１３、１４の構成材料はＴｉＮ、ＴａＮ等である。
コンタクトプラグ８、９は、Ａｌ、Ｃｕ等を構成材料とする配線層１５、１６に接続されているが、配線層１５、１６は界面での相互拡散、剥離防止のため、上下にＴｉＮ、ＴａＮ等からなるバリアメタル１７、１８を有することが好ましい。
また、本発明の一実施形態におけるナノドットメモリのメモリセルは、図２に示すように、ＳＴＩ（Shallow Trench Isolation）、ＬＯＣＯＳ（Local Oxidation of Silicon）等で形成したＳｉＯ２等からなる素子分離層１９、２０を有していても良い。
この場合、セル間の絶縁分離が行われているため、高集積化が可能となる。あるいは、図３に示すように、ＳｉＮ、ＳｉＯ２等からなるサイドウォール２１、２２を有しても良い。この場合、ソース・ドレイン拡散層２、３形成時の絶縁膜のインプラダメージを低減し、インプラの不純物がチャネル方向に拡散し、短チャネル効果が起こることを抑制できる。
あるいは、図４に示すように、トランジスタ上のＳｉＮからなる層間絶縁膜２３と素子分離層１９、２０上のＳｉＮからなる層間絶縁膜２４、２５のパターンを利用して自己整合的にコンタクトプラグ８、９を形成しても良い。
この場合、リソグラフィのためのマスク合わせが多少ずれても、コンタクトホールの位置が正確に保たれる利点がある。
あるいは、図５に示すように、隣接するメモリセルでソース・ドレイン拡散層２、３を共通化させてもよい。この場合、単位面積あたりのセル数が増加するので、高集積化が可能となる。また、ソース・ドレイン拡散層の共通化により構造が簡単になり、製造コストが低減できる。
本発明の一実施形態であるナノドットメモリは、シリコン（ゲルマニウム）基板上に、ＳｉＯ２（ＧｅＯ２）からなるトンネル絶縁膜を成膜し、その後、電子線描画、あるいは電子線リソグラフィーによりドット埋め込み用の溝を形成した後、シリコンリッチ（ゲルマニウムリッチ）酸化膜をＣＶＤ法等により溝に埋め込む。
シリコンリッチ酸化膜（ＳｉＯｘ（ｘ＜２））（ゲルマニウムリッチ酸化膜（ＧｅＯｘ（ｘ＜２）））は電荷を膜中に蓄える性質があること、およびトンネル絶縁膜に用いられるシリコン酸化膜（ゲルマニウム酸化膜）との界面の安定性に優れる。
したがって、ドット形状のシリコンリッチ酸化膜（ゲルマニウムリッチ酸化膜）を電荷蓄積膜に形成すれば、均一で界面安定性の良いデバイスが形成される。そして、均一で界面安定性の良いナノドットが形成されることで、素子特性ばらつきが少なく、高信頼、高歩留りのナノドットメモリが製造される。
次に、本発明のナノドットメモリにおけるメモリセルの製造方法について説明する。
ここで、シリコンナノドットメモリは、ドットの不均一性に伴う素子特性ばらつきの問題が生じるため均一なドット形成が要求されるが、従来技術によるシリコンのＣＶＤ法による堆積では均一なドット形成は容易ではない。
本発明によるメモリセルの製造方法は、容易に、均一なドット形成が可能となる。
なお、以下の説明では、図３に示した構造のメモリセルの製造方法を述べる。
まず、図６に示すように、Ｐ型シリコン（ゲルマニウム）基板１上にＳＴＩあるいはＬＯＣＯＳにより素子分離層１９、２０を形成する。
次に、図７に示すように、基板の熱酸化あるいはＣＶＤによりＳｉＯ２（ＧｅＯ２）からなる絶縁膜２６を成膜する。
その後、図８に示すように、電子線描画、あるいは電子線リソグラフィーにより、絶縁膜２６にドット埋め込み用の溝５０を形成する。
次に、図９に示すように、ＣＶＤ法等によりシリコンリッチ（ゲルマニウムリッチ）酸化膜５を溝５０に埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化を行う。この際、シリコンリッチ酸化膜を形成するためには、例えば、ＣＶＤによるＳｉＯ２（ＧｅＯ２）形成プロセスの場合と比べて酸素を供給するガス（Ｎ２Ｏ、Ｏ２等）の流量を減少させればよい。
その後、図１０に示すように、ＳｉＯ２（ＧｅＯ２）からなる層間絶縁膜２７を絶縁膜２６上に堆積する。その後、図１１に示すように、コントロールゲートとして用いる、ＰあるいはＢの不純物を含んだ多結晶シリコン膜、金属薄膜、金属シリサイド膜あるいはこれらの積層膜２８をＣＶＤ法等により形成する。
次に、図１２に示すように、フォトレジスト膜をマスクに用い、エッチングにより積層膜を、メモリセル構造（シリコン酸化膜４、層間絶縁膜６、ドット５、コントロールゲート７）に加工する。
その後、図１３に示すように、ＣＶＤあるいは熱酸化により膜厚２ｎｍ程度のＳｉＯ２あるいはＳｉＮ膜２９、３０（インプラダメージ低減のための絶縁膜）を形成し、ＡｓまたはＰのイオン注入により、浅いソース・ドレイン領域３１、３２を形成する。この工程は、ソース・ドレイン拡散層とチャネル部分をつなぐエクステンション領域を形成するためのものである。
上記ＳｉＯ２あるいはＳｉＮ膜の形成の目的は、イオン注入による基板へのダメージの緩和である。
次に、図１４に示すように、膜厚２００ｎｍ程度のＳｉＯ２、あるいはＳｉＮ膜をスパッタあるいはＣＶＤにより堆積後、エッチングを行い、サイドウォール２１、２２を形成する。その後、図１５に示すように、ＡｓまたはＰのイオン注入により、ソース・ドレイン拡散層２、３を形成する。
次に、図１６に示すように、層間絶縁層１２をＣＶＤ、あるいはスパッタにより拡散層２、３、コントロールゲート７等に堆積した後、エッチングによりソース・ドレイン拡散層２、３上の層間絶縁層１２を除去し、コンタクトホール３３、３４を形成する。
その後、図１７に示すように、コンタクトホール３３、３４の開口部に、Ｃｏ、Ｔｉ等をスパッタ等で堆積させ、熱処理を行うことでＳｉと接している部分にＣｏＳｉ２、ＴｉＳｉ２等からなるコンタクト層１０、１１を形成する。
その後、層間絶縁層１２と接している部分のＣｏ、Ｔｉ等を除去し、ＴｉＮ、ＴａＮ等からなるバリアメタル１３、１４をスパッタにより形成した後、コンタクトプラグ８、９をスパッタにより形成して、ＣＭＰにより平坦化を行う。
次に、図１８に示すように、ＴｉＮ、ＴａＮ等からなるバリアメタル３５、Ａｌ、Ｃｕ等からなる配線層３６、ＴｉＮ、ＴａＮ等からなるバリアメタル３７をスパッタにより層間絶縁層１２、コンタクトプラグ８、９、バリアメタル１３、１４上に堆積する。
そして、図１９に示すように、ＣＭＰによる平坦化の後、バリアメタル３５、３７、配線層３６のコンタクトプラグ８、９上の領域を残して他の部分は、エッチングにより除去し、配線層１５、１６が形成される。
その後、層間絶縁層１２をさらに堆積することで、図３に示すシリサイドドットメモリのメモリセルが形成される。
なお、図３には配線層を一層のみ明記しているが、配線層がさらに上部に一層あるいは複数層あり、これら配線層間が、Ｗ、Ｃｕ、Ａｌ等からなるビアプラグで接続されていても良い。
また、上述した半導体記憶装置の製造方法においては、Ｐ型基板を用いたが、Ｎ型基板を用いた場合にも応用できる。
また、上述した半導体記憶装置の製造方法においては、図３に示した構造のメモリセル、つまり、シリコンリッチ（ゲルマニウムリッチ）酸化膜５がドット形状に形成された構造の半導体装置の製造方法であるが、本発明の半導体記憶装置の製造方法は、電荷蓄積膜に、窒化シリコンをドット状に形成するメモリセルの製造方法にも適用可能である。
以上説明した本発明の製造方法により、均一で界面安定性の良い、高信頼、高歩留りのナノドットメモリが製造される。
１ Ｐ型Ｓｉ基板
２、３ ソース・ドレイン拡散層
４、２６ トンネル絶縁膜
５ ナノドット
６、１２、２３ 層間絶縁膜
７ コントロールゲート
８、９ コンタクトプラグ
１０、１１ コンタクト層
１３、１４、１７ バリアメタル
１５、１６、３６ 配線層
１８、３５、３７ バリアメタル
１９、２０ 素子分離層
２１、２２ サイドウォール
２４、２５、２７ 層間絶縁膜
２８ コントロールゲート用電極膜
２９、３０ インプラダメージ低減のための絶縁膜
３１、３２ 浅いソース・ドレイン領域
３３、３４ コンタクトホール
５０ ドット埋め込み用の溝
２、３ ソース・ドレイン拡散層
４、２６ トンネル絶縁膜
５ ナノドット
６、１２、２３ 層間絶縁膜
７ コントロールゲート
８、９ コンタクトプラグ
１０、１１ コンタクト層
１３、１４、１７ バリアメタル
１５、１６、３６ 配線層
１８、３５、３７ バリアメタル
１９、２０ 素子分離層
２１、２２ サイドウォール
２４、２５、２７ 層間絶縁膜
２８ コントロールゲート用電極膜
２９、３０ インプラダメージ低減のための絶縁膜
３１、３２ 浅いソース・ドレイン領域
３３、３４ コンタクトホール
５０ ドット埋め込み用の溝
Claims (7)
- シリコン基板と、
上記シリコン基板上に形成され、シリコン酸化膜からなるトンネルゲート絶縁膜と、
上記トンネルゲート絶縁膜上に形成され、複数のドット形状のシリコンリッチ酸化膜を有する電荷蓄積部と、
上記電荷蓄積部上に形成されるコントロールゲートと、
を備えることを特徴とする半導体記憶装置。 - ゲルマニウム基板と、
上記ゲルマニウム基板上に形成され、ゲルマニウム酸化膜からなるトンネルゲート絶縁膜と、
上記トンネルゲート絶縁膜上に形成され、複数のドット形状のゲルマニウムリッチ酸化膜を有する電荷蓄積部と、
上記電荷蓄積部上に形成されるコントロールゲートと、
を備えることを特徴とする半導体記憶装置。 - 半導体記憶装置の製造方法において、
シリコン基板上に熱酸化あるいはＣＶＤによりシリコン酸化膜を堆積して、トンネルゲート絶縁膜を形成し、
上記トンネルゲート絶縁膜に電子線描画、あるいは電子線リソグラフィーにより、ドット埋め込み用の溝を形成し、
上記ドット埋め込み用の溝にＣＶＤによりシリコンリッチ酸化膜を埋め込み、複数のドット形状のシリコンリッチ酸化膜を有する電荷蓄積部を形成し、
上記電荷蓄積部上にシリコン酸化膜からなる層間絶縁膜を形成し、
上記層間絶縁膜上にコントロールゲートとなる膜を形成することを特徴とする半導体記憶装置の製造方法。 - 半導体記憶装置の製造方法において、
ゲルマニウム基板上に熱酸化あるいはＣＶＤによりゲルマニウム酸化膜を堆積して、トンネルゲート絶縁膜を形成し、
上記トンネルゲート絶縁膜に電子線描画、あるいは電子線リソグラフィーにより、ドット埋め込み用の溝を形成し、
上記ドット埋め込み用の溝にＣＶＤによりゲルマニウムリッチ酸化膜を埋め込み、複数のドット形状のゲルマニウムリッチ酸化膜を有する電荷蓄積部を形成し、
上記電荷蓄積部上にゲルマニウム酸化膜からなる層間絶縁膜を形成し、
上記層間絶縁膜上にコントロールゲートとなる膜を形成することを特徴とする半導体記憶装置の製造方法。 - 半導体記憶装置において、
シリコン基板上に熱酸化あるいはＣＶＤによりシリコン酸化膜が堆積されて形成されたトンネルゲート絶縁膜と、
上記トンネルゲート絶縁膜に電子線描画、あるいは電子線リソグラフィーによりドット埋め込み用の溝が形成され、これらドット埋め込み用の溝にＣＶＤによりシリコンリッチ酸化膜が埋め込まれて、複数のドット形状のシリコンリッチ酸化膜を有する電荷蓄積部と、
上記電荷蓄積部上に形成され、シリコン酸化膜からなる層間絶縁膜と、
上記層間絶縁膜上に形成されるコントロールゲートと、
を備えることを特徴とする半導体記憶装置。 - 半導体記憶装置において、
ゲルマニウム基板上に熱酸化あるいはＣＶＤによりゲルマニウム酸化膜が堆積されて形成されたトンネルゲート絶縁膜と、
上記トンネルゲート絶縁膜に電子線描画、あるいは電子線リソグラフィーによりドット埋め込み用の溝が形成され、これらドット埋め込み用の溝にＣＶＤによりゲルマニウムリッチ酸化膜が埋め込まれて、複数のドット形状のゲルマニウムリッチ酸化膜を有する電荷蓄積部と、
上記電荷蓄積部上に形成され、ゲルマニウム酸化膜からなる層間絶縁膜と、
上記層間絶縁膜上に形成されるコントロールゲートと、
を備えることを特徴とする半導体記憶装置。 - 半導体記憶装置の製造方法において、
基板上に熱酸化あるいはＣＶＤにより、トンネルゲート絶縁膜を形成し、
上記トンネルゲート絶縁膜に電子線描画、あるいは電子線リソグラフィーにより、ドット埋め込み用の溝を形成し、
上記ドット埋め込み用の溝にＣＶＤにより電荷蓄積膜を埋め込み、複数のドット形状を有する電荷蓄積部を形成し、
上記電荷蓄積部上に層間絶縁膜を形成し、
上記層間絶縁膜上にコントロールゲートとなる膜を形成することを特徴とする半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005353656A JP2007158176A (ja) | 2005-12-07 | 2005-12-07 | 半導体記憶装置およびその製造方法 |
| US11/635,759 US20070126051A1 (en) | 2005-12-07 | 2006-12-06 | Semiconductor memory device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005353656A JP2007158176A (ja) | 2005-12-07 | 2005-12-07 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007158176A true JP2007158176A (ja) | 2007-06-21 |
Family
ID=38117848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005353656A Withdrawn JP2007158176A (ja) | 2005-12-07 | 2005-12-07 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070126051A1 (ja) |
| JP (1) | JP2007158176A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152413A (ja) * | 2007-12-20 | 2009-07-09 | Spansion Llc | 半導体装置およびその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100649313B1 (ko) * | 2005-12-29 | 2006-11-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 이중 금속배선 및 그 제조 방법 |
| CN102738234B (zh) * | 2011-04-15 | 2016-09-07 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US20120261772A1 (en) * | 2011-04-15 | 2012-10-18 | Haizhou Yin | Semiconductor Device and Method for Manufacturing the Same |
| US20220005932A1 (en) * | 2018-11-13 | 2022-01-06 | Khalifa University of Science and Technology | Non-volatile memory systems based on single nanoparticles for compact and high data storage electronic devices |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575133A (ja) * | 1991-09-11 | 1993-03-26 | Rohm Co Ltd | 不揮発性記憶装置 |
| JPH05110114A (ja) * | 1991-10-17 | 1993-04-30 | Rohm Co Ltd | 不揮発性半導体記憶素子 |
| JPH11111869A (ja) * | 1997-10-03 | 1999-04-23 | Sharp Corp | 半導体記憶素子 |
| JPH11345959A (ja) * | 1998-03-30 | 1999-12-14 | Sharp Corp | 微細構造の製造方法およびその微細構造を用いた半導体素子 |
| JP2000106401A (ja) * | 1998-09-29 | 2000-04-11 | Sony Corp | メモリ素子およびその製造方法ならびに集積回路 |
| JP2001085545A (ja) * | 1999-09-16 | 2001-03-30 | Sony Corp | メモリ素子の製造方法 |
| JP2002289709A (ja) * | 2001-03-28 | 2002-10-04 | Toshiba Corp | 半導体記憶素子 |
| JP2003133542A (ja) * | 2001-10-29 | 2003-05-09 | Japan Fine Ceramics Center | 金属層を有する量子構造を備えたＳｉ系半導体デバイスおよびその製造方法 |
| JP2004048062A (ja) * | 2003-09-29 | 2004-02-12 | Sharp Corp | 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子 |
| JP2004259758A (ja) * | 2003-02-24 | 2004-09-16 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2004281498A (ja) * | 2003-03-13 | 2004-10-07 | Sharp Corp | メモリ機能体および微粒子形成方法並びにメモリ素子、半導体装置および電子機器 |
| JP2005197425A (ja) * | 2004-01-07 | 2005-07-21 | Renesas Technology Corp | 半導体装置 |
| JP2005228957A (ja) * | 2004-02-13 | 2005-08-25 | Nec Electronics Corp | 不揮発性記憶素子およびその製造方法 |
| JP2005252266A (ja) * | 2004-03-04 | 2005-09-15 | Samsung Electronics Co Ltd | 均一に分布されたシリコンナノドットが含まれたゲートを備えるメモリ素子の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| EP0926260A3 (en) * | 1997-12-12 | 2001-04-11 | Matsushita Electric Industrial Co., Ltd. | Using antibody - antigen interaction for formation of a patterened metal film |
| US6269023B1 (en) * | 2000-05-19 | 2001-07-31 | Advanced Micro Devices, Inc. | Method of programming a non-volatile memory cell using a current limiter |
| US7012297B2 (en) * | 2001-08-30 | 2006-03-14 | Micron Technology, Inc. | Scalable flash/NV structures and devices with extended endurance |
| US6989563B1 (en) * | 2004-02-02 | 2006-01-24 | Advanced Micro Devices, Inc. | Flash memory cell with UV protective layer |
| US7538383B1 (en) * | 2006-05-03 | 2009-05-26 | Spansion Llc | Two-bit memory cell having conductive charge storage segments and method for fabricating same |
-
2005
- 2005-12-07 JP JP2005353656A patent/JP2007158176A/ja not_active Withdrawn
-
2006
- 2006-12-06 US US11/635,759 patent/US20070126051A1/en not_active Abandoned
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575133A (ja) * | 1991-09-11 | 1993-03-26 | Rohm Co Ltd | 不揮発性記憶装置 |
| JPH05110114A (ja) * | 1991-10-17 | 1993-04-30 | Rohm Co Ltd | 不揮発性半導体記憶素子 |
| JPH11111869A (ja) * | 1997-10-03 | 1999-04-23 | Sharp Corp | 半導体記憶素子 |
| JPH11345959A (ja) * | 1998-03-30 | 1999-12-14 | Sharp Corp | 微細構造の製造方法およびその微細構造を用いた半導体素子 |
| JP2000106401A (ja) * | 1998-09-29 | 2000-04-11 | Sony Corp | メモリ素子およびその製造方法ならびに集積回路 |
| JP2001085545A (ja) * | 1999-09-16 | 2001-03-30 | Sony Corp | メモリ素子の製造方法 |
| JP2002289709A (ja) * | 2001-03-28 | 2002-10-04 | Toshiba Corp | 半導体記憶素子 |
| JP2003133542A (ja) * | 2001-10-29 | 2003-05-09 | Japan Fine Ceramics Center | 金属層を有する量子構造を備えたＳｉ系半導体デバイスおよびその製造方法 |
| JP2004259758A (ja) * | 2003-02-24 | 2004-09-16 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2004281498A (ja) * | 2003-03-13 | 2004-10-07 | Sharp Corp | メモリ機能体および微粒子形成方法並びにメモリ素子、半導体装置および電子機器 |
| JP2004048062A (ja) * | 2003-09-29 | 2004-02-12 | Sharp Corp | 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子 |
| JP2005197425A (ja) * | 2004-01-07 | 2005-07-21 | Renesas Technology Corp | 半導体装置 |
| JP2005228957A (ja) * | 2004-02-13 | 2005-08-25 | Nec Electronics Corp | 不揮発性記憶素子およびその製造方法 |
| JP2005252266A (ja) * | 2004-03-04 | 2005-09-15 | Samsung Electronics Co Ltd | 均一に分布されたシリコンナノドットが含まれたゲートを備えるメモリ素子の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152413A (ja) * | 2007-12-20 | 2009-07-09 | Spansion Llc | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070126051A1 (en) | 2007-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6770535B2 (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| JP4866609B2 (ja) | 半導体装置の製造方法 | |
| US7459744B2 (en) | Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench and a method of using the same | |
| JP4442454B2 (ja) | 不揮発性半導体メモリの製造方法 | |
| US10062581B2 (en) | Methods of forming an isolation structure and methods of manufacturing a semiconductor device including the same | |
| US9564352B2 (en) | Method for fabricating semiconductor device including isolation layer | |
| KR100625795B1 (ko) | 반도체 소자의 게이트 및 그 형성방법 | |
| US20070018207A1 (en) | Split gate storage device including a horizontal first gate and a vertical second gate in a trench | |
| JP2007281092A (ja) | 半導体装置およびその製造方法 | |
| KR20080064372A (ko) | 매립형 워드라인 구조를 갖는 반도체 소자 및 그 제조방법 | |
| CN111564442B (zh) | 半导体结构及制备方法 | |
| US8058162B2 (en) | Nonvolatile semiconductor memory and method of manufacturing the same | |
| US6784039B2 (en) | Method to form self-aligned split gate flash with L-shaped wordline spacers | |
| US9018708B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2008263162A (ja) | 半導体素子及びその製造方法 | |
| JP2006173429A (ja) | 半導体装置の製造方法 | |
| JP4080485B2 (ja) | ビット線構造およびその製造方法 | |
| JP5454543B2 (ja) | 半導体装置の製造方法 | |
| TW201338023A (zh) | 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置 | |
| US20090325371A1 (en) | Methods of Forming Integrated Circuit Devices Having Stacked Gate Electrodes | |
| JP2007158176A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2009231300A (ja) | 半導体記憶装置及びその製造方法 | |
| CN101621037B (zh) | Tft sas存储单元结构 | |
| JP2005183954A (ja) | 窪んだゲート電極の形成方法 | |
| US7306993B2 (en) | Method for fabricating semiconductor device with recessed channel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080124 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20100629 |