JP2003133542A

JP2003133542A - 金属層を有する量子構造を備えたＳｉ系半導体デバイスおよびその製造方法

Info

Publication number: JP2003133542A
Application number: JP2001330804A
Authority: JP
Inventors: Noriyoshi Shibata; 柴田　　典義; Yukari Tani; 由加里谷
Original assignee: Japan Fine Ceramics Center
Current assignee: Japan Fine Ceramics Center
Priority date: 2001-10-29
Filing date: 2001-10-29
Publication date: 2003-05-09
Anticipated expiration: 2021-10-29
Also published as: JP4073197B2

Abstract

(57)【要約】【課題】金属井戸層を有する量子井戸構造を備えたＳ
ｉ系半導体デバイスを得ることができる技術を提供す
る。【解決手段】Ｓｉ系基板１１０の上にＳｉ系絶縁層１
２０を形成し、さらにその上に、厚みが１０ｎｍ以下の
薄い金属層１３０を形成する。そして、この金属層１３
０の上に、Ｓｉ系半導体の単結晶で形成された薄板２１
０を重ね合わせ、６００℃未満の比較的低温で熱処理す
る。この結果、半導体薄板２１０が基板に強固に接合さ
れ、また、薄板２１０と金属層１３０との間には薄いＳ
ｉＯ₂ 層２１０が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、量子構造を有す
るＳｉ系半導体デバイスの技術に関する。

【０００２】

【従来の技術】量子構造を有する半導体デバイスとして
は、ＧａＡｓ系半導体を用いた発光素子が実現されてい
る。量子構造は、発光素子に限らず、種々の用途のため
の量子デバイスとしても注目されている。特に、金属層
を有する量子構造は、共鳴トンネル効果が顕著に現れる
傾向にあるので、その共鳴トンネル効果を用いた量子デ
バイスとして利用できる可能性がある。

【０００３】

【発明が解決しようとする課題】しかし、従来は、金属
層を有する量子構造を備えたＳｉ系半導体デバイスを形
成する技術は知られていなかった。

【０００４】本発明は、上述した従来の課題を解決する
ためになされたものであり、金属層を有する量子構造を
備えたＳｉ系半導体デバイスを得ることができる技術を
提供することを目的とする。

【０００５】

【課題を解決するための手段およびその作用・効果】上
記目的を達成するために、本発明では、まず、Ｓｉ系基
板を準備し、前記Ｓｉ系基板の上に、Ｓｉ系絶縁層を形
成する。次に、前記Ｓｉ系絶縁層の上に、厚みが１０ｎ
ｍ以下の金属層を形成する。そして、前記金属層の上
に、Ｓｉ系半導体の単結晶で形成された半導体薄板を重
ね合わせることによって、重ね合わせ基板を作成する。
さらに、前記重ね合わせ基板を熱処理することによっ
て、前記金属層と前記半導体薄板とを接合するととも
に、前記金属層と前記半導体薄板との境界にＳｉＯ₂ 層
を形成する。

【０００６】本発明によれば、重ね合わせ基板の熱処理
によって、金属層と半導体薄板とが強固に接合される。
この接合のメカニズムは、以下のように推定される。す
なわち、Ｓｉ系絶縁層の上に薄い金属層が形成される
と、Ｓｉ系絶縁層中のＳｉ原子が、薄い金属層を通って
Ｓｉ系半導体の薄板側に移動してゆく。そして、熱処理
の際に、このＳｉ原子がＳｉ系半導体薄板中のＳｉ原子
と結合し、これによって重ね合わせ基板が強固に接合さ
れる。また、熱処理の結果、金属層とＳｉ系半導体薄板
との境界にＳｉＯ₂ 層が形成される。この結果、本発明
の方法では、金属層を量子閉じ込め層とし、Ｓｉ系絶縁
層とＳｉＯ₂ 層とを障壁層とする量子構造を備えたＳｉ
系半導体デバイスが得られる。また、Ｓｉ系半導体層
は、Ｓｉ系半導体の単結晶で形成されているので、この
Ｓｉ系半導体層を用いて、さらに種々のデバイスを構成
することが可能である。

【０００７】なお、本発明は、種々の形態で実現するこ
とが可能であり、例えば、量子構造を有するＳｉ系半導
体デバイスやその製造方法等の形態で実現することがで
きる。

【０００８】

【発明の実施の形態】次に、本発明の実施の形態および
実施例を以下の順序で説明する。Ａ．第１の実施形態：Ｂ．第２の実施形態：Ｃ．第３の実施形態：Ｄ．第４の実施形態：

【０００９】Ａ．第１の実施形態：図１は、本発明の第
１の実施形態におけるＳｉ系半導体デバイスの製造工程
を示すフローチャートである。また、図２は、各工程に
おける基板の断面を示す説明図である。

【００１０】ステップＳ１１では、Ｓｉ系基板１１０を
準備する（図２（ａ））。このＳｉ系基板１１０として
は、例えば、単結晶シリコンや、多結晶シリコン、アモ
ルファスシリコン、ＳｉＧｅなどの種々のＳｉ系材料で
形成された基板を利用することができる。ここで、Ｓｉ
Ｇｅとは、任意の組成のシリコン・ゲルマニウム固溶体
（「シリコン・ゲルマニウム混晶」あるいは単に「シリ
コン・ゲルマニウム」とも呼ぶ）を意味している。すな
わち、Ｓｉ系基板１１０としては、シリコンを含む半導
体（「Ｓｉ系半導体」と呼ぶ）で形成された種々の基板
を利用することができる。後述する他の層は比較的薄い
ので、最終的な基板の厚みは、このＳｉ系基板１１０の
厚みとほぼ等しくなる。従って、Ｓｉ系基板１１０の厚
みは、取り扱いに適した任意の厚みに設定される。例え
ば、０．５ｍｍ程度のウェハがＳｉ系基板１１０として
使用される。なお、図２における各層の厚みの比率は、
図示の便宜上、実際の寸法による比率とは大幅に異なっ
ている。

【００１１】ステップＳ１２では、Ｓｉ系基板１１０の
上にＳｉ系絶縁層１２０を形成する（図２（ｂ））。Ｓ
ｉ系絶縁層１２０の材料としては、例えばＳｉ０₂やＳ
ｉ₃Ｎ₄を用いることができる。Ｓｉ₃Ｎ₄製の絶縁層１２
０を形成する方法としては、例えばスパッタリングが利
用される。Ｓｉ０₂製の絶縁層１２０は、熱酸化や、Ｃ
ＶＤ、スパッタリングなどによって形成可能である。あ
るいは、Ｓｉ系基板１１０の表面に形成される自然酸化
膜を、そのまま絶縁層１２０として利用することも可能
である。このＳｉ系絶縁層１２０は、量子井戸構造の障
壁層となるものである。Ｓｉ系絶縁層１２０の厚みは、
障壁層として十分な厚みであればよく、例えば２ｎｍ〜
１０ｎｍの範囲に設定される。

【００１２】ステップＳ１３では、Ｓｉ系絶縁層１２０
の上に、薄い金属層１３０を蒸着する（図２（ｃ））。
金属層１３０の材料としてはＡｕが好ましいが、その他
に、Ｐｔ、Ａｌ、Ａｇ、Ｃｕ、Ｐｄ、Ｎｉ、Ｔｉなどの
他の金属も使用することができる。金属層１３０は量子
井戸構造の井戸層（「量子閉じ込め層」とも呼ぶ）とな
るものあり、その厚みは１０ｎｍ以下に設定される。な
お、後述する熱処理で基板を接合させるためには、金属
層１３０の厚みは３〜４原子層以上が必要であり、金属
層１３０が過度に薄いときには強固に接合できない場合
がある。従って、金属層１３０の厚みとしては、５ｎｍ
〜１０ｎｍの範囲が好ましく、７ｎｍ〜１０ｎｍの範囲
が特に好ましい。

【００１３】ステップＳ１４において、金属層１３０の
上に、Ｓｉ系半導体製の単結晶薄板２１０が載置される
（図２（ｄ））。この薄板２１０としては、例えば、Ｓ
ｉＧｅやＳｉなどのＳｉ系半導体材料の単結晶で構成さ
れた薄板を用いることができる。なお、以下ではこの薄
板２１０を「半導体層２１０」とも呼ぶ。半導体層２１
０は、半導体デバイスの活性層（能動デバイスが形成さ
れる層）として利用可能である。ＳｉＧｅは電子の移動
度がＳｉよりも高いので、半導体層２１０をＳｉＧｅで
形成すれば、高速な半導体デバイスを得ることが可能で
ある。半導体層２１０の厚みは、半導体層２１０の取り
扱いが困難とならない程度の任意の厚みでよく、例え
ば、１００μｍ程度の薄板が半導体層２１０として使用
される。

【００１４】なお、半導体層２１０を金属層１３０の上
に重ね合わせる前に、半導体層２１０の表面（金属層１
３０と接触する表面）を、フッ酸を用いて洗浄すること
によって、水素終端処理を行うことが好ましい。この水
素終端処理は、表面のＳｉ原子同士の結合手を切断して
Ｓｉ−Ｈ結合を形成する処理である。水素終端処理を行
うことによって、以下に説明する熱処理時の接合がより
強固になる。

【００１５】こうして得られた重ね合わせ基板３００
は、ステップＳ１５において熱処理され、これによって
金属層１３０とＳｉ系半導体層２１０とが互いに接合す
る。この熱処理は、不活性雰囲気中において、通常は６
００℃未満の温度で行われる。但し、熱処理温度として
は、約３５０℃〜約４５０℃の範囲が好ましく、約４０
０℃が最も好ましい。金属層１３０を金（Ａｕ）で形成
した場合には、熱処理温度が６００℃を越えたり、約３
５０℃を下回ったりすると、接合ができない可能性があ
る。但し、熱処理温度の上限値は金属層１３０を構成す
る金属の種類に依存しており、金以外の金属種を用いる
ときには、６００℃以上の熱処理温度を許容できる場合
がある。熱処理の時間は、例えば約１時間程度の長さに
適宜設定される。

【００１６】この熱処理による基板の接合のメカニズム
は、以下のようなものであると推定される。Ｓｉ系絶縁
層１２０の上に特定の金属で形成された薄い金属層１３
０が形成されると、室温程度の低い温度において、Ｓｉ
系絶縁層１２０中のＳｉの結合が切断される。こうして
結合が切断されたＳｉ原子は、薄い金属層１３０中を移
動して、金属層１３０の表面側に達する。このＳｉ原子
は、結合手が余っており反応性が高い。このため、１０
００℃未満の比較的低い温度で熱処理を行うと、このＳ
ｉ原子がＳｉ系半導体層２１０中のＳｉ原子と強固な結
合を作ると考えられる。このＳｉ原子の結合によって、
重ね合わせ基板３００が強固に接合される。

【００１７】なお、上述のメカニズムにおいて、Ｓｉ原
子の結合が切断されて薄い金属層中を移動する現象は、
低温固相反応として知られている。低温固相反応は、例
えば、「半導体／金属・接合界面の構造と形成過程−主
として金属薄膜／Ｓｉ単結晶の系について−」、平木昭
夫、日本金属物理学会会報、第２４巻第２号（１９８５
年）、１４４〜１５０頁に説明されている。この会報で
は、Ｓｉ単結晶の上に約１００ｎｍのＡｕ膜を形成した
ときに、約２００℃（４７０Ｋ）程度の低い温度で熱処
理すると、その表面にＳｉ０₂が容易に形成されること
が報告されている。Ａｕ膜の無い状態で熱酸化によって
Ｓｉ０₂を形成する場合には、約１０００℃以上の熱処
理が必要である。従って、Ａｕ膜は、Ｓｉ０₂を形成す
るのに必要な熱処理温度を大幅に低減していることが理
解できる。上述したステップＳ１５の熱処理による基板
の接合では、上記の会報で説明されたメカニズムと類似
のメカニズムが働いているものと推定される。

【００１８】上記の会報の１１５頁には、Ａｕの他に、
Ｐｔや、Ａｌ、Ａｇ、Ｃｕ、Ｐｄ、Ｎｉ、Ｔｉなどの他
の金属の薄膜によっても低温固相反応が起こることが記
載されている。従って、これらの金属によって薄い金属
層１３０を形成すれば、１０００℃未満の比較的低い温
度の熱処理によって、重ね合わせ基板３００を強固に接
合することが可能である。

【００１９】なお、この熱処理の結果、図２（ｅ）に示
すように、金属層１３０とＳｉ系半導体層２１０との境
界にＳｉ０₂層２２０が形成される。このＳｉ０₂層２
２０は、完全な不活性ガス雰囲気中で熱処理を行って
も、２〜４ｎｍ程度の厚みに形成される。この理由は、
重ね合わせ時に金属層１３０と半導体層２１０の境界に
閉じこめられた酸素がＳｉ原子と反応するからであると
推定される。このＳｉ０ ₂層２２０の厚みは、不活性ガ
スに微量の酸素ガスを混ぜることによって調整可能であ
る。このＳｉ０₂層２２０の厚みは、量子井戸構造の障
壁層として十分な値であればよく、例えば２ｎｍ〜１０
ｎｍの範囲に設定される。

【００２０】以上説明したように、本実施形態では、薄
い金属層１３０を利用して、１０００℃未満の低い熱処
理温度で基板の接合を行うことによって、量子井戸構造
を有するＳｉ系半導体デバイス用基板を得ることが可能
である。

【００２１】基板の接合時の熱処理温度が低いことは、
以下のようないくつかの利点を有している。第１の利点
は、ＳｉＧｅを半導体層２１０の材料として使用できる
点である。純粋なＧｅは、７００℃程度で分解してしま
うことが知られている。また、ＳｉＧｅが分解する温度
はＧｅ成分が減少するほど高くなるが、１０００℃では
かなりのＳｉＧｅが分解してしまう。すなわち、上記実
施形態では、貼り合わせ時の熱処理が１０００℃未満な
ので、ＳｉＧｅを半導体層２１０として採用することが
でき、この基板を用いてＳｉＧｅ層を含む半導体デバイ
スを作成することが可能である。第２の利点は、熱処理
装置の構成が簡単になり、また、熱処理に要するエネル
ギや時間が少なくて済む点である。この結果、基板のコ
ストをかなり低減することが可能である。この利点は、
半導体層２１０としてＳｉを利用する場合に特に重要で
ある。第３の利点は、Ｓｉ系半導体層２１０のドーピン
グ分布が、熱処理によって大きく変化しない点である。
すなわち、１０００℃以上の高温で熱処理を行った場合
には、ドーピング分布が大きく代わってしまう可能性が
ある。本実施形態において、特に６００℃以下で熱処理
を行えば、ドーピング分布に大きな影響を与えなくて済
むという利点がある。

【００２２】第１実施形態によるＳｉ系半導体デバイス
は、具体的には、例えば以下のようにして作成される。
まず、Ｓｉ系基板１１０として、Ｓｉ単結晶ウェハを準
備する。このウェハ１１０の表面に、Ｓｉ系絶縁層１２
０として、２ｎｍの厚みのＳｉ０₂ 層をＣＶＤで蒸着す
る。そして、このＳｉ０₂ 層１２０の上に、金属層１３
０として、７ｎｍの厚みのＡｕ層を蒸着する。Ｓｉ系半
導体薄板２１０としては、Ｓｉ単結晶薄板を準備し、そ
の表面をフッ酸で水素終端した後にＡｕ層１３０の上に
載置する。そして、Ａｒ雰囲気中で４００℃で２時間の
熱処理を行う。この熱処理の結果、Ａｕ層１３０とＳｉ
系単結晶薄板２１０とが強固に接合するとともに、その
境界に２ｎｍの厚みのＳｉ０₂ 層２２０が形成される。

【００２３】図３は、こうして得られた半導体デバイス
の量子井戸構造の共鳴トンネル効果を説明する説明図で
ある。２つのＳｉ０₂ 層は障壁層として機能し、Ａｕ層
は井戸層として機能する。図３（ａ）のＳｉ層にはフェ
ルミ準位Ｅｆが点線示されており、また、Ａｕ層には量
子化された電子準位（「量子準位」とも呼ぶ）が示され
ている。ここでは、Ｓｉ層のフェルミ準位ＥｆがＡｕ層
１３０の空いている電子準位よりもやや低くなるよう
に、Ａｕ層１３０の厚みやＳｉ単結晶層２１０のドーピ
ング量が予め設定されている。図３（ｂ）〜（ｄ）は、
基板に電圧を印加していったときのエネルギレベルの変
化を示している。図３（ｃ）のように、Ａｕ層の電子準
位が左側のＳｉ層のフェルミ準位Ｅｆとほぼ一致する状
態になると、共鳴トンネル効果によって、この量子井戸
構造にトンネル電流が流れる。図３（ｅ）は、このとき
の電流−電圧特性の例を示したものである。本実施形態
によって、このような共鳴トンネル効果を使用した半導
体デバイスを容易に作成することが可能である。

【００２４】Ｂ．第２の実施形態：図４は、第２の実施
形態におけるＳｉ系半導体デバイスの製造工程を示すフ
ローチャートである。この製造工程は、図１に示した製
造工程のステップＳ１３とステップＳ１４の間にステッ
プＳ２１を追加したものであり、その他は図１のものと
同じである。

【００２５】ステップＳ２１では、リソグラフィによっ
て金属層１３０のパターニングが行われる。図５（ａ）
〜（ｄ）は、電子線リソグラフィによるパターニング処
理の例を示している。図５（ａ）はパターニング前の状
態を示しており、これは、図２（ｃ）に示したものと同
じである。

【００２６】パターニング処理では、まず、金属層１３
０の上にレジスト４００が塗布され（図５（ｂ））、レ
ジスト４００が電子ビーム露光によってパターニングさ
れる（図５（ｃ））。そして、エッチング（例えばドラ
イエッチング）を行い、パターニングされたレジスト４
００ａで遮蔽されていない部分の金属層１３０を除去す
る。なお、エッチングによってパターニングを行う場合
には、金属層１３０を金（Ａｕ）以外の金属で形成する
ことが好ましい。こうしてパターニングされた金属層１
３０ａは、例えば細線状や粒子状の種々の形状を得るこ
とができる。金属層１３０の厚みは１０ｎｍ以下なの
で、線幅が１０ｎｍ以下の細線状の形状になるようにパ
ターニングを行えば、量子細線を得ることができる。ま
た、直径が１０ｎｍ以下のほぼ円形の粒子や、一辺が１
０ｎｍ以下のほぼ矩形状の粒子になるようにパターニン
グを行えば、量子ドット（「量子箱」とも呼ぶ）を得る
ことができる。

【００２７】こうして金属層がパターニングされると、
第１実施形態と同様に、ステップＳ１４，Ｓ１５におい
てＳｉ系半導体薄板２１０の載置と熱処理とが実行され
る。図５（ｅ）は、第２実施形態で得られる基板の断面
を示している。第２実施形態で得られる構造は、第１実
施形態の一様な金属層１３０（図２（ｅ））が、パター
ニングされた金属層１３０ａに置き換えられたものであ
る。なお、図５（ｅ）の例では、パターニングされた金
属層１３０ａの間には隙間４１０が生じているが、この
隙間に絶縁層を埋め込むことも可能である。

【００２８】このように、第２実施形態では、金属層１
３０のパターニングを行ったので、単なる一様な金属層
１３０では無く、細線状や粒子状などの種々の特定の形
状を有するパターン化された金属層１３０ａを得ること
が可能である。この金属層１３０ａは、量子細線や量子
ドットなどの量子閉じ込め層として利用することができ
る。

【００２９】なお、パターニング後の金属層の形状とし
ては、ドーナツ形状を採用することも可能である。ドー
ナツ形状の金属層を用いると、いわゆるＡＢ（アハロノ
フ−ボーム）効果が得られるので、例えば磁気センサと
して利用することが可能である。

【００３０】Ｃ．第３実施形態：図６は、第３の実施形
態におけるＳｉ系半導体デバイスの製造工程における基
板の断面を示す説明図である。第３の実施形態は、金属
層のパターニングの仕方が第２の実施形態と異なる。

【００３１】第３の実施形態では、まず、Ｓｉ系基板１
１０の上にＳｉ系絶縁層１２０を形成し（図６
（ａ））、このＳｉ系絶縁層１２０の上にレジスト４０
０を塗布する。そして、このレジスト４００を電子ビー
ム露光によってパターニングすることによって、Ｓｉ系
絶縁層１２０の表面の一部を露出させる（図６
（ｃ））。この状態で、露出したＳｉ系絶縁層１２０の
表面の上に、金属層１３０ｂを形成する（図６
（ｄ））。この際、レジスト４００ｂが予めパターニン
グされているので、絶縁層１２０上の金属層１３０ｂも
パターニングされた形状を有することになる。その後、
レジスト４００ｂを除去し、Ｓｉ系半導体薄板２１０を
載置して熱処理を実行すると、図６（ｅ）に示す構造が
得られる。これは、図５（ｅ）に示した構造と実質的に
同じである。

【００３２】Ｄ．第４実施形態：図７は、第４の実施形
態におけるＳｉ系半導体デバイスの製造工程における基
板の断面を示す説明図である。第４の実施形態も、金属
層のパターニングの仕方が第２や第３の実施形態と異な
る。

【００３３】第４の実施形態では、Ｓｉ系基板１１０の
上にレジスタ４００を塗布し（図７（ａ））、このレジ
スト４００をパターニングする（図７（ｂ））。次に、
パターニングされたレジスト４００ｃをマスクとしてＳ
ｉ系基板１１０をエッチングし、レジスト４００ｃを除
去すると、表面に凹凸のあるパターニングされたＳｉ系
基板１１０ｃが得られる（図７（ｃ））。そして、この
Ｓｉ系基板１１０ｃの凹凸面上にＳｉ系絶縁層１２０ｃ
を形成し（図７（ｄ））、さらに、Ｓｉ系絶縁層１２０
ｃの表面の上に金属層１３０ｃを形成する（図７
（ｅ））。その後、Ｓｉ系半導体薄板２１０を載置して
熱処理を実行すると、図７（ｆ）に示す構造が得られ
る。この構造は、表面に凹凸のあるＳｉ系基板１１０ｃ
上に、多数の絶縁層１２０ｃ／金属層１３０ｃ／Ｓｉ０
₂ 層２２０の量子構造が形成されたものとなっている。

【００３４】なお、上述した第２ないし第４の実施形態
で説明したパターニング方法は単なる例示であり、金属
層のパターニング方法としては、これら以外の種々の方
法を採用することが可能である。

【図面の簡単な説明】

【図１】第１の実施形態におけるＳｉ系半導体デバイス
の製造工程を示すフローチャート。

【図２】第１実施形態の各工程における基板の断面を示
す説明図。

【図３】量子井戸構造の共鳴トンネル効果を説明する説
明図。

【図４】第２の実施形態におけるＳｉ系半導体デバイス
の製造工程を示すフローチャート。

【図５】第２実施形態の各工程における基板の断面を示
す説明図。

【図６】第３実施形態の各工程における基板の断面を示
す説明図。

【図７】第４実施形態の各工程における基板の断面を示
す説明図。

【符号の説明】

１１０…Ｓｉ系基板１２０…Ｓｉ系絶縁層１３０…金属層２１０…Ｓｉ系半導体層２２０…ＳｉＯ₂ 層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/66 Ｈ０１Ｌ 29/66 Ｔ

Claims

【特許請求の範囲】

【請求項１】量子構造を備えたＳｉ系半導体デバイス
の製造方法であって、（ａ）Ｓｉ系基板を準備する工程
と、（ｂ）前記Ｓｉ系基板の上に、Ｓｉ系絶縁層を形成
する工程と、（ｃ）前記Ｓｉ系絶縁層の上に、厚みが１
０ｎｍ以下の金属層を形成する工程と、（ｄ）前記金属
層の上に、Ｓｉ系半導体の単結晶で形成された半導体薄
板を重ね合わせることによって、重ね合わせ基板を作成
する工程と、（ｅ）前記重ね合わせ基板を熱処理するこ
とによって、前記金属層と前記半導体薄板とを接合する
とともに、前記金属層と前記半導体薄板との境界にＳｉ
Ｏ₂ 層を形成する工程と、を備えることを特徴とするＳ
ｉ系半導体デバイスの製造方法の製造方法。
【請求項２】請求項１記載の方法であって、前記熱処理の温度は６００℃未満である、方法。
【請求項３】請求項１または２記載の方法であって、前記Ｓｉ系基板は、ＳｉまたはＳｉＧｅで形成されてい
る、方法。
【請求項４】請求項１ないし３のいずれかに記載の方
法であって、前記Ｓｉ系絶縁層は、ＳｉＯ₂またはＳｉ₃Ｎ₄で形成さ
れている、方法。
【請求項５】請求項１ないし４のいずれかに記載の方
法であって、前記Ｓｉ系半導体は、ＳｉまたはＳｉＧｅである、方
法。
【請求項６】請求項１ないし５のいずれかに記載の方
法であって、前記金属層は、Ａｕと、Ｐｔと、Ａｌと、Ａｇと、Ｃｕ
と、Ｐｄと、Ｎｉと、Ｔｉとで構成されたグループの中
から選択された金属で形成されている、方法。
【請求項７】請求項１ないし６のいずれかに記載の方
法であって、さらに、前記工程（ｄ）は、前記重ね合わせの前に前記半導体薄
板の表面をフッ酸で洗浄する工程を含む、方法。
【請求項８】請求項１ないし７のいずれかに記載の方
法であって、前記工程（ｃ）は、前記金属層が量子細線または量子ド
ットを構成するように前記金属層をパターニングする工
程を含む、方法。
【請求項９】請求項１ないし７のいずれかに記載の方
法であって、前記工程（ｃ）は、前記金属層がドーナツ形状を有する
ように前記金属層をパターニングする工程を含む、方
法。
【請求項１０】量子構造を備えたＳｉ系半導体デバイ
スであって、Ｓｉ系基板と、前記Ｓｉ系基板の上に設けられたＳｉ系絶縁層と、前記Ｓｉ系絶縁層の上に設けられた厚みが１０ｎｍ以下
の金属層と、前記金属層の上に設けられたＳｉＯ₂ 層と、前記ＳｉＯ₂ 層の上に設けられ、Ｓｉ系半導体の単結晶
で形成された半導体層と、を備えることを特徴とするＳ
ｉ系半導体デバイス。
【請求項１１】請求項１０記載のＳｉ系半導体デバイ
スであって、前記Ｓｉ系基板は、ＳｉまたはＳｉＧｅで形成されてい
る、Ｓｉ系半導体デバイス。
【請求項１２】請求項１０または１１記載のＳｉ系半
導体デバイスであって、前記Ｓｉ系絶縁層は、ＳｉＯ₂またはＳｉ₃Ｎ₄で形成さ
れている、Ｓｉ系半導体デバイス。
【請求項１３】請求項１０ないし１２のいずれかに記
載のＳｉ系半導体デバイスであって、前記Ｓｉ系半導体は、ＳｉまたはＳｉＧｅである、Ｓｉ
系半導体デバイス。
【請求項１４】請求項１０ないし１３のいずれかに記
載のＳｉ系半導体デバイスであって、前記金属層は、Ａｕと、Ｐｔと、Ａｌと、Ａｇと、Ｃｕ
と、Ｐｄと、Ｎｉと、Ｔｉとで構成されたグループの中
から選択された金属で形成されている、Ｓｉ系半導体デ
バイス。
【請求項１５】請求項１０ないし１４のいずれかに記
載のＳｉ系半導体デバイスであって、前記金属層は量子細線または量子ドットを構成する、Ｓ
ｉ系半導体デバイス。
【請求項１６】請求項１０ないし１４のいずれかに記
載のＳｉ系半導体デバイスであって、前記金属層はドーナツ形状を有する、Ｓｉ系半導体デバ
イス。