JP2801704B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JP2801704B2 JP2801704B2 JP31897389A JP31897389A JP2801704B2 JP 2801704 B2 JP2801704 B2 JP 2801704B2 JP 31897389 A JP31897389 A JP 31897389A JP 31897389 A JP31897389 A JP 31897389A JP 2801704 B2 JP2801704 B2 JP 2801704B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- impurity concentration
- layer
- substrate
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体基板の製造方法に関するもので、特に
SOI（Ｓilicon Ｏn Ｉnsulator）構造を持つ半導体基板
を得る際に使用されるものである。
SOI（Ｓilicon Ｏn Ｉnsulator）構造を持つ半導体基板
を得る際に使用されるものである。
（従来の技術） この種のSOI構造の半導体基板を第３図に示す。図中
１は薄膜状の半導体層、２は酸化膜、３は半導体基板
（基体）である。また第４図，第５図，第６図，第７図
に上記半導体基板の製造方法の従来例を示す。
１は薄膜状の半導体層、２は酸化膜、３は半導体基板
（基体）である。また第４図，第５図，第６図，第７図
に上記半導体基板の製造方法の従来例を示す。
第４図はウェーハ接着技術を用いずにSOI構造半導体
基板を製造する方法であり、第４図（ａ）の半導体基板
４の一主面に、第４図（ｂ）の如く高加速電圧で高ドー
ズ量の酸素５をイオン注入し、その後1350℃の高温熱処
理により、第４図（ｃ）の如く基板中に絶縁層６を形成
する方法である。
基板を製造する方法であり、第４図（ａ）の半導体基板
４の一主面に、第４図（ｂ）の如く高加速電圧で高ドー
ズ量の酸素５をイオン注入し、その後1350℃の高温熱処
理により、第４図（ｃ）の如く基板中に絶縁層６を形成
する方法である。
第５図は、同図（ａ）の半導体基板８の一主面を酸化
し、これにより形成された酸化膜10を介して第２の半導
体基板９を接着した後、半導体基板８を研磨し、所定の
厚さの半導体層８を形成する方法である。
し、これにより形成された酸化膜10を介して第２の半導
体基板９を接着した後、半導体基板８を研磨し、所定の
厚さの半導体層８を形成する方法である。
第６図は、同図（ａ）の高濃度の半導体基板13に、エ
ピタキシャル成長により低濃度の半導体層14を形成した
後、その表面を酸化して酸化膜15を形成し、第２の半導
体基板16に、第６図（ｂ）の如く接着，熱処理を行な
い、次に高濃度半導体層13のみ選択的にエッチングする
エッチング液を用い、エピタキシャル成長させた低濃度
半導体層14のみを残す方法である。
ピタキシャル成長により低濃度の半導体層14を形成した
後、その表面を酸化して酸化膜15を形成し、第２の半導
体基板16に、第６図（ｂ）の如く接着，熱処理を行な
い、次に高濃度半導体層13のみ選択的にエッチングする
エッチング液を用い、エピタキシャル成長させた低濃度
半導体層14のみを残す方法である。
第７図は、同図（ａ）の高濃度のＰ型半導体基板18を
高温中にて酸化して（酸素雰囲気）Ｐ型低濃度19,酸化
膜20を形成した後、第７図（ｂ）の如く第２の半導体基
板21と接着，熱処理し、次に第７図（ｃ）の如く第６図
と同様に、高濃度半導体層18のみを選択的にエッチング
し、上記酸化中に不純物の再分布により低濃化した半導
体層19のみを残す方法である。
高温中にて酸化して（酸素雰囲気）Ｐ型低濃度19,酸化
膜20を形成した後、第７図（ｂ）の如く第２の半導体基
板21と接着，熱処理し、次に第７図（ｃ）の如く第６図
と同様に、高濃度半導体層18のみを選択的にエッチング
し、上記酸化中に不純物の再分布により低濃化した半導
体層19のみを残す方法である。
（発明が解決しようとする課題） これらの方法により、第３図に示す１μｍ（±0.1μ
ｍ）の均一な薄膜１を有するSOI半導体基板を製造する
際の問題点として、第４図に示す方法は、薄膜４の制御
性は良いものの、該膜の結晶性が悪く、期待されるデバ
イス特性が得られない問題がある。
ｍ）の均一な薄膜１を有するSOI半導体基板を製造する
際の問題点として、第４図に示す方法は、薄膜４の制御
性は良いものの、該膜の結晶性が悪く、期待されるデバ
イス特性が得られない問題がある。
第５図に示す方法は、現状の研磨技術では面内のバラ
ツキを２〜３μｍに押えるのが限界であり、1.0μｍの
均一な薄膜８を実現するのは困難である。
ツキを２〜３μｍに押えるのが限界であり、1.0μｍの
均一な薄膜８を実現するのは困難である。
第６図に示す方法は、不純物濃度によって選択的にエ
ッチングするため、１μｍの均一な薄膜を残すことは原
理的に可能ではあるが、半導体層14をエピタキシャル成
長させる時に表面に反応生成物が付着し、接着時にボイ
ド（未接着部分）が発生しやすい他、エピタキシャル成
長を行なうため、コスト高となるという問題がある。
ッチングするため、１μｍの均一な薄膜を残すことは原
理的に可能ではあるが、半導体層14をエピタキシャル成
長させる時に表面に反応生成物が付着し、接着時にボイ
ド（未接着部分）が発生しやすい他、エピタキシャル成
長を行なうため、コスト高となるという問題がある。
第７図に示す方法は、第６図と同様に選択エッチング
を用いることから、１μｍの均一な薄膜19を残すことが
可能であるため、不純物の再分布を利用しているため、
不純物がボロンに限られてしまい、Ｐ型の不純物層19し
か残すことができない。又、不純物濃度も再分布を利用
した場合、1/2しか表面濃度が下がらないため、基板の
不純物濃度によっては全てエッチングされ、半導体層19
が残らない可能性がある。
を用いることから、１μｍの均一な薄膜19を残すことが
可能であるため、不純物の再分布を利用しているため、
不純物がボロンに限られてしまい、Ｐ型の不純物層19し
か残すことができない。又、不純物濃度も再分布を利用
した場合、1/2しか表面濃度が下がらないため、基板の
不純物濃度によっては全てエッチングされ、半導体層19
が残らない可能性がある。
本発明の目的は、従来技術の問題点を解消し、結晶性
の良い、均一な薄膜を安価に、かつ不純物のタイプに関
係なく、確実に形成することのできるSOI構造の半導体
基板の製造方法を提供することにある。
の良い、均一な薄膜を安価に、かつ不純物のタイプに関
係なく、確実に形成することのできるSOI構造の半導体
基板の製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、高不純物濃度を有する第１の半導体基板を
水素雰囲気中にて熱処理して前記第１の半導体基板を高
不純物濃度層と低不純物濃度層を有するものにする第１
の工程と、前記第１の半導体基板もしくは一主面に誘電
体膜が形成されてなる第１の半導体基板に、第２の半導
体基板もしくは一主面に誘電体膜が形成されてなる第２
の半導体基板を、前記誘電体膜をはさむ様に接着かつ熱
処理する第２の工程と、前記高不純物濃度層をエッチン
グし前記低不純物濃度層を前記誘電体膜上に残存させる
第３の工程とを具備したことを特徴とする半導体基板の
製造方法である。
水素雰囲気中にて熱処理して前記第１の半導体基板を高
不純物濃度層と低不純物濃度層を有するものにする第１
の工程と、前記第１の半導体基板もしくは一主面に誘電
体膜が形成されてなる第１の半導体基板に、第２の半導
体基板もしくは一主面に誘電体膜が形成されてなる第２
の半導体基板を、前記誘電体膜をはさむ様に接着かつ熱
処理する第２の工程と、前記高不純物濃度層をエッチン
グし前記低不純物濃度層を前記誘電体膜上に残存させる
第３の工程とを具備したことを特徴とする半導体基板の
製造方法である。
即ち本発明の特徴は、高不純物を有する第１の半導体
基板を水素雰囲気中で熱処理することにより、基板表面
の不純物濃度を不純物の型に関係なく確実に低下させた
上で、この不純物が低下した側の基板面を、誘電体膜を
介して第２の半導体基板に接着し、前記第１の半導体基
板の高不純物濃度層側のみ選択的にエッチングすること
により、前記濃度低下した層側を残し、SOI構造の半導
体基板を製造することにある。
基板を水素雰囲気中で熱処理することにより、基板表面
の不純物濃度を不純物の型に関係なく確実に低下させた
上で、この不純物が低下した側の基板面を、誘電体膜を
介して第２の半導体基板に接着し、前記第１の半導体基
板の高不純物濃度層側のみ選択的にエッチングすること
により、前記濃度低下した層側を残し、SOI構造の半導
体基板を製造することにある。
こうすることによりバルクシリコンが活性層（薄膜）
となるため、結晶性が良く、又不純物のタイプに関係な
く、確実に均一な薄膜を形成することが可能となった。
となるため、結晶性が良く、又不純物のタイプに関係な
く、確実に均一な薄膜を形成することが可能となった。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第
１図は同実施例の工程図である。即ち第１図（ａ）に示
す半導体基板31として、125mmφ、比抵抗が1/1000〜4/1
000Ω・cmのシリコンウェーハ（Ｐ型シリコンウェーハ
の場合とＮ型シリコンウェーハの場合がある）を用意
し、これらのウェーハつまり基板を、酸化雰囲気中，
窒素雰囲気中，水素雰囲気中にて1200℃,3時間の熱
処理を行った後、各基板の表面に、第１図（ｂ）の如く
熱酸化膜32を5000Å形成した（1100℃，ウェットO2中,4
5分）。上記熱処理で基板31には、高濃度層311のまわり
に、外方拡散による低濃度層312が形成されるが、この
層312は層311にくらべて極く厚みが薄いので、便宜的に
第１図（ａ），（ｂ）のように画いた。次に第１図
（ｃ）の如く基板31を、125mmφ、比抵抗が４〜６Ω・c
mのＮ型シリコンウェーハである半導体基板33に、第１
図（ｄ）の如く熱酸化膜32を介して接着し、かつ1100
℃,N2/O2雰囲気（N2:O2＝4:1ぐらい）,2時間の熱処理で
基板31,33間の結晶的接着を行なって、接着半導体基板3
4を形成した。更にこの接着半導体基板34を、NF,HNO3,C
H3COOHを1:3:8に混合したエッチング液中につけ、エッ
チングが停止するまでエッチングを行なった。本方法に
より、Ｐ型,N型基板に対して各条件共10枚ずつ第１図
（ｅ）の薄膜SOI基板35を作成した。
１図は同実施例の工程図である。即ち第１図（ａ）に示
す半導体基板31として、125mmφ、比抵抗が1/1000〜4/1
000Ω・cmのシリコンウェーハ（Ｐ型シリコンウェーハ
の場合とＮ型シリコンウェーハの場合がある）を用意
し、これらのウェーハつまり基板を、酸化雰囲気中，
窒素雰囲気中，水素雰囲気中にて1200℃,3時間の熱
処理を行った後、各基板の表面に、第１図（ｂ）の如く
熱酸化膜32を5000Å形成した（1100℃，ウェットO2中,4
5分）。上記熱処理で基板31には、高濃度層311のまわり
に、外方拡散による低濃度層312が形成されるが、この
層312は層311にくらべて極く厚みが薄いので、便宜的に
第１図（ａ），（ｂ）のように画いた。次に第１図
（ｃ）の如く基板31を、125mmφ、比抵抗が４〜６Ω・c
mのＮ型シリコンウェーハである半導体基板33に、第１
図（ｄ）の如く熱酸化膜32を介して接着し、かつ1100
℃,N2/O2雰囲気（N2:O2＝4:1ぐらい）,2時間の熱処理で
基板31,33間の結晶的接着を行なって、接着半導体基板3
4を形成した。更にこの接着半導体基板34を、NF,HNO3,C
H3COOHを1:3:8に混合したエッチング液中につけ、エッ
チングが停止するまでエッチングを行なった。本方法に
より、Ｐ型,N型基板に対して各条件共10枚ずつ第１図
（ｅ）の薄膜SOI基板35を作成した。
第２図は各条件における薄膜SOI基板の作成可否を表
す。即ち酸素雰囲気中でＰ型（基板31の場合）のみ酸化
膜32上に薄膜312を形成することができたが、サンプル
によっては部分的に酸化膜32が露出し、完全ではなかっ
た。Ｎ型基板の場合、全く薄膜312を残すことができな
かった。窒素雰囲気中ではＰ型,N型共熱処理後表面粗
れ，析出等により全く基板31,33どうし接着できなかっ
た。これに対し、水素雰囲気中ではＰ型,N型共酸化膜32
上に薄膜312を形成することができた。
す。即ち酸素雰囲気中でＰ型（基板31の場合）のみ酸化
膜32上に薄膜312を形成することができたが、サンプル
によっては部分的に酸化膜32が露出し、完全ではなかっ
た。Ｎ型基板の場合、全く薄膜312を残すことができな
かった。窒素雰囲気中ではＰ型,N型共熱処理後表面粗
れ，析出等により全く基板31,33どうし接着できなかっ
た。これに対し、水素雰囲気中ではＰ型,N型共酸化膜32
上に薄膜312を形成することができた。
この実施例により、水素雰囲気中で熱処理するため、
基板の高低濃度差が非常に大（例えば10:1）になった状
態でのエッチング実施で、従来困難であった均一な薄膜
を有するSOI構造の半導体基板を作成することができ
た。又従来、第６図に示す如くエピタキシャル成長を用
いるがため、接着性が悪く又コスト高となっていたが、
本発明により接着性は良好となり、エピタキシャル成長
を用いないため、安価に作成することができた。更には
第２図に示す如く、従来、Ｐ型のボロン不純物でしか作
成できなかったSOI基板が、本発明では、上記水素雰囲
気中での熱処理による同様の理由で、Ｐ型,N型にも関係
なく確実にSOI基板35を作成することができた。
基板の高低濃度差が非常に大（例えば10:1）になった状
態でのエッチング実施で、従来困難であった均一な薄膜
を有するSOI構造の半導体基板を作成することができ
た。又従来、第６図に示す如くエピタキシャル成長を用
いるがため、接着性が悪く又コスト高となっていたが、
本発明により接着性は良好となり、エピタキシャル成長
を用いないため、安価に作成することができた。更には
第２図に示す如く、従来、Ｐ型のボロン不純物でしか作
成できなかったSOI基板が、本発明では、上記水素雰囲
気中での熱処理による同様の理由で、Ｐ型,N型にも関係
なく確実にSOI基板35を作成することができた。
なお本発明は実施例に限られず、種々の応用が可能で
ある。例えば第１図（ｃ）において基板33上に酸化膜32
を設けたものを用いてもよい。
ある。例えば第１図（ｃ）において基板33上に酸化膜32
を設けたものを用いてもよい。
［発明の効果］ 以上説明した如く本発明によれば、従来技術の問題点
を解消し、結晶性の良い、均一な薄膜を安価に、かつ不
純物のタイプに関係なく、確実に形成することのできる
SOI構造の半導体基板の製造方法を提供することができ
る。
を解消し、結晶性の良い、均一な薄膜を安価に、かつ不
純物のタイプに関係なく、確実に形成することのできる
SOI構造の半導体基板の製造方法を提供することができ
る。
第１図は本発明の一実施例の工程図、第２図は同実施例
による本発明の効果を説明するための図表、第３図はSO
I構造の半導体基板の断面図、第４図ないし第７図は従
来法の工程図である。 31……第１の半導体基板、311……高不純物濃度層、312
……低不純物濃度層、32……酸化膜、33……第２の半導
体基板、35……SOI構造半導体基板。
による本発明の効果を説明するための図表、第３図はSO
I構造の半導体基板の断面図、第４図ないし第７図は従
来法の工程図である。 31……第１の半導体基板、311……高不純物濃度層、312
……低不純物濃度層、32……酸化膜、33……第２の半導
体基板、35……SOI構造半導体基板。
Claims (1)
- 【請求項１】高不純物濃度を有する第１の半導体基板を
水素雰囲気中にて熱処理して前記第１の半導体基板を高
不純物濃度層と低不純物濃度層を有するものにする第１
の工程と、前記第１の半導体基板もしくは一主面に誘電
体膜が形成されてなる第１の半導体基板に、第２の半導
体基板もしくは一主面に誘電体膜が形成されてなる第２
の半導体基板を、前記誘電体膜をはさむ様に接着かつ熱
処理する第２の工程と、前記高不純物濃度層をエッチン
グし前記低不純物濃度層を前記誘電体膜上に残存させる
第３の工程とを具備したことを特徴とする半導体基板の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31897389A JP2801704B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31897389A JP2801704B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03181115A JPH03181115A (ja) | 1991-08-07 |
| JP2801704B2 true JP2801704B2 (ja) | 1998-09-21 |
Family
ID=18105063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31897389A Expired - Lifetime JP2801704B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2801704B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1251556B1 (en) * | 1992-01-30 | 2010-03-24 | Canon Kabushiki Kaisha | Process for producing semiconductor substrate |
| JPH0837286A (ja) * | 1994-07-21 | 1996-02-06 | Toshiba Microelectron Corp | 半導体基板および半導体基板の製造方法 |
| KR100312971B1 (ko) * | 1994-11-28 | 2002-04-06 | 박종섭 | 실리콘 웨이퍼내의 산소 불순물 농도 감소방법 |
| SG55413A1 (en) * | 1996-11-15 | 1998-12-21 | Method Of Manufacturing Semico | Method of manufacturing semiconductor article |
| JP3324469B2 (ja) * | 1997-09-26 | 2002-09-17 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ |
| JP3911901B2 (ja) | 1999-04-09 | 2007-05-09 | 信越半導体株式会社 | Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法 |
| JP4765157B2 (ja) | 1999-11-17 | 2011-09-07 | 株式会社デンソー | 半導体基板の製造方法 |
-
1989
- 1989-12-11 JP JP31897389A patent/JP2801704B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03181115A (ja) | 1991-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3265493B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JP2980497B2 (ja) | 誘電体分離型バイポーラトランジスタの製造方法 | |
| US4891329A (en) | Method of forming a nonsilicon semiconductor on insulator structure | |
| JP2856030B2 (ja) | 結合ウエーハの製造方法 | |
| JPH05251292A (ja) | 半導体装置の製造方法 | |
| JPS61296709A (ja) | 半導体装置の製造方法 | |
| JPH03132055A (ja) | 半導体基板の製造方法 | |
| JP3033655B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2801704B2 (ja) | 半導体基板の製造方法 | |
| JP3412449B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPH10189405A (ja) | 直接接合シリコン基板の作製方法 | |
| JP2807717B2 (ja) | 半導体基板の製造方法 | |
| JP2596605B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JP3465765B2 (ja) | Ｉｇｂｔ用半導体基板の作製方法 | |
| JPH04199632A (ja) | Ｓｏｉウエハ及びその製造方法 | |
| JPH08139297A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH056883A (ja) | 半導体基板の製造方法 | |
| JPH09213916A (ja) | Ｓｏｉ基板の製造方法 | |
| JPS60236243A (ja) | 半導体基板の製造方法 | |
| JP3272908B2 (ja) | 半導体多層材料の製造方法 | |
| JPS5935421A (ja) | 半導体装置の製造方法 | |
| JP2779954B2 (ja) | 半導体基板の製造方法 | |
| JPH05129170A (ja) | 半導体装置の製造方法 | |
| JPH0472631A (ja) | 半導体基板およびその製造方法 | |
| JPH06338604A (ja) | 半導体基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080710 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20090710 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20090710 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100710 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20100710 |