JPH03181115A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH03181115A JPH03181115A JP31897389A JP31897389A JPH03181115A JP H03181115 A JPH03181115 A JP H03181115A JP 31897389 A JP31897389 A JP 31897389A JP 31897389 A JP31897389 A JP 31897389A JP H03181115 A JPH03181115 A JP H03181115A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体基板の製造方法に関するもので、特にＳ
０ ！ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔ
ｏｒ）構造を持つ半導体基板を得る際に使用されるもの
である。
０ ！ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔ
ｏｒ）構造を持つ半導体基板を得る際に使用されるもの
である。
（従来の技術）
この種のＳｏｌ構造の半導体基板を第３図に示す。図中
１は薄膜状の半導体層、２は酸化膜、３は半導体基板（
基体）である。また第４図、第５図、第６図、第７図に
上記半導体基板の製造方法の従来例を示す。
１は薄膜状の半導体層、２は酸化膜、３は半導体基板（
基体）である。また第４図、第５図、第６図、第７図に
上記半導体基板の製造方法の従来例を示す。
第４図はウェーハ接着技術を用いずにＳＯＩ構造半導体
基板を製造する方法であり、第４図（ａ）の半導体基板
４の一主面に、第４図（ｂ）の如く高加速電圧で高ドー
ズ量の酸素５をイオン注入し、その後１３５０℃の高温
熱処理により、第４図（Ｃ）の如く基板中に絶縁層６を
形成する方法である。
基板を製造する方法であり、第４図（ａ）の半導体基板
４の一主面に、第４図（ｂ）の如く高加速電圧で高ドー
ズ量の酸素５をイオン注入し、その後１３５０℃の高温
熱処理により、第４図（Ｃ）の如く基板中に絶縁層６を
形成する方法である。
第５図は、同図（ａ）の半導体基板８の一主面を酸化し
、これにより形成された酸化膜ｌＯを介して第２の半導
体基板９を接着した後、半導体基板８を研磨し、所定の
厚さの半導体層８を形成する方法である。
、これにより形成された酸化膜ｌＯを介して第２の半導
体基板９を接着した後、半導体基板８を研磨し、所定の
厚さの半導体層８を形成する方法である。
第６図は、同図（ａ）の高濃度の半導体基板Ｉ３に、エ
ピタキシャル成長により低濃度の半導体層１４を形成し
た後、その表面を酸化して酸化膜１５を形成し、第２の
半導体基板ｉ６に、第６図（ｂ）の如く接着、熱処理を
行ない、次に高濃度半導体層１３のみ選択的にエツチン
グするエツチング液を用い、エピタキシャル成長させた
低濃度半導体層１４のみを残す方法である。
ピタキシャル成長により低濃度の半導体層１４を形成し
た後、その表面を酸化して酸化膜１５を形成し、第２の
半導体基板ｉ６に、第６図（ｂ）の如く接着、熱処理を
行ない、次に高濃度半導体層１３のみ選択的にエツチン
グするエツチング液を用い、エピタキシャル成長させた
低濃度半導体層１４のみを残す方法である。
第７図は、同図（ａ）の高濃度のＰ型半導体基板１８を
高温中にて酸化して（酸素雰囲気）Ｐ型代濃度１９．酸
化膜２０を形成した後、第７図（ｂ）の如く第２の半導
体基板２１と接着、熱処理し、次に第７図（ｅ）の如く
第６図と同様に、高濃度半導体層１８のみを選択的にエ
ツチングし、上記酸化中に不純物の再分布により低濃化
した半導体層１９のみを残す方法である。
高温中にて酸化して（酸素雰囲気）Ｐ型代濃度１９．酸
化膜２０を形成した後、第７図（ｂ）の如く第２の半導
体基板２１と接着、熱処理し、次に第７図（ｅ）の如く
第６図と同様に、高濃度半導体層１８のみを選択的にエ
ツチングし、上記酸化中に不純物の再分布により低濃化
した半導体層１９のみを残す方法である。
（発明が解決しようとする課題）
これらの方法により、第３図に示す１μ（±０．１μ）
の均一な薄膜１を有するＳＯＩ半導体基板を製造する際
の問題点として、第４図に示す方法は、薄膜４の制御性
は良いものの、該膜の結晶性が悪く、期待されるデバイ
ス特性が得られない問題がある。
の均一な薄膜１を有するＳＯＩ半導体基板を製造する際
の問題点として、第４図に示す方法は、薄膜４の制御性
は良いものの、該膜の結晶性が悪く、期待されるデバイ
ス特性が得られない問題がある。
第５図に示す方法は、現状の研磨技術では面内のバラツ
キを２〜３μに押えるのが限界であり、１．０−の均一
な薄膜８を実現するのは困難である。
キを２〜３μに押えるのが限界であり、１．０−の均一
な薄膜８を実現するのは困難である。
第６図に示す方法は、不純物濃度によって選択的にエツ
チングするため、１邪の均一な薄膜を残すことは原理的
に可能ではあるが、半導体層１４をエピタキシャル成長
させる時に表面に反応生成物が付着し、接着時にボイド
（未接着部分）が発生しやすい他、エピタキシャル成長
を行なうため、コスト高となるという問題がある。
チングするため、１邪の均一な薄膜を残すことは原理的
に可能ではあるが、半導体層１４をエピタキシャル成長
させる時に表面に反応生成物が付着し、接着時にボイド
（未接着部分）が発生しやすい他、エピタキシャル成長
を行なうため、コスト高となるという問題がある。
第７図に示す方法は、第６図と同様に選択エツチングを
用いることから、１μの均一な薄膜１９を残すことが可
能であるが、不純物の再分布を利用しているため、不純
物がボロンに限られてしまい、Ｐ型の不純物層１９シか
残すことができない。又、不純物濃度も再分布を利用し
た場合、１／２しか表面濃度が下がらないため、基板の
不純物濃度によっでは全てエツチングされ、半導体層１
９が残らない可能性がある。
用いることから、１μの均一な薄膜１９を残すことが可
能であるが、不純物の再分布を利用しているため、不純
物がボロンに限られてしまい、Ｐ型の不純物層１９シか
残すことができない。又、不純物濃度も再分布を利用し
た場合、１／２しか表面濃度が下がらないため、基板の
不純物濃度によっでは全てエツチングされ、半導体層１
９が残らない可能性がある。
本発明の目的は、従来技術の問題点を解消し、結晶性の
良い、均一な薄膜を安価に、かつ不純物のタイプに関係
なく、確実に形成することのできるＳｏｌ構造の半導体
基板の製造方法を提供することにある。
良い、均一な薄膜を安価に、かつ不純物のタイプに関係
なく、確実に形成することのできるＳｏｌ構造の半導体
基板の製造方法を提供することにある。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、高不純物濃度を有する第１の半導体基板を水
素雰囲気中にて熱処理して前記第１の半導体基板を高不
純物濃度層と低不純物濃度層を有するものにする第１の
工程と、前記第１の半導体基板もしくは一主面に誘電体
膜が形成されてなる第１の半導体基板に、第２の半導体
基板もしくは一主面に誘電体膜が形成されてなる第２の
半導体基板を、前記誘電体膜をはさむ様に接着かつ熱処
理する第２の工程と、前記高不純物濃度層をエツチング
し前記低不純物濃度層を前記誘電体膜上に残存させる第
３の工程とを具備したことを特徴とする半導体基板の製
造方法である。
素雰囲気中にて熱処理して前記第１の半導体基板を高不
純物濃度層と低不純物濃度層を有するものにする第１の
工程と、前記第１の半導体基板もしくは一主面に誘電体
膜が形成されてなる第１の半導体基板に、第２の半導体
基板もしくは一主面に誘電体膜が形成されてなる第２の
半導体基板を、前記誘電体膜をはさむ様に接着かつ熱処
理する第２の工程と、前記高不純物濃度層をエツチング
し前記低不純物濃度層を前記誘電体膜上に残存させる第
３の工程とを具備したことを特徴とする半導体基板の製
造方法である。
即ち本発明の特徴は、高不純物を有する第１の半導体基
板を水素雰囲気中で熱処理することにより、基板表面の
不純物濃度を不純物の型に関係なく確実に低下させた上
で、この不純物が低下した側の基板面を、誘電体膜を介
して第２の半導体基板に接着し、前記第１の半導体基板
の高不純物濃度層側のみ選択的にエツチングすることに
より、前記濃度低下した層側を残し、ＳＯ■構造の半導
体基板を製造することにある。
板を水素雰囲気中で熱処理することにより、基板表面の
不純物濃度を不純物の型に関係なく確実に低下させた上
で、この不純物が低下した側の基板面を、誘電体膜を介
して第２の半導体基板に接着し、前記第１の半導体基板
の高不純物濃度層側のみ選択的にエツチングすることに
より、前記濃度低下した層側を残し、ＳＯ■構造の半導
体基板を製造することにある。
こうすることによりバルクシリコンが活性層（薄膜）と
なるため、結晶性が良く、又不純物のタイプに関係なく
、確実に均一な薄膜を形成することが可能となった。
なるため、結晶性が良く、又不純物のタイプに関係なく
、確実に均一な薄膜を形成することが可能となった。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の工程図である。即ち第１図（ａ）に示す
半導体基板３１として、１２５！ｌｌｌ１φ、比抵抗が
１ ／ １０００〜４ ／ １０００Ω・（７）のシリ
コンウェーハ（Ｐ型シリコンウェーハの場合とＮ型シリ
コンウェーハの場合がある）を用意し、これらのウェー
ハつまり基板を、■酸化雰囲気中、■窒素雰囲気中、■
水素雰囲気中にて１２００℃、３時間の熱処理を行った
後、各基板の表面に、第１図（ｂ）の如く熱酸化膜３２
を５０００Å形成した（ １１００℃、ウェット０２中
、４５分）。上記熱処理で基板３１には、高濃度層３１
．のまわりに、外方拡散による低濃度層３１２が形成さ
れるが、この層３１２は層３１゜にくらべて極く厚みが
薄いので、便宜的に第１図（ａ）、 （ｂ）のように画
いた。次に第１図（Ｃ）の如く基板３１を、１２５ｍＩ
Ｉφ、比抵抗が４〜６Ω・（７）のＮ型シリコンウェー
ハである半導体基板３３に、第１図（ｄ）の如く熱酸化
膜３２を介して接着し、かつ１１００℃、Ｎ２１０２雰
囲気（Ｎ２：Ｑ２−４： １ぐらい）、２時間の熱処理
で基板３１．３３間の結晶的接着を行なって、接着半導
体基板３４を形成した。
図は同実施例の工程図である。即ち第１図（ａ）に示す
半導体基板３１として、１２５！ｌｌｌ１φ、比抵抗が
１ ／ １０００〜４ ／ １０００Ω・（７）のシリ
コンウェーハ（Ｐ型シリコンウェーハの場合とＮ型シリ
コンウェーハの場合がある）を用意し、これらのウェー
ハつまり基板を、■酸化雰囲気中、■窒素雰囲気中、■
水素雰囲気中にて１２００℃、３時間の熱処理を行った
後、各基板の表面に、第１図（ｂ）の如く熱酸化膜３２
を５０００Å形成した（ １１００℃、ウェット０２中
、４５分）。上記熱処理で基板３１には、高濃度層３１
．のまわりに、外方拡散による低濃度層３１２が形成さ
れるが、この層３１２は層３１゜にくらべて極く厚みが
薄いので、便宜的に第１図（ａ）、 （ｂ）のように画
いた。次に第１図（Ｃ）の如く基板３１を、１２５ｍＩ
Ｉφ、比抵抗が４〜６Ω・（７）のＮ型シリコンウェー
ハである半導体基板３３に、第１図（ｄ）の如く熱酸化
膜３２を介して接着し、かつ１１００℃、Ｎ２１０２雰
囲気（Ｎ２：Ｑ２−４： １ぐらい）、２時間の熱処理
で基板３１．３３間の結晶的接着を行なって、接着半導
体基板３４を形成した。
更にこの接着半導体基板３４を、ＮＦ、ＨＮＯ３゜ＣＨ
３ＣＯ０Ｈを１：３：８に混合したエツチング液中につ
け、エツチングが停止するまでエツチングを行なった。
３ＣＯ０Ｈを１：３：８に混合したエツチング液中につ
け、エツチングが停止するまでエツチングを行なった。
本方法により、Ｐ型、Ｎ型基板に対して各条件共１０枚
ずつ第１図（ｅ）の薄膜ＳＯＩ基板３５を作成した。
ずつ第１図（ｅ）の薄膜ＳＯＩ基板３５を作成した。
第２図は各条件における薄膜Ｓｏｌ基板の作成可否を表
す。即ち酸素雰囲気中でＰ型（基板３１の場合）のみ酸
化膜３２上に薄膜３１２を形成することができたが、サ
ンプルによっては部分的に酸化膜３２が露出し、完全で
はなかった。Ｎ型基板の場合、全く薄膜３１２を残すこ
とができなかった。窒素雰囲気中ではＰ型、Ｎ型具熱処
理後表面粗れ、析出等により全く基板３１．３３どうし
接着できなかった。
す。即ち酸素雰囲気中でＰ型（基板３１の場合）のみ酸
化膜３２上に薄膜３１２を形成することができたが、サ
ンプルによっては部分的に酸化膜３２が露出し、完全で
はなかった。Ｎ型基板の場合、全く薄膜３１２を残すこ
とができなかった。窒素雰囲気中ではＰ型、Ｎ型具熱処
理後表面粗れ、析出等により全く基板３１．３３どうし
接着できなかった。
これに対し、水素雰囲気中ではＰ型、Ｎ型具酸化膜３２
上に薄膜３１２を形成することができた。
上に薄膜３１２を形成することができた。
この実施例により、水素雰囲気中で熱処理するため、基
板の高低濃度差が非常に大（例えば１０：１）になった
状態でのエツチング実施で、従来困難であった均一な薄
膜を有するＳＯＩ構造の半導体基板を作成することがで
きた。又従来、第６図に示す如くエピタキシャル成長を
用いるがため、接着性が悪く又コスト高となっていたが
、本発明により接着性は良好となり、エピタキシャル成
長を用いないため、安価に作成することができた。更に
は第２図に示す如く、従来、Ｐ型のボロン不純物でしか
作成できなかったＳｏｌ基板が、本発明では、上記水素
雰囲気中での熱処理による同様の理由で、Ｐ型、Ｎ型に
も関係なく確実にＳＯＩ基板３５を作成することができ
た。
板の高低濃度差が非常に大（例えば１０：１）になった
状態でのエツチング実施で、従来困難であった均一な薄
膜を有するＳＯＩ構造の半導体基板を作成することがで
きた。又従来、第６図に示す如くエピタキシャル成長を
用いるがため、接着性が悪く又コスト高となっていたが
、本発明により接着性は良好となり、エピタキシャル成
長を用いないため、安価に作成することができた。更に
は第２図に示す如く、従来、Ｐ型のボロン不純物でしか
作成できなかったＳｏｌ基板が、本発明では、上記水素
雰囲気中での熱処理による同様の理由で、Ｐ型、Ｎ型に
も関係なく確実にＳＯＩ基板３５を作成することができ
た。
なお本発明は実施例に限られず、種々の応用が可能であ
る。例えば第１図（Ｃ）において基板３３上に酸化膜３
２を設けたものを用いてもよい。
る。例えば第１図（Ｃ）において基板３３上に酸化膜３
２を設けたものを用いてもよい。
［発明の効果］
以上説明した如く本発明によれば、従来技術の問題点を
解消し、結晶性の良い、均一な薄膜を安価に、かつ不純
物のタイプに関係なく、確実に形成することのできるＳ
ｏｌ構造の半導体基板の製造方法を提供することができ
る。
解消し、結晶性の良い、均一な薄膜を安価に、かつ不純
物のタイプに関係なく、確実に形成することのできるＳ
ｏｌ構造の半導体基板の製造方法を提供することができ
る。
第１図は本発明の一実施例の工程図、第２図は同実施例
による本発明の詳細な説明するための図表、第３図はＳ
ｏｌ構造の半導体基板の断面図、第４図ないし第７図は
従来法の工程図である。 ３１・・・第１の半導体基板、３１．・・・高不純物濃
度層、３１□・・・低不純物濃度層、３２・・・酸化膜
、３３・・・第２の半導体基板、３５・・・ＳＯＩ構造
半導体基板。
による本発明の詳細な説明するための図表、第３図はＳ
ｏｌ構造の半導体基板の断面図、第４図ないし第７図は
従来法の工程図である。 ３１・・・第１の半導体基板、３１．・・・高不純物濃
度層、３１□・・・低不純物濃度層、３２・・・酸化膜
、３３・・・第２の半導体基板、３５・・・ＳＯＩ構造
半導体基板。
Claims (1)
- 高不純物濃度を有する第１の半導体基板を水素雰囲気中
にて熱処理して前記第１の半導体基板を高不純物濃度層
と低不純物濃度層を有するものにする第１の工程と、前
記第１の半導体基板もしくは一主面に誘電体膜が形成さ
れてなる第１の半導体基板に、第２の半導体基板もしく
は一主面に誘電体膜が形成されてなる第２の半導体基板
を、前記誘電体膜をはさむ様に接着かつ熱処理する第２
の工程と、前記高不純物濃度層をエッチングし前記低不
純物濃度層を前記誘電体膜上に残存させる第３の工程と
を具備したことを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31897389A JP2801704B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31897389A JP2801704B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03181115A true JPH03181115A (ja) | 1991-08-07 |
| JP2801704B2 JP2801704B2 (ja) | 1998-09-21 |
Family
ID=18105063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31897389A Expired - Lifetime JP2801704B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2801704B2 (ja) |
Cited By (7)
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|---|---|---|---|---|
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| EP1043768A1 (en) * | 1992-01-30 | 2000-10-11 | Canon Kabushiki Kaisha | Process for producing semiconductor substrate |
| WO2000062343A1 (fr) * | 1999-04-09 | 2000-10-19 | Shin-Etsu Handotai Co., Ltd. | Plaquette a silicium sur isolant et procede de production de plaquette a silicium sur isolant |
| KR100282111B1 (ko) * | 1996-11-15 | 2001-02-15 | 미다라이 후지오 | 반도체물품의 제조방법 |
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-
1989
- 1989-12-11 JP JP31897389A patent/JP2801704B2/ja not_active Expired - Lifetime
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