JPH05129170A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】低抵抗層のある半導体ウエハを別の半導体ウェ
ハに張り合わせてＳＯＩ基板を形成する工程を含む半導
体装置の製造方法に関し、張り合わせ強度を減少させな
いことを目的とする。 【構成】低抵抗層を形成するための不純物を導入した第
１の半導体ウェハ１のその不純物を活性化せずに、第２
の半導体ウェハ２に張り合わせた後にアニール処理する
か、又は、不純物導入面に生じる凹凸を研磨によって平
坦化した後に半導体ウェハ同士を張り合わせてアニール
する工程を含み構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、低抵抗層のある半導体ウエハを
別の半導体ウェハに張り合わせてＳＯＩ基板を形成する
工程を含む半導体装置の製造方法に関する。

【０００２】

【従来の技術】低抵抗層をウエハの接合部分に設ける張
り合わせＳＯＩ基板は、高耐圧素子を容易に作れるばか
りでなく、相補型のＭＯＳやバイポーラトランジスタを
形成したり、他のＩＣと組合せることが可能であり、様
々な高耐圧素子（インテリジェントパワーＩＣ、スマー
トＩＣ）の製造が可能となる。

【０００３】このようなＳＯＩ基板を形成する場合に
は、例えば図１５に示すように、素子形成用のシリコン
ウエハ101 の一面の所定領域にイオン注入法により不純
物を添加した後に（図１５(a))、結晶性の回復と不純物
の活性化のために酸化・アニール処理を行って不純物注
入領域を低抵抗層102とする（図１５(b))。

【０００４】この場合、低抵抗層102 はその他の領域に
比べて不純物が多く添加されているために酸化速度が大
きく、その部分に形成される酸化膜103 は厚くなり、そ
うでない部分の酸化膜104 は薄く形成されるので凹凸に
よる段差が生じてしまう。

【０００５】なお、低抵抗層102 への不純物の導入は、
イオン注入の他の不純物添加法、ガス拡散、固相拡散な
どによっても同様となり、不純物を添加した部分の上に
形成される酸化膜は厚く、その面に凹凸が生じる。

【０００６】

【発明が解決しようとする課題】したがって、素子形成
用シリコンウェハ101 の表面を酸化・アニール処理した
後に（図１５(c))、素子形成用シリコンウェハ101 を支
持用シリコンウェハ105に張り合わせると、に示すよう
にウェハ同士の接着は凸部となる酸化膜103 だけで起こ
るので、接着面積が小さくなって剥がれ易くなるといっ
た問題がある。なお、図中符号106 は、支持用シリコン
ウェハ105 の張り合わせ面に形成した酸化膜を示してい
る。

【０００７】これに対して、図１５(d) に示すように、
素子形成用シリコンウェハ101 の酸化膜103,104 を弗酸
により除去しても、不純物を添加した部分はそうでない
部分に比べて、酸化により消費されるシリコンの量が多
いために凹部が生じる。この結果、不純物を添加してな
い部分だけで接着することになるため、先と同様に接着
面積が減少して剥がれやすいという問題は依然として残
っている。

【０００８】本発明はこのような問題に鑑みてなされた
ものであって、低抵抗領域を有する半導体ウェハを張り
合わせる際に、張り合わせ強度を減少させない半導体装
置の製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記した課題は、図１〜
６に例示するように、第１の半導体ウェハ１，７，14の
所望領域に、一導電型の不純物を少なくとも１種類導入
する工程と、前記第１の半導体ウェハ１，７，14の不純
物導入面を第２の半導体ウェハ２，５，10，12，16，18
に張り合わせた後に前記不純物の導入部分を活性化する
ための熱処理を行う工程とを特徴とする半導体装置の製
造方法によって達成する。

【００１０】または、図７〜１０、１４に例示するよう
に、第１の半導体ウェハ21，26，51に、一導電型の不純
物を少なくとも１種類導入する工程と、前記不純物を活
性化するとともに前記第１の半導体ウェハ21，26，51の
少なくとも不純物導入面に絶縁膜22，27，52を成長又は
積層する工程と、前記絶縁膜22，27，52を研磨して平坦
化した後に該研磨面を第２の半導体ウェハ20，25，30，
31，53に張り合わせる工程とを有することを特徴とする
半導体装置の製造方法によって達成する。

【００１１】または、図１１〜１３に例示するように、
一導電型の不純物を第１の半導体ウェハ32，37に少なく
とも１種類導入する工程と、前記不純物を活性化すると
ともに、前記第１の半導体ウエハ32，37の少なくとも不
純物導入面に絶縁膜33，38を成長又は積層する工程と、
前記第１の半導体ウェハ32，37の表面に形成されている
絶縁膜33，38を除去する工程と、前記第１の半導体ウェ
ハ32，37のうち前記不純物の導入側の面を研磨して平坦
化する工程と、前記第１の半導体ウェハ32，37の研磨面
を第２の半導体ウェハ36，41，50に張り合わせ、焼鈍す
る工程とを有することを特徴とする半導体装置の製造方
法により達成する。

【００１２】または、前記第１の半導体ウェハと前記第
２の半導体ウェハの少なくとも一方の張り合わせ面に酸
化膜が形成されていないことを特徴とする前記の半導体
装置の製造方法によって達成する。

【００１３】

【作 用】第１の発明によれば、不純物を導入した第１
の半導体ウェハ１，７，17を第２の半導体ウェハ２，
５，10，12，16，18に張り合わせた後に、不純物を活性
化している。

【００１４】このため、不純物導入後にはウェハの張り
合わせ面が酸化されず、これにより凹凸の発生が避けら
れ、張り合わせ面積の減少がなくなり、不純物を導入し
ないＳＯＩ基板と同等の接着強度が得られる。

【００１５】また、第２の発明によれば、第１の半導体
ウェハ21，26，51のうち不純物を導入した部分を活性化
した後に、その表面に形成される絶縁膜を研磨して平坦
化し、その面を第２の半導体ウェハ20，25，30，31，53
に張り合わせるようにしている。

【００１６】このため、第１の半導体ウェハ21，26，51
の表面に絶縁膜があったとしても、研磨による凹凸がな
くなり、張り合わせ面積が減少せず、不純物を導入しな
いＳＯＩ基板と同等の接着強度が得られる。

【００１７】また、第３の発明によれば、第１の半導体
ウェハ32，37の不純物導入面に形成された絶縁膜膜を除
去した後に、その面を研磨して平坦化し、これを第２の
半導体ウェハ36，41，50に張り合わせるようにしてい
る。

【００１８】このため、張り合わせ面が平坦化し、第１
の半導体ウェハ32，37と第２の半導体ウェハ36，41，50
との張り合わせ面積が減少せず、不純物を導入しないＳ
ＯＩ基板と同等の接着強度が得られる。

【００１９】また第４の発明によれば、前記した第１の
半導体ウェハ、前記した第２の半導体ウェハのうち少な
くとも一方の張り合わせ面に酸化膜を形成していないの
で、酸化膜を形成していない面を張り合わせ後に僅かに
酸化して半導体ウェハ同士の接着強度をより大きくした
り、あるいは、半導体ウェハの双方に酸化膜を形成しな
いで張り合わせて基板電位を第２の半導体ウェハから印
加することができる。

【００２０】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１は、本発明の第１実施例を示す断面図である。

【００２１】図１(a) において符号１は、例えばシリコ
ンよりなる素子形成用の半導体ウェハで、その一面の所
定の領域には、イオン注入法によりアンチモン（Sb）が
導入されている。イオン注入の加速エネルギーは７０ｋ
eV、ドーズ量は５×１０¹⁵／cm² とする。イオン注入後
は接着の半導体ウェハ２に接着するまで酸化・アニール
処理を行わない。

【００２２】この状態で素子形成用半導体ウェハ１の不
純物導入側の面を、シリコンよりなる支持用半導体ウェ
ハ２の一面に張り合わせる（図１(b))。その支持用半導
体ウェハ２の表面には、温度１０００℃のウェット酸化
により0.５μｍのSiO₂膜（絶縁膜）３が形成されてい
る。

【００２３】次に、２つの半導体ウェハ１，２を張り合
わせた状態で、ウェハ接着強度の増加、不純物活性化、
結晶の回復のために窒素雰囲気中で温度１２５０℃、９
０分間のアニール（焼鈍）を行う。これにより不純物
（Sb）が拡散して深さ３μｍ、３０Ω／□のｎ型低抵抗
層４が形成される（図１(c))。また、素子形成用半導体
ウェハ１の張り合わせ面が僅かに酸化され張り合わせ強
度が増す。

【００２４】この後に、素子形成用半導体ウェハの露出
面を研削、研磨し、その半導体ウェハ１を２０μｍ程度
まで薄層化し、ＳＯＩ基板を完成させる（図１(d))。上
記したように、本実施例では、支持用半導体ウェハ２の
絶縁膜３によって素子形成用半導体ウェハ１の不純物導
入側の面を覆った後に、不純物導入領域をアニールして
低抵抗層４を形成している。

【００２５】このため、不純物導入部分のシリコンは酸
化されないので、その表面に凸部が発生せず、接着面積
は減少せず、ウェハ同士の接着強度の低下は見られな
い。なお、素子形成用の半導体ウェハはｐ型又はｎ型と
なっている（以下の実施例でも同様）。

【００２６】（ｂ）本発明の第２実施例の説明 図２は、第２の実施例を示す断面図であり、支持用の半
導体ウェハ１の表面に絶縁膜を設けずに素子形成用半導
体ウェハを張り合わせる点で第１実施例と相違する。

【００２７】即ち、第１実施例と同様な条件で、素子形
成用半導体ウェハにSbをイオン注入した後に（図２
(a))、酸素雰囲気中に素子形成用半導体ウェハ１を置か
ずに、そのイオン注入側の面を支持用の半導体ウェハ５
に張り合わせる（図２(b))。この場合の支持用半導体ウ
ェハ５は、酸化工程を経ていないものを使用する。

【００２８】この後に、第１実施例と同じ条件でアニー
ル処理を行い、支持用半導体ウェハ５と素子形成用半導
体ウェハ１とを張り合わせ、不純物の活性化を行うと、
不純物が活性化し、その領域の結晶性が回復するととも
に、２つの半導体ウェハ１、５の接着強度が増す（図２
(c))。

【００２９】この場合、活性化された不純物は、素子形
成用半導体ウェハ１に３μｍの深さまで拡散するだけで
なく、支持用半導体ウェハ５にも拡散して３０Ω／□の
低抵抗層６を形成する。

【００３０】ついで、素子形成用半導体ウェハ１の露出
面を研削、研磨し、そのウェハを２０μｍ程度まで薄層
化してＳＯＩ基板を完成させる（図２(d))。このような
工程により形成されたＳＯＩ基板によれば、第１実施例
と同様に、素子形成用半導体ウェハ１の不純物導入側の
面が酸化されずに不純物が活性化してｎ型の低抵抗層６
を構成するため、不純物導入領域においては酸化による
凸部が発生せず、接着面積の減少は生じない。

【００３１】しかも、半導体ウェハ１、５間には絶縁膜
が存在せず、支持用半導体ウェハ５に不純物が拡散して
低抵抗層６が存在しているので、支持用半導体ウェハ５
の底部から基板電位を印加することが可能になり、素子
形成用半導体ウェハ１の上の配線本数が減らせる。

【００３２】なお、素子形成用半導体ウェハ１や支持用
半導体ウェハ５の表面に数Å以下の自然酸化膜（絶縁
膜） が付いていても、極めて薄いために支持用半導体
ウェハ５への不純物拡散は阻止されることはない。

【００３３】（ｃ）本発明の第３実施例の説明 図３は、本発明の第３実施例を示す断面図である。図３
(a) 中符号７は、シリコン等よりなる素子形成用の半導
体ウェハで、その表面には膜厚１００Å程度のSiO₂膜８
が形成されている。そのSiO₂膜８は、９００℃の温度下
で熱酸化法により形成されている。

【００３４】この状態で、素子形成用半導体ウェハ７の
一面の所望の領域にアンチモンをイオン注入する。その
加速エネルギーは７０ｋeV、ドーズ量は５×１０¹⁵／cm
² とする（図３(b))。

【００３５】この後に、図３(c) に示すように、膜厚
０．５μｍのSiO₂膜（絶縁膜）９を表面に有するシリコ
ンよりなる支持用半導体ウェハ１０を用いて、その一面
に素子形成用半導体ウェハ７のイオン注入面を張り合わ
せ、ついで、窒素雰囲気中において温度１２５０℃で９
０分間アニールする。

【００３６】これにより、図３(d) に示すように、不純
物注入領域のシリコンの結晶性が回復するとともに不純
物が活性化して深さ３μｍ、３０Ω／□のｎ型低抵抗層
１１が形成される。しかも、半導体ウェハ間７、１０の
接着力が大きくなる。

【００３７】この後に、素子形成用半導体ウェハ１０の
露出面を研削、研磨し、その半導体ウェハ１０を２０μ
ｍ程度まで薄層化してＳＯＩ基板を完成させる（図３
(e))。このような方法によってＳＯＩ基板を形成すれ
ば、素子形成半導体ウェハ７の不純物注入工程から張り
合わせ工程までに酸化処理を含んでいないため、不純物
が導入された領域のSiO₂膜に凸部が発生せず、接着面積
の減少は生じない。

【００３８】また、この実施例によれば、図３(b) のよ
うに素子形成用半導体ウェハ７の表面にSiO₂膜８を形成
した状態でイオン注入を行っているので、チャネリング
が防止される。

【００３９】（ｄ）本発明の第４実施例の説明 図４は、本発明の第４実施例を示す断面図である。ま
ず、第３実施例と同様に、表面にSiO₂膜８を有する素子
形成用の半導体ウェハ７を使用し、その一面からSbをイ
オン注入する（図４(a),(b))。

【００４０】次に、SiO₂膜の成長工程を経ていないシリ
コンよりなる支持用の半導体ウェハ１２を用い、その一
面に素子形成用半導体ウェハ７のイオン注入面を張り合
わせる（図４(c))。

【００４１】この後に、第３実施例と同様な条件でアニ
ール処理を行い、低抵抗層の形成、結晶性の回復を行う
（図４(d))。ついで、素子形成用半導体ウェハ７の露出
面を研削、研磨し、その厚さを２０μｍ程度まで薄くす
る。

【００４２】この実施例によれば、第３実施例と同様
に、張り合わせの際に素子形成用半導体ウェハ７の表面
の凹凸の発生が防止される。しかも、支持用半導体ウェ
ハ１２の表面にSiO₂膜を成長させていないので、半導体
ウェハ７、１２同士の接着が第３実施例に比べてより強
固になる。

【００４３】（ｅ）本発明の第５実施例の説明 第５図は、本発明の第５実施例を示す断面図である。ま
ず、第３実施例と同様に、表面にSiO₂膜１３を有するシ
リコンよりなる素子形成用の半導体ウェハ１４を使用
し、その一面から不純物をイオン注入した後に（図５
(a))、SiO₂膜１３を１０％濃度の弗酸により除去してそ
の半導体を露出させる（図５(b))。

【００４４】この後に、図５(c) に示すように、膜厚
０．５μｍのSiO₂膜１５が表面に形成された支持用半導
体ウェハ１６を用いて、その一面に素子形成用の半導体
ウェハ１４のイオン注入面を張り合わせ、ついで、窒素
雰囲気中において温度１２５０℃で９０分間アニールす
る（図５(d))。

【００４５】これにより、不純物の注入領域の結晶性が
回復するとともに不純物は活性化して深さ３μｍ、３０
Ω／□のｎ型低抵抗層１７が形成される。また、半導体
ウェハ１４、１６同士の接着力が大きくなる。

【００４６】この後に、素子形成用の半導体ウェハ１４
の露出面を研削、研磨して、その半導体ウェハ１４を２
０μｍ程度まで薄層化し、ＳＯＩ基板を完成させる（図
５(e))。

【００４７】このような方法によれば、不純物を素子形
成用ウェハ１４に導入した後に、酸化・アニール処理せ
ずに支持用半導体ウェハ１６に張り合わせ、この状態で
不純物をアニールして低抵抗層１７を形成している。

【００４８】このため、不純物導入領域の表面に酸化に
よる凸部が発生せず、接着面積の減少は生じない。ま
た、この実施例によれば、素子形成用半導体ウェハ１４
の表面にSiO₂膜１３を形成した状態でイオン注入を行っ
ているので、チャネリングが防止される。

【００４９】さらに、半導体ウェハ１４をSiO₂膜で覆っ
た状態でイオン注入を行っているので、イオン注入の際
の傷や塵の付着が防止され、その表面の平坦性が良くな
る。しかも、その表面のSiO₂膜を除去してから支持用半
導体ウエハ１６のSiO₂膜１５に張り合わせているため、
その接着の強度が一段と大きくなる。

【００５０】（ｆ）本発明の第６実施例の説明 図６は、本発明の第６実施例を示す断面図である。ま
ず、第５施例と同様に、表面にSiO₂膜１３を有する素子
形成用の半導体ウェハ１４を使用し、その一面から不純
物をイオン注入した後に（図６(a))、SiO₂膜１３を弗酸
により除去して半導体を露出させる（図６(b))。

【００５１】次に、図６(c) に示すように、表面に酸化
膜（絶縁膜）を形成しない素子形成用半導体ウェハ１８
を用いて、その一面を素子形成用半導体ウェハ１４のイ
オン注入面に張り合わせる。

【００５２】この後に、第５実施例と同じ条件でアニー
ル処理を行うと、不純物が活性化し、結晶性が回復する
とともに、半導体ウェハ１４、１８間の接着強度が増
す。しかも、活性化された不純物は、素子形成用半導体
ウェハ１４に３μｍの深さまで拡散するだけでなく支持
用半導体ウェハ１６にも拡散し、その領域がｎ型低抵抗
層１９となる（図６(d))。

【００５３】次に、素子形成用半導体ウェハ１４の露出
面を研削、研磨して２０μｍ程度まで薄層化してＳＯＩ
基板を完成させる（図６(e))。このような方法によって
ＳＯＩ基板を形成すれば、第５実施例と同様に、素子形
成用半導体ウェハ１４の不純物導入側の面が酸化されず
に不純物が活性化して低抵抗層１９を構成するため、不
純物導入領域において酸化による凸部が発生せず、接着
面積の減少は生じない。

【００５４】また、この実施例によれば、素子形成用半
導体ウェハ１４の表面にSiO₂膜１３を形成した状態でイ
オン注入を行っているので、チャネリングが防止され
る。さらに、半導体ウェハ１４を露出した状態でイオン
注入を行っていないので、イオン注入の際の傷や塵の付
着が防止され、その表面の平坦性が良くなり、張り合わ
せの強度が一層大きくなる。

【００５５】しかも、半導体ウェハ１４、１８間には絶
縁膜が存在しないので、支持用半導体ウェハ１８の底部
から基板電位を印加することが可能になり、素子形成用
半導体ウェハ１４上の配線本数が減らせる。

【００５６】なお、支持用半導体ウェハ１８の表面に数
Å以下の自然酸化膜（絶縁膜）が付いている場合でも、
極めて薄いために不純物拡散は阻止されることはない。 （ｇ）本発明の第７実施例の説明 図７は、本発明の第７実施例を示す断面図である。

【００５７】図において符号２１は、シリコンよりなる
素子形成用の半導体ウェハで、その一面の所定の領域に
は、イオン注入法によりアンチモン（Sb）が導入されて
いる（図７(a))。イオン注入の加速エネルギーは７０ｋ
eV、ドーズ量は５×１０¹⁵／cm² とする。

【００５８】この後に、素子形成用半導体ウェハ２１を
９００℃のウェット酸素雰囲気中に５０分間置き、これ
により酸化処理を行い、素子形成用半導体ウェハ２１の
の表面にはSiO₂膜（絶縁膜）２２を形成する。この場
合、イオン注入領域では、酸化速度が速くてSiO₂膜２２
の膜厚が３０００Å、その他の領域には１０００Åとな
るように成長する。

【００５９】ついで、１２５０℃の窒素雰囲気中で９０
分間・アニール処理を行い、不純物を活性化して深さ３
μｍ、抵抗３０Ω／□のｎ型低抵抗層２３が形成され
る。次に、ポリウレタン製の研磨布と、シリカ及びアミ
ンよりなる研磨剤を使用して、素子形成用半導体ウェハ
２１の表面のSiO₂膜２２を２０００Å研磨してその面を
平坦化する（図７(c))。

【００６０】この後に、厚さ０．５μｍのSiO₂膜（絶縁
膜）２４を形成した支持用の半導体ウェハ２５に素子形
成用半導体ウェハ２１の研磨面を張り合わせる。そし
て、窒素雰囲気中において温度１１００℃で１２０分間
アニールして半導体ウェハ２１、２５同士を接着させる
（図７(d))。

【００６１】さらに、素子形成用半導体ウェハ２１の露
出面側を研削、研磨して２０μｍ程度の厚さになるよう
に薄層化する。この実施例によれば、素子形成用半導体
ウェハ２１のイオン注入側の面が研磨により平坦化され
ているために、張り合わせ面積が減少せず、半導体ウェ
ハ２１、２５同士の接着強度が大きくなる。

【００６２】また、半導体ウェハ２１内部において、イ
オン注入領域のSiO₂膜２２が他の領域に比べて約１００
０Å程度厚く、位置合わせマークとして使用できる。 （ｈ）本発明の第８実施例の説明 図８は、本発明の第８実施例を示す断面図である。

【００６３】まず、第７実施例と同様に、素子形成用の
半導体ウェハ２１の一面からアンチモンのような不純物
をイオン注入する（図８(a))。この後に、素子形成用半
導体ウェハ２１を第７実施例と同じ条件で酸化・アニー
ル処理を行い、イオン注入領域で不純物を活性化して低
抵抗層２３を形成するとともに、その領域では膜厚が３
０００Åであって、他の領域で１０００ÅのSiO₂膜（絶
縁膜）２２を成長させる（図８(b))。

【００６４】この結果、素子形成用半導体ウェハ２１の
表面には第７実施例と同様にSiO₂膜２２の凹凸が発生す
るために、その面を２０００Å研磨して平坦化する（図
８(c))。

【００６５】次に、SiO₂膜の成長工程を経ていないシリ
コンよりなる支持用の半導体ウェハを２０用い、その一
面に素子形成用半導体ウェハ２１の研磨面を張り合わせ
る（図８(d))。この後に、第７実施例と同様な条件でア
ニール処理を行い、それらの接着強度を大きくする。

【００６６】ついで、素子形成用半導体ウェハ２１の露
出面を研削、研磨し、その半導体ウェハ２１の厚さを２
０μｍ程度まで薄くする（図８(e))。この実施例によれ
ば、第３実施例と同様に、素子形成用半導体ウェハ２１
の張り合わせ面の凹凸がなく、半導体ウェハ２１、２０
の接着強度が大きくなる。また、イオン注入領域内部の
SiO₂膜２２が他の領域に比べて厚いので、これを位置合
わせマークとして使用できる。

【００６７】さらに、支持用半導体ウェハ２０の表面に
SiO₂膜を成長させていないので、半導体ウェハ２１、２
０同士の接着が第７実施例に比べてより強固になる。 （ｉ）本発明の第９実施例の説明 図９は、本発明の第９実施例を示す断面図である。

【００６８】図中符号２６は、シリコン等よりなる素子
形成用の半導体ウェハで、その表面には膜厚１００Å程
度のSiO₂膜（絶縁膜）２７が形成されている。そのSiO₂
膜２７は、９００℃の温度下で熱酸化法により形成され
ている。

【００６９】この状態で、素子形成用半導体ウェハ２６
の一面の所望の領域にアンチモンをイオン注入する（図
９(a))。その加速エネルギーは７０ｋeV、ドーズ量は５
×１０¹⁵／cm² とする。

【００７０】この後に、素子形成用半導体ウェハ２６を
９００℃のウェット酸素雰囲気中に５０分間置き、これ
により酸化処理を行うと、素子形成用半導体ウェハ２６
表面のSiO₂膜２７が厚くなり、そのイオン注入領域では
酸化速度が速くて膜厚が３０００Å程度増し、他の領域
では１０００Åの増加となる（図９(b))。

【００７１】ついで、１２５０℃の窒素雰囲気中で９０
分間・アニール処理を行い、不純物を活性化して深さ３
μｍ、抵抗３０Ω／□のｎ型低抵抗層２８が形成され
る。この結果、素子形成用半導体ウェハ２６の表面には
SiO₂膜２７の凹凸が発生するために、ポリウレタン製の
研磨布と、シリカ及びアミンよりなる研磨剤を使用し
て、素子形成用半導体ウェハ２１の表面のSiO₂膜２７を
２０００Å研磨してその面を平坦化する（図９(c))。

【００７２】この後に、表面にSiO₂膜（絶縁膜）２８を
形成した支持用の半導体ウェハ２９を、素子形成用半導
体ウェハ２６の研磨面に張り合わせる（図９(d))。そし
て、それらの半導体ウェハ２６、３０を窒素雰囲気中に
おいて温度１１００℃で１２０分間アニールしてそれら
の接着強度を大きくする（図９(d))。

【００７３】さらに、素子形成用半導体ウェハ２６の露
出面側を研削及び研磨して２０μｍ程度の厚さになるよ
うに薄層化すると、これによりＳＯＩ基板が形成される
（図９(e))。

【００７４】この実施例によれば、素子形成用半導体ウ
ェハ２６のSiO₂膜２７のイオン注入側が研磨により平坦
化されているために、張り合わせ面積が減少せず、半導
体ウェハ２６、３０同士の接着強度が低下することはな
い。

【００７５】また、イオン注入の際に素子形成用半導体
ウェハ２６にSiO₂膜２７を形成しているので、チャネリ
ングが抑制される。さらに、張り合わせ後のイオン注入
領域のSiO₂膜２７が他の領域に比べて１０００Å程度厚
いので、その領域の識別が容易になり、位置合わせマー
クとして使用できる。

【００７６】（ｊ）本発明の第１０実施例の説明 図１０は、本発明の第１０実施例を示す断面図である。
まず、第９実施例と同様に、表面にSiO₂膜（絶縁膜）２
７を有する素子形成用の半導体ウェハ２６を使用し、そ
の一面の所望領域に不純物をイオン注入し（図１０
(b))、ついで、酸化・アニール処理により不純物を活性
化してｎ型低抵抗層２８を形成する（図１０(b))。

【００７７】この場合、不純物注入領域の表面のSiO₂膜
２７は第９実施例と同様に厚く形成されるので、第９実
施例に示すような条件によってそのSiO₂膜２７の凸部を
研磨し、その面を平坦にする。

【００７８】次に、SiO₂膜の成長工程を経ていないシリ
コンよりなる支持用の半導体ウェハ３１を用い、その一
面に、素子形成用半導体ウェハ２６のイオン注入面を張
り合わせる。

【００７９】ついで、素子形成用半導体ウェハ２６の露
出面を研削、研磨し、その厚さを２０μｍ程度まで薄く
する。この実施例によれば、第９実施例と同様に、張り
合わせの際に素子形成用半導体ウェハ２６表面のSiO₂膜
２７の凹凸がなくなり、しかも、不純物のチャネリング
が抑制される。また、支持用半導体ウェハ３１の表面に
SiO₂膜を成長させていないので、半導体ウェハ２６、３
１同士の接着が第９実施例に比べてより強固になる。

【００８０】（ｋ）本発明の第１１実施例の説明 図１１は、本発明の第１１実施例を示す断面図である。
図１１(a) において符号３２は、シリコンよりなる素子
形成用の半導体ウェハで、その一面の所定の領域には、
イオン注入法によりアンチモン（Sb）が導入されてい
る。イオン注入の加速エネルギーは７０ｋeV、ドーズ量
は５×１０¹⁵／cm ² とする。

【００８１】この後に、素子形成用半導体ウェハ３２を
９００℃のウェット酸素雰囲気中に５０分間置いて酸化
処理した後に、１２５０℃の窒素雰囲気中に１００分間
置いてアニール処理を行う（図１１(b))。

【００８２】これにより、素子形成用半導体ウェハ３２
の表面にはSiO₂膜（絶縁膜）３３が成長し、イオン注入
領域では３０００Åの膜厚となり、その他の領域では約
１０００Åとなる。また、半導体ウェハ３２内の不純物
が活性化して深さ３．２μｍ、抵抗３０Ω／□のｎ型低
抵抗層３４が形成される。

【００８３】この場合、素子形成用半導体ウェハ３２の
表面にはSiO₂膜３３の成長速度の相違によって凹凸が発
生するために、１０％の緩衝弗酸を用いてSiO₂膜３３を
除去する（図１１(c))。

【００８４】この結果、低抵抗層３４の内部に入り込ん
だSiO₂膜３３が除去され、そこには窪みが形成されるた
め、その面を２０００Å程度研磨して平坦化する（図１
１(d))。

【００８５】次に、表面に膜厚１０００ÅのSiO₂膜（絶
縁膜）３５が形成された支持用半導体ウェハ３６を、素
子形成用半導体ウェハ３２の研磨面に張り合わせ、１１
００℃の窒素雰囲気中に１２０分間置いてアニール処理
を行うと、それらの半導体ウェハ３２、３６は強固に接
着する（図１１(e))。

【００８６】この後に、素子形成用半導体ウェハ３２の
露出面を研削、削除して２０μｍまで薄層化し、これが
ＳＯＩ基板となる（図１１(f))。このような工程によれ
ば、素子形成用半導体ウェハ３２の表面のSiO₂膜３３を
除去した後に、低抵抗層３４に生じた凹部を研磨によっ
て消滅させているので、張り合わせの際の接着面積が減
少することはなく、接着強度が低減しない。

【００８７】なお、上記した実施例では、表面にSiO₂膜
（絶縁膜）３４を有する支持用半導体ウェハ３５を用い
ているが、図１３に示すように、酸化工程を経ない支持
用半導体ウェハ５０に素子形成用半導体ウェハ３２を張
り合わせ、上記と同様のアニール処理を行って半導体ウ
ェハ３２、５０同士を接着するとともに、低抵抗層３４
の不純物を支持用半導体ウェハ３６に拡散させるように
してもよい。

【００８８】これによれば、支持用半導体ウェハ３６側
から基板電圧を印加することが可能になる。 （ｌ）本発明の第１２実施例の説明 図１２は、本発明の第１２実施例を示す断面図である。

【００８９】図１２(a) 中符号３７は、シリコンよりな
る素子形成用半導体ウェハで、その表面には膜厚１００
Å程度のSiO₂膜（絶縁膜）３８が形成されている。その
SiO₂膜３８は、９００℃の温度下で熱酸化法により形成
されている。

【００９０】この状態で、素子形成用半導体ウェハの一
面の所定の領域にアンチモンをイオン注入する。その加
速エネルギーは７０ｋeV、ドーズ量は５×１０¹⁵／cm²
とする。これによれば、第１１実施例に比べてチャネリ
ングが防止され、不純物濃度の調整が容易になる。

【００９１】この後に、素子形成用半導体ウェハ３７を
９００℃のウェット酸素雰囲気中に５０分間置いて酸化
処理した後に、１２５０℃の窒素雰囲気中に１００分間
置いてアニール処理を行う（図１２(b))。

【００９２】これにより、素子形成用半導体ウェハ３２
表面のSiO₂膜３８の膜厚が増え、イオン注入領域では３
０００Å、その他の領域では約１０００Å程度増加す
る。また、半導体ウェハ３７内の不純物はアニールによ
り活性化し、深さ３．２μｍ、抵抗３０Ω／□のｎ型低
抵抗層３９が形成される。

【００９３】この場合、素子形成用半導体ウェハ３７の
表面にはSiO₂膜３８の凹凸が発生するために、第１１実
施例と同様に、弗酸を用いてSiO₂膜３８を除去する（図
１２(c))。

【００９４】この結果、低抵抗層３９の内部に入り込ん
だSiO₂膜３８も除去され、そこには窪みが形成されるた
め、その面を２０００Å程度研磨して平坦化する（図１
２(d))。

【００９５】次に、表面に膜厚１０００ÅのSiO₂膜（絶
縁膜）４０が形成された支持用の半導体ウェハ４１を、
素子形成用半導体ウェハ３７の研磨面に張り合わせ、１
１００℃の窒素雰囲気中に１２０分間置いてアニール処
理を行うと、それらの半導体ウェハ３７、４１は強固に
接着する。

【００９６】この後に、素子形成用半導体ウェハ３７の
露出面を研削、削除して２０μｍまで薄層化し、ＳＯＩ
基板とする。このような工程によれば、素子形成用半導
体ウェハ３７の表面のSiO₂膜３８を除去した後に、低抵
抗層３９に生じた凹部を研磨によって消滅させて平坦化
しているので、張り合わせの際の接着面積が減少するこ
とはなく、接着強度が低減しない。

【００９７】なお、上記した実施例では、表面にSiO₂膜
４０を有する支持用半導体ウェハ４１を用いているが、
図１３に示すように、酸化工程を経ない支持用半導体ウ
ェハ５０に素子形成用半導体ウェハ３７を張り合わせ、
上記と同様のアニール処理を行って半導体ウェハ同士を
接着するとともに、低抵抗層３９の不純物を支持用半導
体ウェハ５０に拡散させるようにしてもよい。

【００９８】これによれば、支持用半導体ウェハ５０側
から基板電圧を印加することが可能になる。 （ｍ）本発明の他の実施例の説明 上記した実施例では不純物としてアンチモンを使用して
いるが、燐、砒素、硼素等のIII 族、Ｖ族の他の不純物
を使用してもよい。不純物の導入法としては、イオン注
入の他に不純物添加法、ガス拡散、固相拡散などがあ
る。なお、不純物は１種類であってもよいし、それ以上
であってもよい。

【００９９】また、上記した実施例では、素子形成用半
導体ウェハの一面に同一の不純物を複数箇所注入してい
る状態を図示しているが、例えば砒素と硼素を異なる領
域にイオン注入し、それらの不純物を活性化してｐ型の
低抵抗層とｎ型の低抵抗層を形成し、それらをバイポー
ラトランジスタのコレクタ導電層として使用し、相補形
のトランジスタを形成してもよい。

【０１００】さらに、第８実施例から第１２実施例にお
いて、素子形成用半導体ウェハの不純物導入後に酸化・
アニール処理を行い、これによりその領域の絶縁膜を厚
くするとともに不純物領域を活性化しているが、図１４
に示すように、素子形成用半導体ウェハ５１の酸化・ア
ニール処理後に、さらにＣＶＤ法等によりSiO₂膜（絶縁
膜）５２を全面に堆積してその表面を研磨し、ついでそ
の面を支持用半導体ウェハ５３に張り合わせ、研削・研
磨するようにしてもよい。なお、支持用半導体ウェハ５
３の表面には絶縁膜が形成されてもよいし、されなくて
もよい。

【０１０１】

【発明の効果】以上述べたように第１の発明によれば、
不純物を導入した第１の半導体ウェハを第２の半導体ウ
ェハに張り合わせた後に、不純物を活性化しているの
で、不純物導入後には張り合わせ面は酸化されず、これ
により凹凸の発生が避けられ、張り合わせ面積の減少が
なくなり、不純物を導入しないＳＯＩ基板と同等の接着
強度を得ることができる。

【０１０２】また、第２の発明によれば、第１の半導体
ウェハのうち不純物を導入した部分を活性化した後に、
その表面に形成される絶縁膜を研磨して平坦化し、これ
を第２の半導体ウェハに張り合わせているので、第１の
半導体ウェハの表面に絶縁膜があったとしても、研磨に
より凹凸がなくなり、張り合わせ面積が減少せず、不純
物を導入しないＳＯＩ基板と同等の接着強度を得ること
ができる。

【０１０３】また、第３の発明によれば、第１の半導体
ウェハの不純物導入面に形成された絶縁膜膜を除去した
後に、その面を研磨して平坦化し、これを第２の半導体
ウェハに張り合わせているので、第１の半導体ウェハと
第２の半導体ウェハとの張り合わせ面が平坦化し、その
面積が減少せず、不純物を導入しないＳＯＩ基板と同等
の接着強度を得ることができる。

【０１０４】また第４の発明によれば、前記した第１の
半導体ウェハ、前記した第２の半導体ウェハのうち少な
くとも一方の張り合わせ面に酸化膜を形成していないの
で、酸化膜を形成していない面を張り合わせ後に僅かに
酸化して半導体ウェハ同士の接着強度をより大きくした
り、あるいは、半導体ウェハの双方に酸化膜を形成しな
いで張り合わせて基板電位を第２の半導体ウェハから印
加することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す断面図である。

【図２】本発明の第２実施例を示す断面図である。

【図３】本発明の第３実施例を示す断面図である。

【図４】本発明の第４実施例を示す断面図である。

【図５】本発明の第５実施例を示す断面図である。

【図６】本発明の第６実施例を示す断面図である。

【図７】本発明の第７実施例を示す断面図である。

【図８】本発明の第８実施例を示す断面図である。

【図９】本発明の第９実施例を示す断面図である。

【図１０】本発明の第１０実施例を示す断面図である。

【図１１】本発明の第１１実施例を示す断面図である。

【図１２】本発明の第１２実施例を示す断面図である。

【図１３】本発明の第１１、１２実施例における他の支
持用半導体ウェハを使用する状態を示す断面図である。

【図１４】本発明の他の実施例を示す断面図である。

【図１５】従来例を示す断面図である。

【符号の説明】

素子形成用の半導体ウェハ １、７、14、21、26、3
2、37、51 支持用の半導体ウェハ ２、５、10、12、16、1
8、20、25、30、31、3236、41、50、53 SiO₂膜（絶縁膜） ３、８、９、15、22、24、27、2
9、33、35、38、40、52 低抵抗層 4、6、13、17、19、23、28、34、39

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１の半導体ウェハ（１，７，14）の所望
   領域に、一導電型の不純物を少なくとも１種類導入する
   工程と、 前記第１の半導体ウェハ（１，７，14）の不純物導入面
   を第２の半導体ウェハ（２，５，10，12，16，18）に張
   り合わせた後に前記不純物の導入部分を活性化するため
   の、熱処理を行う工程とを特徴とする半導体装置の製造
   方法。
2. 【請求項２】第１の半導体ウェハ（21，26，51）に、一
   導電型の不純物を少なくとも１種類導入する工程と、 前記不純物を活性化するとともに前記第１の半導体ウェ
   ハ（21，26，51）の不純物導入面に絶縁膜（22，27，5
   2）を成長又は積層する工程と、 前記絶縁膜（22，27，52）を研磨して平坦化した後に該
   研磨面を第２の半導体ウェハ（20，25，30，31，53）に
   張り合わせる工程とを有することを特徴とする半導体装
   置の製造方法。
3. 【請求項３】一導電型の不純物を第１の半導体ウェハ
   （32，37）に少なくとも１種類導入する工程と、 前記不純物を活性化するとともに、前記第１の半導体ウ
   エハ（32，37) の少なくとも不純物導入面に絶縁膜（3
   3，38) を成長又は積層する工程と、 前記第１の半導体ウェハ（32，37）の表面に形成されて
   いる絶縁膜（33，38）を除去する工程と、 前記第１の半導体ウェハ（32，37）のうち前記不純物の
   導入側の面を研磨して平坦化する工程と、 前記第１の半導体ウェハ（32，37）の研磨面を第２の半
   導体ウェハ（36，41，50）に張り合わせ、焼鈍する工程
   とを有することを特徴とする半導体装置の製造方法。
4. 【請求項４】前記第１の半導体ウェハと前記第２の半導
   体ウェハの少なくとも一方の張り合わせ面に酸化膜が形
   成されていないことを特徴とする請求項１、２、３記載
   の半導体装置の製造方法。