JPH03104276A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法、特にシリコン・オン・インシュ
レータ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ，
　ＳＯＩ）の製造方法に関し、 絶縁物の上に、０．２ｎ以下の薄い半導体層を、結晶欠
陥を発生させることなく、制御性良く形成する方法を提
供することを目的とし、 シリコン・オン・インシュレータの形成において、第１
の半導体基板に不純物添加層を形成し、該不純物添加層
上に該第１の半導体基板と構成元素および構成元素比を
同じくする半導体層を形成する工程、該半導体層と第２
の半導体基板とを絶縁物質により接着する工程、該第１
の半導体基板を除去する工程、および該不純物添加層を
除去する工程を含むことを特徴とする半導体装置の製造
方法を含み構戒する。

〔産業上の利用分野〕 本発明は半導体装置の製造方法、特にシリコン・オン・
インシュレータ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａ
ｔｏｒ，５０１）の製造方法に関する。

〔従来の技術〕

最近、集積回路（ＩＣ）の集積度と機能がますます向上
し、計算機、通信、機械工作など広く産業全般にわたる
技術進歩の核となる技術としての役割がＩＣに期待され
ている。

ＩＣ製造プロセス技術の大きな柱は微細加工による高集
積化であるが、リソグラフィーの限界（０．５ｎ程度）
に近づくにつれて、さらに集積度を上げるためには、三
次元的に多数の半導体層を積み上げて行く三次元ＩＣが
期待されている。また、厚い半導体層の表面部分に多数
形成されたバイボーラ型、ＭＯＳ型などの半導体素子は
基板部分および素子相互間に容量（Ｃ）をもっているの
で、一？の値以上に速度が上がらない。さらに、この容
量部分に放射線が照射された場合、放射線により正札・
電子対が形成され、素子が誤動作する。それに対して、
シリコン（Ｓｉ）半導体層を絶縁物層の上に薄く被着し
素子を作るＳｏｌは、素子間の容量による素子それぞれ
の速度の遅延を減らし、さらに放射線に対する特性、い
わゆる耐放射線特性が良いために３０１が必要であると
認識されるようになった。このようなＳｏｌ技術が達或
されれば、半導体素子の高速化が実現され、さらに高速
の計算機を得ることが可能になる。

Ｓｏｌは、基板との容量が小さいので高速化が期待でき
ることと、半導体基板上に半導体素子を形成し、その上
に絶縁層（インシュレータ）、半導体素子形成層（シリ
コン層）を積み上げることで三次元ＩＣ製作が可能にな
ることから、次世代の半導体技術としても期待されてい
る。ところで、従来のＳｏｌ製造方法は次の三つに大別
することができる。

（１）絶縁膜（シリコン酸化膜、ＳｉＯ■膜）上にＳｉ
層を堆積せしめ（このＳｔは単結晶Ｓｉではなくて、多
結晶ＳｉまたはアモルファスＳｉである。〉、レーザ、
電子線または光などのエネルギー線で当該Ｓｉを一度溶
解せしめ、次いで冷却し再結晶化させる方法． （２）　　Ｓｉ結晶（例えばＳｉウエハ）に高濃度の酸
素イオンを注入し、半導体層の下部にＳｉの酸化物層を
形成する方法。

（３）酸化膜を形成したＳｉウエハ２枚を張り合わせ、
そのうちの１枚を裏面から研磨して半導体層を残す方法
。

以上の三つの方法が現在実施されまたは実施が予定され
ているものである。

〔発明が解決しようとする課題〕

上記した（１）の方法は、安価に実施しろる利点がある
が、実施において、単結晶化が困難であり、特に、６４
Ｍ、２５６ＭＳ　ＩＧビットなど今後さらに微細化され
る半導体素子のための安定した高信頼性のある製造方法
は未だ確定されたとはいえない。

特に、大面積で、均一な品質の、転位と欠陥の少ない高
品質の半導体層を得ることが難しい。その主な原因の一
つは、エネルギー線で非単結晶シリコンを走査したとき
、エネルギー線スポットの外周部分の隣りのスポットと
接する部分で欠陥が多く発生することである。

また、この方法を用いる三次元ＩＣプロセスでは、各層
の半導体プロセスの終了後に、例えば多結晶ＳｉをＣＶ
Ｄ法によって形成し、単結晶化した後再び半導体プロセ
スを行うというように、プロセスがシリアルに行われる
ために、例えば４層の半導体層をもったＩＣを形成しよ
うとすると、通常のＩＣプロセスの４倍の時間がかかる
問題がある。

上記の（２）の方法において、半導体基板に酸素をイオ
ン注入する際に、この半導体層の半導体素子を形成する
基板表面部分の結晶にかなりのダメージが加えられるた
めに欠陥が発生し、均一品質で、転位と欠陥の少ない高
品質の半導体層を得ることが難しい。

上記（３）の方法の場合、残ったＳｉ層の結晶性は最も
良いが、機械的な研磨を加えるのであるから、研磨面の
平面度の制御が難しく、さらにはそのこと以上に、薄く
て均一なＳｉ層を残すことが困難で、２μＩ１〜３Ｊ！
ｍ程度以上により薄いＳｉＮを残すことができない。し
かし、ＳＯＩの目的とする利点は、ｓｏｏｏ人以下の薄
い半導体層に高速素子を形成することにあり、（３）の
方法でＳＯＩの利点を得ることが難しいことに問題があ
る。また、この方法は、ただ単に２枚のＳｉウエハの両
面に酸化膜を形成し、これを電圧印加して張り合わせた
もので、張り合わせたものを再び分離する方法がないた
めに、三次元ＩＣのように複数層を張り合わせることが
できない。

さらには、機械的研磨によっても少なからず結晶にダメ
ージが与えられ、また何層もの半導体層を順次積み上げ
て行く三次元ＩＣの製作が困難であるため、未だ広く実
施されるに至っていない。

そこで本発明は、絶縁物の上に、０．５ｎ以下の薄い半
導体層を、結晶欠陥を発生させることなく、制御性良く
形成する方法を提供することを目的とする。

〔課題を解決するための手段〕

上記課題は、シリコン・オン・インシュレータの形成に
おいて、第Ｉの半導体基板に不純物添加層を形成し、該
不純物添加層上に該第１の半導体基板と構成元素および
構戒元素比を同じくする半導体層を形成する工程、該半
導体層と第２の半導体基板とを絶縁物質により接着する
工程、該第１の半導体基板を除去する工程、および該不
純物添加層を除去する工程を含むことを特徴とする半導
体装置の製造方法、およびシリコン・オン・インシュレ
ータの形成において、複数の貫通孔が開けられた第３の
基板を形成する工程、第１の半導体基板上に不純物添加
層と半導体層を形成し、該半導体層と第３の基板とを絶
縁物質を介して接着し、該第１の半導体基板と不純物添
加層を除去する工程、該半導体層に半導体素子を形成し
、該半導体層と第４の半導体基板とを絶縁物質を介して
接着する工程、該第３の基板の裏面から、エッチング液
を該貫通孔を通してなすエッチングにより該絶縁物質を
溶解し、該第３の基板を剥離する工程を含むことを特徴
とする半導体装置の製造方法によって解決される。

〔作用〕

本発明では、半導体基板を裏面からエッチングして薄く
シ、不純物層（例えば硼素（Ｂ）をドープしたＢドーピ
ング層）でエッチングを止め、残った半導体層の膜厚均
一性を得る。Ｂドーピング層は、酸化した後に、酸化膜
エッチング法で除去し、エビタキシャル或長半導体層を
残すので、薄くて均一な膜厚の半導体層が得られる。こ
のようにして得られたＳＯＩ半導体層は、従来得られた
ＳＯＩ膜と比較して、欠陥密度、格子不整合、転位密度
の少ない良質な、ほとんどバルク結晶と変わらない半導
体層であった。

〔実施例〕

以下、本発明を図示の実施例により具体的に説明する。

本発明の第１実施例は第１図に断面図で示される。

第１図（ａ）参照： 第１の半導体基板、すなわちＳｉウェハ１１に、硼素（
Ｂ）を高濃度に、すなわち約１０１９個／ｄ以上にドー
ピングし、引続き９００゜Ｃ−１０００’Ｃ、３０ｍｉ
ｎ　〜４０ｎ＋ｉｎの熱処理を行って不純物添加層、す
なわち硼素ドーピング層（Ｂドーピング層）１２を５０
００人の厚さに形成し、次に、Ｂドーピング層ｌ２の上
に、気相エビタキシャル威長によってＳｉをｌｎ戒長し
半導体層であるＳｉエピ層１３を形成すると、Ｓｉエビ
層１３は、Ｓｔウエハ１ｌと構戒元素および構戒元素比
が同じものである。図にＳｉウェハ１１は上下を逆にし
て示されている。さらに、別の第２の半導体基板（ウエ
ハ）１４を用意する。

第１図（ロ）参照： 第２のウエハｌ４と第１のウェハ（　Ｓｔウェハ）１１
ノｓｔｒ．　ヒ）１１１３の上に絶縁物質、例えばスピ
ン・オン・グラス（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ＋　Ｓ
ＯＧ）１５を塗布し、Ｓｉウエハｌ１と第２のウエハｌ
４をくっつけ合わせ、矢印で示す方向に両者を強く押し
つけて気泡を逃がす。

次いで押し合わされたＳｉウエハ１１と第２のウエハｌ
４を４００℃〜５００゜Ｃの範囲の温度で加熱して溶剤
を飛散させ、ＳＯＧ１５を硬化させる。

第１図（Ｃ）参照： Ｓｉウエハ１１の裏面（図では上面）からＳｉエッチン
グする。エッチング液は、最初に硝酸と弗酸の混合溶液
（硝弗酸）を用い、Ｂドーピング層ｌ２に数十一のとこ
ろにきたときに、アルカリエッチング液（水酸化カリウ
ム）に代え異方性エッチングを行なう。Ｂドーピング層
１２は水酸化カリウムによる異方性エッチングに対して
ストッパーとなるので、エッチングはＢドーピング層１
２で止まる。

第１図（ｄ）参照： Ｂドーピング層ｌ２およびシリコンエピタキシャル戒長
させた１１３を、３０００人程度残して熱酸化し、それ
によって作られた酸化膜（　ＳｉＯｚ膜）をエッチング
し、３０００人程度に気相エビタキシャル或長したＳｉ
エビ層１３を露出させる．ここで残すシリコン層の厚さ
は、熱酸化させる量で調整する。

このＳｉエピ層ｌ３に半導体回路を形成することによっ
て３０００人の半導体層に素子が形成されるので、基板
（第２のウエハ１４＋　Ｓ　Ｏ　Ｇ１５）との間に容量
性の結合がなく、高速素子が作られた．また、ＳＯＩの
特徴である耐放射性特性も得られた。

次に、本発明第２実施例を第２図を参照して説明する。

この実施例は、第２の半導体基板、すなわち第２のウエ
ハ１４が第３の基板、すなわち作業用基板で代えられた
ものである． 第２図（ａ）参照： 第３の基板となる作業用基板２０を形成するには、例え
ばＳｉウエハ２１に３ＯｎのＳｔエピ或長層を含むＢド
ーピング層２２を形成し、裏面からＳｉ層をＫＯＨを用
いる異方性エッチングで内面が傾いた凹字状に除去し、
Ｂドーピング層２２の全面に図示しない窒化珪素膜を被
着してそれをパターニングする。パターンは、１５ｎピ
ッチで、１０一の直径の穴が開いたものである。窒化珪
素膜側から、弗素系ガス、α系ガス、Ｂｒ系ガスなどで
、反応性イオンエッチチング（Ｒｅａｃｔｉｖｅ　Ｉｏ
ｎ　Ｅｔｃｈｉｎｇ．　ＲＩＥ＋　　｝レンチエッチン
グともいう。〉を行い、Ｂドーピング層２２に貫通孔２
３を開ける。次いで、全面に窒化珪素膜２４をＣＶＤ法
で付けて保護膜とする。

第２図中）参照： 第１実施例の場合と同様に、第１の半導体基板であるＳ
ｉウエハ１ｌにＢを高濃度にドーピングしたＢドーピン
グ層ｌ２を５０００人の膜厚に形成し、Ｂドーピング層
１２の上にＳｉを１ｎエビタキシャル威長してＳ４エビ
層１３を形成する。

第２図（Ｃ）参照： 作業用基板２０と第１のウエハ（　Ｓｉウエハ）１１上
にＳＯＧ２５を塗布し、くっつけ合わせて両者を強く押
しつけ、その後加熱し、ＳＯＧ２５を硬化させる。なお
、第２図（Ｃ）以下の図において、作業用基板２０は縮
小し、かつ、簡略化して平板状に図示する。

第２図（ｄ）参照： 第１のウエハ（Ｓｔウエハ）１１の裏面（図では上面）
からバルク結晶であるＳｉをエッチングする。

エッチング液は最初は硝酸と弗、酸の混合溶液を用い、
Ｂドーピングｌｉｌ２に数十一のところでアルカリエッ
チング液（水酸化カリウム）に代え異方性エッチングを
行なうと、Ｂドーピング層は水酸化カリウムによる異方
性エッチングに対してストッパーとなり、エッチングは
Ｂドーピング層ｌ２で止まる。

第２図（ｅ）参照： Ｂドーピング層１２を熱酸化し、酸化膜（図示せず）を
エッチングし、Ｓｉエビ層Ｉ３を露出せしめる。

なお、酸化膜のエッチングにおいては、エッチング液が
作業用基板２０の裏面に回り込むことがないよう注意す
る。

第２図（ｆ）参照： Ｓｉエピ層１３上にＩＣプロセスを通して素子を形成し
、金または半田のバンプ電極ｌ６を形成する．第２図（
８）参照： 別の第４の半導体基板３１上に半導体回路（図示せず）
を形成し、金のバンプ電極３２で配線コンタクトが付い
たものを、対向してＳＯＧ３３で接着し、いわば２階建
回路装置を形成する． 第２図（ハ）参照： 作業用基板２０の裏面からエッチング液に漬け、作業用
基板の貫通孔２３（同図（ａ））からエッチング液をし
みこませ、接着用の絶縁物質（ＳＯＧ）２５をエッチン
グして作業用基板２０を分離する。

第２図（ｉ）参照： 同図（ロ）までに説明した方法で２層のＩＣ回路装置が
形成されるが、以上説明したプロセスと同様のプロセス
を用い、さらに他の作業用基板上に半導体回路とバンプ
電極４２を形成した第５の半導体基板４ｌを、ＳＯＧ４
３を用いて積み上げ作業用基板を分離すると、３層以上
の三次元ＩＣを形成することができる．なお、３４は第
４の半導体基板３１に形成したバンブ電極である。

基板２０は窒化膜でおおうことで基板を保護していたが
、基板全体をエッチングにより除去しても良い。この場
合、基板２０部分を除く部分に酸化膜または窒化膜など
をＣＶＤ法などにより形成して基板部のエッチングを行
なう。この方法は、前述の方法と比較して、若干時間が
か＼るが、基板のみを容易に確実に除去することができ
る長所をもつ。

本発明の第３の実施例では、作業用基板２０を石英（Ｓ
ｉＯｚ）または硝子で形成し、それを分離する際には、
弗酸を用いて作業用基板２０全体を溶解させることによ
って、作業用基板の分離を容易にする．さらには、作業
用基板２０をポリイミド、ダイヤモンドで作り、溶液に
よる溶解または酸素アッシングで作業用基板を分離する
こともできる。例えば、石英、硝子などの場合は、弗酸
などを使用し、ダイヤモンドなどのカーボンの場合は酸
素アッシングなどで炭化させればよい。

〔発明の効果〕

以上のように本発明によると、半導体基板を裏面からエ
ッチングして薄くし、不純物層（例えばＢドーピング層
）でエッチングを止めて、残った半導体層の膜厚均一性
を確保する．Ｂドーピング層および半導体層の一部は、
酸化した後に酸化膜エッチングで除去し、エビタキシャ
ル或長半導体層（Ｓｉエピ層）を残すので制御性が良く
、薄くて（例えば３０００人）均一な膜厚での半導体層
が得られる。

このようにして得られたＳｏｌ半導体層は、いままでの
どの方法によるＳｏｌ膜に比較しても、欠陥密度、格子
不整合、転位密度の少ない良質な、ほとんどバルク結晶
と変らない半導体層である。

かＮる本発明の方法によって、１０００人程度の微細ゲ
ートをもった厚さ２０００人のＭＯＳ　ＩＧビットメモ
リを形成すると、従来のレーザ再結晶化などの方法に比
べて、きわめて高い歩留りでＩＣを製造することが可能
になる。

半導体層は２０００入程度に薄く形成されるので、素子
間の容量性結合がなくなり、高速ＩＣの製造に有利であ
る。

放射線（α線、β線、γ線）の通過に対しては、生戒さ
れる電子ホール対が半導体層が薄いために僅かしか発生
しないので、多量の放射性を浴びたとしても、誤動作を
することがきわめて少なく、衛星通信、宇宙ステーショ
ン用としてきわめて有効である．作業用基板として、多
数の穴の開いた基板に一旦張り付けて薄い半導体層を形
成した後に、別に既に回路形成の終った半導体基板に、
ＳＯＧまたはバンブ電極、またはその双方を共に用いて
張り付けた後に、作業用基板を、多数の穴からエッチン
グ液をしみこませて接着用ＳＯＧの溶解と剥離を行なう
ことで、三次元ＩＣＯ形成が可能になる。

この方法は従来の三次元ＩＣの製造方法と異なり、各半
導体層のプロセスは完全にパラレルに実行することがで
きるために、最終工程までの時間が、従来のＩＮの半導
体プロセスの場合とほとんど変らない時間になる。従来
方法では、各層の半導体プロセスが終了してから次の半
導体プロセスを実行していたので、最終工程に至る時間
は、従来のプロセスの時間に層の数を乗じた時間であっ
た。

なお、本発明の適用範囲は以上に述べた例に限定される
ものでなく、半導体層はＧａＡｓのような別種の半導体
層であってもよく、不純物層は、Ｂドーピング層に限定
されず、リン（Ｐ）、砒素（Ａｓ）などでもよい。さら
に、作業用基板は、Ｓｉウェハ、石英、硝子に限定され
るものでなく、多孔をもったアルミナでもよい。

また、作業用基板に接着したものを別の基板の上に接着
しなおす場合に、回路形成を行ってから張り付けてもよ
く、または回路形成したものでなくてもよい。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明第１実施例断面図、第２
図（ａ）〜（ｉ）は本発明第２実施例断面図である。 図中、 ｌ１、２ｌはＳｔウエハ、 １２、２２はＢドーピング層、 １３はＳｉエビ層、 １４は第２のウエハ、 １５、２５、３３、４３は絶縁物ｆ（　ＳＯＧ）、ｌ６
、３２、３４、４２はバンブ電極、２０は作業用基板（
第３の基板）、 ２３は貫通孔、 ２４は窒化珪素膜、 ３１は第４の半導体基板、 ４１は第５の半導体基板 を示す。

Claims (4)

【特許請求の範囲】
1. （１）シリコン・オン・インシュレータの形成において
   、第１の半導体基板（１１）に不純物添加層（１２）を
   形成し、該不純物添加層上に該第１の半導体基板と構成
   元素および構成元素比を同じくする半導体層（１３）を
   形成する工程、 該半導体層（１３）と第２の半導体基板（１４）とを絶
   縁物質（１５）により接着する工程、 該第１の半導体基板（１１）を除去する工程、および 該不純物添加層（１２）を除去する工程を含むことを特
   徴とする半導体装置の製造方法。
2. （２）シリコン・オン・インシュレータの形成において
   、複数の貫通孔（２３）が開けられた第３の基板（２０
   ）を形成する工程、 第１の半導体基板（１１）上に不純物添加層（１２）と
   半導体層（１３）を形成し、該半導体層（１３）と第３
   の基板（２０）とを絶縁物質（２５）を介して接着し、
   該第１の半導体基板（１１）と不純物添加層（１２）を
   除去する工程、 該半導体層（１３）に半導体素子を形成し、該半導体層
   （１３）と第４の半導体基板（３１）とを絶縁物質（３
   ３）を介して接着する工程、 該第３の基板（２０）の裏面から、エッチング液を該貫
   通孔（２３）を通してなすエッチングにより該絶縁物質
   （２５）を溶解し、該第３の基板（２０）を剥離する工
   程を含むことを特徴とする半導体装置の製造方法。
3. （３）第３の基板（２０）の全体および接着に用いた絶
   縁物質（３３）をエッチングにより除去する請求項２記
   載の半導体装置の製造方法。
4. （４）第３の基板（２０）が石英、硝子、アルミナ、ポ
   リイミドまたはダイヤモンドであり、該第３の基板（２
   ０）が溶液による溶解または酸素アッシングにより分離
   される請求項２記載の半導体装置の製造方法。