JPS6252923A - 誘電体による半導体層の絶縁分離方法 - Google Patents
誘電体による半導体層の絶縁分離方法Info
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- JPS6252923A JPS6252923A JP19201885A JP19201885A JPS6252923A JP S6252923 A JPS6252923 A JP S6252923A JP 19201885 A JP19201885 A JP 19201885A JP 19201885 A JP19201885 A JP 19201885A JP S6252923 A JPS6252923 A JP S6252923A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路の製造に必要な２つ以上の半
導体単結晶層を誘電体絶縁膜によって電気的に絶縁分離
する方法に関する。
導体単結晶層を誘電体絶縁膜によって電気的に絶縁分離
する方法に関する。
複数の半導体層ｆｔ４４体絶縁膜を用いて′ｌ！気的に
絶縁分離する従来の方法として次の３つの方法が知られ
ている。Ｍｌの方法は、単結晶基板に■形溝を形成し、
その表面に酸化膜？形成して、その上に厚い多結晶半導
体を堆積し、次に多結晶層側を基板に変えて単結晶側を
研罎し、酸化膜を４出させて、基板から絶縁分離された
島状の半導体Ｉ優を形成する方法である。この方法によ
ると、厚い多結晶半導体層を堆積する工程で、熱膨張率
の差が原因のウェハのそりが発生し、半導体能動素子を
形成するための単結晶層の研薩工程で膜厚の精度が低下
するとともに、ＰＥＰ工程においてマスク合わせ精度が
低下する問題が生じる。第２の方法は半導体単結晶基板
に、その表面からおる深さのところに非金属イオンを注
入し、その部分を絶縁体とするとともに表面の単結晶層
を核としてエピタキシャル結晶成長を行い、基板から絶
縁分離された半導体単結晶層を形成する方法である。こ
の方法においては、イオンドーズ量としてＩ Ｘ １０
”国 の高いドーズ量が必要で、イオン注入工程に長い
時間がか＼す、またドーズ量が多いために表面単結晶層
の損傷が大きく、エピタキシャル結晶層の結晶性が悪く
なる。第３の方法は半導体単結晶の表面に酸化膜を形成
し、その酸化膜上に多結晶半導体を堆積して熱処理によ
り多結晶を単結昌化し、酸化膜で絶縁分離された２つの
半導体層を形成する方法である。この方法においては、
多結晶から形成した半導体層の結晶が不完全であること
が原因となって抵抗率は不均一で、少数キャリアのライ
フタイムも低い。これは高耐圧半尋体素子分裂作する上
で致命的な問題点である。
絶縁分離する従来の方法として次の３つの方法が知られ
ている。Ｍｌの方法は、単結晶基板に■形溝を形成し、
その表面に酸化膜？形成して、その上に厚い多結晶半導
体を堆積し、次に多結晶層側を基板に変えて単結晶側を
研罎し、酸化膜を４出させて、基板から絶縁分離された
島状の半導体Ｉ優を形成する方法である。この方法によ
ると、厚い多結晶半導体層を堆積する工程で、熱膨張率
の差が原因のウェハのそりが発生し、半導体能動素子を
形成するための単結晶層の研薩工程で膜厚の精度が低下
するとともに、ＰＥＰ工程においてマスク合わせ精度が
低下する問題が生じる。第２の方法は半導体単結晶基板
に、その表面からおる深さのところに非金属イオンを注
入し、その部分を絶縁体とするとともに表面の単結晶層
を核としてエピタキシャル結晶成長を行い、基板から絶
縁分離された半導体単結晶層を形成する方法である。こ
の方法においては、イオンドーズ量としてＩ Ｘ １０
”国 の高いドーズ量が必要で、イオン注入工程に長い
時間がか＼す、またドーズ量が多いために表面単結晶層
の損傷が大きく、エピタキシャル結晶層の結晶性が悪く
なる。第３の方法は半導体単結晶の表面に酸化膜を形成
し、その酸化膜上に多結晶半導体を堆積して熱処理によ
り多結晶を単結昌化し、酸化膜で絶縁分離された２つの
半導体層を形成する方法である。この方法においては、
多結晶から形成した半導体層の結晶が不完全であること
が原因となって抵抗率は不均一で、少数キャリアのライ
フタイムも低い。これは高耐圧半尋体素子分裂作する上
で致命的な問題点である。
この発明は、上述した従来技術の問題点を改良したもの
で、パワー半導体や受光素子など大きな面積をもつ半導
体素子を絶縁分離する方法を提供することを目的とする
。
で、パワー半導体や受光素子など大きな面積をもつ半導
体素子を絶縁分離する方法を提供することを目的とする
。
この発明は、半導体単結晶基体の一生面に、一方の面ま
たは両方の面を非金属原子の熱拡散を防止する誘電体膜
で被覆した誘電体絶縁膜を形成し、その誘電体層に開口
が十分狭い複数のストライプ溝を形成し、その開口部を
結晶成長の核としてエピタキシャル結晶成長を行って誘
電体層をエピタキシャル結晶の内部に埋設させた後、熱
処理を行って誘電体絶縁膜膜 し、誘電体層の開口部を絶縁体に変化させて半導体単結
晶体とエピタキシャル結晶層と′ｔ−電気的に絶縁した
ことをｖｆａとする半導体層の絶縁分離方法である。
たは両方の面を非金属原子の熱拡散を防止する誘電体膜
で被覆した誘電体絶縁膜を形成し、その誘電体層に開口
が十分狭い複数のストライプ溝を形成し、その開口部を
結晶成長の核としてエピタキシャル結晶成長を行って誘
電体層をエピタキシャル結晶の内部に埋設させた後、熱
処理を行って誘電体絶縁膜膜 し、誘電体層の開口部を絶縁体に変化させて半導体単結
晶体とエピタキシャル結晶層と′ｔ−電気的に絶縁した
ことをｖｆａとする半導体層の絶縁分離方法である。
この発明による半導体１ａの絶録分４方法は、半導体集
積回路を製造する通常のプロセスと同等で、ウェハのそ
シを防止することができるとともに半導体素子を形成す
るエピタキシャル結晶層の膜厚を均一にでき、研磨工程
は不要となるので製造工、（♀は大巾に簡略化され、工
程時間を短縮させることが出来る。隣接する誘電体層の
開口部の距離と小さくすることによってエピタキシャル
結晶層を薄膜にすることも可能で、また絶縁分離したエ
ピタキシャル層の大きさや形状を自由に設計することが
可能である。この方法は、絶縁分離した多層のエピタキ
シャル結晶層を形成することも町１ｔで、１つのエピタ
キシャル結晶層の表面に誘電体＋ｉを形成し、開口部を
設けて次のエピタキシャル結晶成長全行うという工程を
くり返して多層の半導体単結晶ｊ−を形成することがで
きる。この方法は大口径化し念ウェハに対しても適用す
ることができ、量産化も可能である。
積回路を製造する通常のプロセスと同等で、ウェハのそ
シを防止することができるとともに半導体素子を形成す
るエピタキシャル結晶層の膜厚を均一にでき、研磨工程
は不要となるので製造工、（♀は大巾に簡略化され、工
程時間を短縮させることが出来る。隣接する誘電体層の
開口部の距離と小さくすることによってエピタキシャル
結晶層を薄膜にすることも可能で、また絶縁分離したエ
ピタキシャル層の大きさや形状を自由に設計することが
可能である。この方法は、絶縁分離した多層のエピタキ
シャル結晶層を形成することも町１ｔで、１つのエピタ
キシャル結晶層の表面に誘電体＋ｉを形成し、開口部を
設けて次のエピタキシャル結晶成長全行うという工程を
くり返して多層の半導体単結晶ｊ−を形成することがで
きる。この方法は大口径化し念ウェハに対しても適用す
ることができ、量産化も可能である。
以下この発明の実施例を図面を滲照して説明する。
第１図はこの発明による実施例の方法を工程順に示した
ものである。まず単結晶シリコン基板１１の表面にチツ
化シリコン（Ｓｉ３Ｎ４）膜１２および１４で被覆され
たシリコン酸化ｆｉ１３を形成し、第１図（ａ）に示し
たように誘４体膜に狭い開口部をもっ之複数のストライ
プ溝を形成する。この開口部は狭いほど後のアイソレー
ジＭノ工程が容易となシ、実施例では電子線の直接描画
と、ドライエツチング技術によって巾０．５μｍの開口
部を設は比。つぎに開口部を結晶成長の核としてエピタ
キシャル結晶成長を行った。第１図（ｂ）はエピタキシ
ャル結晶成長の初期段階を示したもので、結晶成長面の
高さが５ｉＯｚｌ［１面の高さを越えると、横方向に同
８１にの結晶成長が進む様子が見られる。さらにエピタ
キシャル結晶成長を続けると、隣接する開口部から成長
したエピタキシャル結晶が一体となり、第１図（Ｃ）と
なる。第１図（ｄ）は基板】１とエピタキシャル層１７
を絶縁分離する工程を示し念もので、温１（１１００℃
で８時間の熱処理を行い、酸化シリコン膜１３の中にあ
る酸素を開口部に熱拡散してその部分を５ｉＯｘ（ｘ＜
２）とし絶縁体１８が形成されている。
ものである。まず単結晶シリコン基板１１の表面にチツ
化シリコン（Ｓｉ３Ｎ４）膜１２および１４で被覆され
たシリコン酸化ｆｉ１３を形成し、第１図（ａ）に示し
たように誘４体膜に狭い開口部をもっ之複数のストライ
プ溝を形成する。この開口部は狭いほど後のアイソレー
ジＭノ工程が容易となシ、実施例では電子線の直接描画
と、ドライエツチング技術によって巾０．５μｍの開口
部を設は比。つぎに開口部を結晶成長の核としてエピタ
キシャル結晶成長を行った。第１図（ｂ）はエピタキシ
ャル結晶成長の初期段階を示したもので、結晶成長面の
高さが５ｉＯｚｌ［１面の高さを越えると、横方向に同
８１にの結晶成長が進む様子が見られる。さらにエピタ
キシャル結晶成長を続けると、隣接する開口部から成長
したエピタキシャル結晶が一体となり、第１図（Ｃ）と
なる。第１図（ｄ）は基板】１とエピタキシャル層１７
を絶縁分離する工程を示し念もので、温１（１１００℃
で８時間の熱処理を行い、酸化シリコン膜１３の中にあ
る酸素を開口部に熱拡散してその部分を５ｉＯｘ（ｘ＜
２）とし絶縁体１８が形成されている。
酸化シリコ７ｔ４１３の両面は酸素の熱拡散を防止する
チツ化シリコン膜１２および１４で被覆されているため
に酸素の拡散を開口部側に進行させることができる。
チツ化シリコン膜１２および１４で被覆されているため
に酸素の拡散を開口部側に進行させることができる。
半導体基体表面を熱酸化によって酸化膜を形成し、その
上にチツ化シリコン膜を形成して開口部を設ける第２図
の工楊も同じように２つの半導体層を絶縁分離すること
ができる。
上にチツ化シリコン膜を形成して開口部を設ける第２図
の工楊も同じように２つの半導体層を絶縁分離すること
ができる。
絶縁分離７！Ｉｇはウェハ全面に分布させることもでき
るし、ウェハの局部に場所を限定させることもできる。
るし、ウェハの局部に場所を限定させることもできる。
エピタキシャル層の表面と、半導体基体の表面とを同一
の平面とする九めに、半導体基体に凹部を形成し、凹部
に誘電体分離されたエピタキシャルＪａｌ を形成する
こともできる。
の平面とする九めに、半導体基体に凹部を形成し、凹部
に誘電体分離されたエピタキシャルＪａｌ を形成する
こともできる。
第１図はこの発明による一実施例の工程断面図、第２図
はこの発明による他の実施例を示す工程断面図である。 １１．２１ ：シリコン半導体基板、１２．１４，２４
：チッ化シリコン膜、１３，２３ ：酸化シリコン膜
、１６．１７゜２７：エピタキシャルシリコン層、１８
．２８ ：絶縁体。 （α） （ｂ） （Ｃ） 第 １ 図 第 １ 図 し ■ 第 ２ 図
はこの発明による他の実施例を示す工程断面図である。 １１．２１ ：シリコン半導体基板、１２．１４，２４
：チッ化シリコン膜、１３，２３ ：酸化シリコン膜
、１６．１７゜２７：エピタキシャルシリコン層、１８
．２８ ：絶縁体。 （α） （ｂ） （Ｃ） 第 １ 図 第 １ 図 し ■ 第 ２ 図
Claims (1)
- 半導体単結晶基体の一主表面の上に、一方の面または
両方の面を非金属原子の拡散を防止する誘電体膜で被覆
した誘電体絶縁膜３を形成し、該誘電体膜および誘電体
絶縁膜に巾２μｍ以下の狭い開口をもつ複数のストライ
プ溝を形成して半導体単結晶表面の一部を露出させ、そ
の開口部を成長核としてエピタキシャル結晶成長を行い
、前記誘電体層をエピタキシャル結晶の内部に埋設させ
、高温処理をすることによって誘電体絶縁膜３を構成し
ている非金属原子をエピタキシャル結晶成長に用いた開
口部に熱拡散し、開口部を絶縁物に変質させることによ
って半導体単結晶基体から電気的に絶縁されたエピタキ
シャル結晶層を形成したことを特徴とする誘電体による
半導体層の絶縁分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19201885A JPS6252923A (ja) | 1985-09-02 | 1985-09-02 | 誘電体による半導体層の絶縁分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19201885A JPS6252923A (ja) | 1985-09-02 | 1985-09-02 | 誘電体による半導体層の絶縁分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6252923A true JPS6252923A (ja) | 1987-03-07 |
Family
ID=16284227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19201885A Pending JPS6252923A (ja) | 1985-09-02 | 1985-09-02 | 誘電体による半導体層の絶縁分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6252923A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0295786A2 (en) * | 1987-06-15 | 1988-12-21 | DELCO ELECTRONICS CORPORATION (a Delaware corp.) | A process for growing silicon-on-insulator wafers |
| JP2007209110A (ja) * | 2006-02-01 | 2007-08-16 | Matsushita Electric Ind Co Ltd | 積層体の製造方法および積層体 |
| JP2010507918A (ja) * | 2006-10-27 | 2010-03-11 | エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ | 欠陥クラスタを有する基板内に形成された薄層の転写のための改善された方法 |
-
1985
- 1985-09-02 JP JP19201885A patent/JPS6252923A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0295786A2 (en) * | 1987-06-15 | 1988-12-21 | DELCO ELECTRONICS CORPORATION (a Delaware corp.) | A process for growing silicon-on-insulator wafers |
| JP2007209110A (ja) * | 2006-02-01 | 2007-08-16 | Matsushita Electric Ind Co Ltd | 積層体の製造方法および積層体 |
| JP2010507918A (ja) * | 2006-10-27 | 2010-03-11 | エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ | 欠陥クラスタを有する基板内に形成された薄層の転写のための改善された方法 |
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