JPH0370155A - 誘電体分離型半導体装置の製造方法 - Google Patents
誘電体分離型半導体装置の製造方法Info
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- JPH0370155A JPH0370155A JP20559789A JP20559789A JPH0370155A JP H0370155 A JPH0370155 A JP H0370155A JP 20559789 A JP20559789 A JP 20559789A JP 20559789 A JP20559789 A JP 20559789A JP H0370155 A JPH0370155 A JP H0370155A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は、素子特性の品質の向上と縮小化および研磨
時間の短縮化を期するようにした誘電体分離型半導体装
置の製造方法に関するものである。
時間の短縮化を期するようにした誘電体分離型半導体装
置の製造方法に関するものである。
(従来の技術)
従来の誘電体分離型半導体装置の製造方法は、たとえば
特開昭57−45242号公報などに示されているもの
があり、以下第2図(a)〜第2図(f)に基づき説明
する。
特開昭57−45242号公報などに示されているもの
があり、以下第2図(a)〜第2図(f)に基づき説明
する。
まず、第2図(a)に示すように、たとえば(100)
結晶方位面を有する単結晶シリコン基板1の主表面に所
望の深さを有するv字溝IAを異方性エツチング技術を
用いて形成する。
結晶方位面を有する単結晶シリコン基板1の主表面に所
望の深さを有するv字溝IAを異方性エツチング技術を
用いて形成する。
次に、第2図中)に示すように、V字溝1Aを含む単結
晶シリコン基板1の表面に絶縁膜2(通常は5loz
)を形成する。
晶シリコン基板1の表面に絶縁膜2(通常は5loz
)を形成する。
次に、第2図(c)に示すように、絶縁膜2を介在して
、単結晶シリコン基板1上に多結晶シリコン層3をほぼ
単結晶シリコン基板1と同等の厚さまで成長させる。
、単結晶シリコン基板1上に多結晶シリコン層3をほぼ
単結晶シリコン基板1と同等の厚さまで成長させる。
次に、単結晶シリコン基板lの底面に平行になるように
、多結晶シリコン層3をa−alの線で示した位置まで
除去することによって、第2図(d)の状態を得る。
、多結晶シリコン層3をa−alの線で示した位置まで
除去することによって、第2図(d)の状態を得る。
次に、単結晶シリコン基板1の反対側の主表面側からb
−b 1の線で示した位置まで研磨除去する。
−b 1の線で示した位置まで研磨除去する。
この研磨量は通常300 ptm以上あるので、効率よ
く行なうために荒研磨または研削により、第2図(e)
の状態まで研磨除去し、この工程で生じた加工歪層をと
る目的も含めて仕上げ研磨(メカノケミカル ポリッシ
ュで化学エツチング作用を主体とし、かつ小さな粒子に
よる機械的作用を合せ持つ)を行なう。仕上げ研磨量は
通常lO〜30J11である。
く行なうために荒研磨または研削により、第2図(e)
の状態まで研磨除去し、この工程で生じた加工歪層をと
る目的も含めて仕上げ研磨(メカノケミカル ポリッシ
ュで化学エツチング作用を主体とし、かつ小さな粒子に
よる機械的作用を合せ持つ)を行なう。仕上げ研磨量は
通常lO〜30J11である。
このようにして、第2図(f)に示すように、単結晶シ
リコン島1.la、]、bが互いに絶縁1t!!! 2
で囲まれた状態を得る。
リコン島1.la、]、bが互いに絶縁1t!!! 2
で囲まれた状態を得る。
これ以後の工程は通常の拡散、CVD、ホトリソ技術を
用いて素子を形成し、最終的な半導体集積回路を作る。
用いて素子を形成し、最終的な半導体集積回路を作る。
(発明が解決しようとする課題)
しかしながら、このような誘電体分離型半導体装置の製
造方法では、第1に、前記製造工程中第2図(c)の支
持体層となる多結晶シリコン層3を形成する工程におい
て、多結晶シリコンの堆積中に収縮しながら成長するこ
とによって生ずる成長応力によって、単結晶シリコン基
板が弯曲する。
造方法では、第1に、前記製造工程中第2図(c)の支
持体層となる多結晶シリコン層3を形成する工程におい
て、多結晶シリコンの堆積中に収縮しながら成長するこ
とによって生ずる成長応力によって、単結晶シリコン基
板が弯曲する。
これにより、仕上げ研磨では誘電体骨m基板全体に対し
て単結晶シリコン島1.la、lbの厚さを均一に制御
することが賀しく、しばしば研磨不足による分離不良や
、逆に研磨過多による単結晶シリコン島領域の面積の不
足を招き、耐圧低下などの内蔵素子電気特性への悪影響
を及ぼし、歩留り低下の原因の一つとなっていた。
て単結晶シリコン島1.la、lbの厚さを均一に制御
することが賀しく、しばしば研磨不足による分離不良や
、逆に研磨過多による単結晶シリコン島領域の面積の不
足を招き、耐圧低下などの内蔵素子電気特性への悪影響
を及ぼし、歩留り低下の原因の一つとなっていた。
したがって、内蔵素子形成領域の設計に際して、研磨過
多を考慮して内蔵素子形成領域と分M*域間の距離を設
定しているため、単結晶シリコン島サイズは必要以上に
大きくなり、チップ縮小化の妨げともなっていた。
多を考慮して内蔵素子形成領域と分M*域間の距離を設
定しているため、単結晶シリコン島サイズは必要以上に
大きくなり、チップ縮小化の妨げともなっていた。
また、単結晶シリコン基板lの弯曲により誘起される結
晶欠陥により、素子特性の品質への悪影響を及ぼしてい
た。
晶欠陥により、素子特性の品質への悪影響を及ぼしてい
た。
第2に、第2図(a)のV字溝IAの形成工程において
、公知の異方性エツチング技法によれば、単結晶シリコ
ン島の隅角部でのコーナ・アンダ・カッティング現象に
よる、単結晶シリコン島l。
、公知の異方性エツチング技法によれば、単結晶シリコ
ン島の隅角部でのコーナ・アンダ・カッティング現象に
よる、単結晶シリコン島l。
la、Ibの形状筋れを防止する一手段として、補償パ
ターンをエツチングパターンの四隅に配置する方法が知
られている。
ターンをエツチングパターンの四隅に配置する方法が知
られている。
補償パターン寸法は単結晶シリコン島の深さと比例関係
にあり、単結晶シリコン島が深いほど補償パターンを大
きく設定する必要がある。
にあり、単結晶シリコン島が深いほど補償パターンを大
きく設定する必要がある。
このため、単結晶シリコン島サイズは必要以上に大きく
なり、チップ縮小化の妨げとなっていた。
なり、チップ縮小化の妨げとなっていた。
この発明は前記従来技術がもっている問題点のうち、誘
電体骨M基板の分離精度の低下による内蔵素子の電気特
性が低下する点と、チップ縮小化の妨げになる点につい
て解決した誘電体分離型半導体装置の製造方法を提供す
るものである。
電体骨M基板の分離精度の低下による内蔵素子の電気特
性が低下する点と、チップ縮小化の妨げになる点につい
て解決した誘電体分離型半導体装置の製造方法を提供す
るものである。
(課題を解決するための手段)
この発明は誘電体分離型半導体装置の製造方法において
、単結晶半導体基板の主表面に要求される回路素子特性
に応じて、所望の深さおよび開口寸度の凹部を選択的に
形、成した後、この凹部を含む単結晶半導体基板の主表
面上に所望の導電型の半導体層を形成する工程と、陽極
処理により半導体層を多孔質半導体層に変質させた後、
この多孔、質半導体層上に凹部溝が埋まるまで所望の導
電型の単結晶半導体層を形成する工程と、多結晶半導体
層を多孔質半導体層の表面が現われるまで除去して、酸
化性雰囲気中にて熱処理を行なうことにより多孔質半導
体層を熱酸化膜に変質させて単結晶半導体層を単結晶半
導体基板より絶縁分離する工程とを導入したものである
。
、単結晶半導体基板の主表面に要求される回路素子特性
に応じて、所望の深さおよび開口寸度の凹部を選択的に
形、成した後、この凹部を含む単結晶半導体基板の主表
面上に所望の導電型の半導体層を形成する工程と、陽極
処理により半導体層を多孔質半導体層に変質させた後、
この多孔、質半導体層上に凹部溝が埋まるまで所望の導
電型の単結晶半導体層を形成する工程と、多結晶半導体
層を多孔質半導体層の表面が現われるまで除去して、酸
化性雰囲気中にて熱処理を行なうことにより多孔質半導
体層を熱酸化膜に変質させて単結晶半導体層を単結晶半
導体基板より絶縁分離する工程とを導入したものである
。
(作 用)
この発明によれば、誘電体分離型半導体装置の製造方法
において、以上のような工程を導入したので、単結晶半
導体基板の凹部を含む主表面上の半導体層を陽極処理に
より多孔質半導体層に変質し、この上に単結晶半導体層
を形威して、この単結晶半導体層を多孔質半導体層の表
面が現われるまで除去することにより、単結晶半導体島
が形威され、多孔質半導体層を酸化性雰囲気中で熱処理
を行なって熱酸化膜に変質させることにより、互いに単
結晶半導体島が絶縁分離することになる。
において、以上のような工程を導入したので、単結晶半
導体基板の凹部を含む主表面上の半導体層を陽極処理に
より多孔質半導体層に変質し、この上に単結晶半導体層
を形威して、この単結晶半導体層を多孔質半導体層の表
面が現われるまで除去することにより、単結晶半導体島
が形威され、多孔質半導体層を酸化性雰囲気中で熱処理
を行なって熱酸化膜に変質させることにより、互いに単
結晶半導体島が絶縁分離することになる。
したがって、前記問題点が除去できる。
(実施例)
以下、この発明の誘電体分離型半導体装置の製造方法の
実施例について第1図に基づき説明する。
実施例について第1図に基づき説明する。
第1図(a)ないし第1図(f)はその一実施例の工程
を説明するための工程断面図である。
を説明するための工程断面図である。
まず、第1図(a)に示すように、たとえば(100)
結晶方位面を有する単結晶半導体基板としての単結晶シ
リコン基板11の主表面側にマスク材12(たとえば5
iot )を形成し、通常のホトエッチによりマスク材
12のパターンを形成する。
結晶方位面を有する単結晶半導体基板としての単結晶シ
リコン基板11の主表面側にマスク材12(たとえば5
iot )を形成し、通常のホトエッチによりマスク材
12のパターンを形成する。
しかる後に、前記マスク材12をマスクとして、前記単
結晶シリコン基板11の主表面側のシリコン露出部を、
たとえばKO!I、NaOH,ヒドラジンなどのアルカ
リ異方性エツチング液にて異方性エツチングを行なって
、所望の深さを有する凹溝13を形成する。
結晶シリコン基板11の主表面側のシリコン露出部を、
たとえばKO!I、NaOH,ヒドラジンなどのアルカ
リ異方性エツチング液にて異方性エツチングを行なって
、所望の深さを有する凹溝13を形成する。
次に、第1図(b)に示すように、前記マスク材12を
除去した後単結晶シリコン基板11の凹溝13を形成し
た主表面側に、たとえば接合深さ2μ、不純物濃度ユI
Q Z 6 cm −3以上の高濃度のP型態散層1
4を形成する。
除去した後単結晶シリコン基板11の凹溝13を形成し
た主表面側に、たとえば接合深さ2μ、不純物濃度ユI
Q Z 6 cm −3以上の高濃度のP型態散層1
4を形成する。
次に、第1図(c)に示すように、P型拡散FJ14を
陽極化成することにより、多孔質半導体層として、多孔
質シリコン層15に変質させる。
陽極化成することにより、多孔質半導体層として、多孔
質シリコン層15に変質させる。
このとき、多孔質シリコン層15の結晶性は陽極化成の
条件に大きく左右されるので、結晶性を保持するには、
高濃度弗化水素酸水溶液で低電流密度による陽極化成を
行なう必要がある。
条件に大きく左右されるので、結晶性を保持するには、
高濃度弗化水素酸水溶液で低電流密度による陽極化成を
行なう必要がある。
この場合、たとえば、50%弗化水素酸水溶液で陽極化
成電流密度5mA/cdにて、約40分陽極処理するこ
とにより、(100)の結晶方位面を有する多孔質シリ
コン層15が実現できる。
成電流密度5mA/cdにて、約40分陽極処理するこ
とにより、(100)の結晶方位面を有する多孔質シリ
コン層15が実現できる。
次に、第1図(イ)に示すように、多孔質シリコン層1
5上に凹溝13が完全に埋まるように、この凹溝13の
深さ以上の厚さを有するN型単結晶9957層16を形
成する。
5上に凹溝13が完全に埋まるように、この凹溝13の
深さ以上の厚さを有するN型単結晶9957層16を形
成する。
多孔質シリコンは高温処理(1000°C以上)を行な
うと、内部の孔の再配列が起り、多孔質本来の特徴を失
うため、低温エピタキシャル成長が必要となる。したが
って、たとえば、モノシランのプラズマ分解法により、
750〜800℃の基板温度でシリコンのエピタキシャ
ル成長を行なう。
うと、内部の孔の再配列が起り、多孔質本来の特徴を失
うため、低温エピタキシャル成長が必要となる。したが
って、たとえば、モノシランのプラズマ分解法により、
750〜800℃の基板温度でシリコンのエピタキシャ
ル成長を行なう。
次に、第1図(e)に示すように、所望導電型の単結晶
半導体として、N型単結晶9957層16を主表面側か
ら多孔質シリコン層15の表面が現われるa−al線で
示した位置まで研磨などにより除去する。
半導体として、N型単結晶9957層16を主表面側か
ら多孔質シリコン層15の表面が現われるa−al線で
示した位置まで研磨などにより除去する。
これにより、単結晶シリコン基板IIに単結晶半導体島
として、N型車結晶シリコン露出部が形威される。
として、N型車結晶シリコン露出部が形威される。
次に絶縁分離するN型車結晶シリコン島17の大きさに
もよるが、たとえばN型車結晶シリコン島17の面積1
0 Q、+n×100pta、深さ204rsの場合、
たとえば950°Cウェット酸素雰囲気にて約30分の
熱処理を行ない、多孔質シリコン層15を第1図(f)
に示すように熱酸化膜18(酸化速度約22μ/分)に
変質させ、隣り合うN型車結晶シリコン島17を単結晶
シリコン基板11および隣接する単結晶シリコン島から
絶縁分離させることにより、この第1図(f)に示すよ
うな誘電体分離基板が完成する。
もよるが、たとえばN型車結晶シリコン島17の面積1
0 Q、+n×100pta、深さ204rsの場合、
たとえば950°Cウェット酸素雰囲気にて約30分の
熱処理を行ない、多孔質シリコン層15を第1図(f)
に示すように熱酸化膜18(酸化速度約22μ/分)に
変質させ、隣り合うN型車結晶シリコン島17を単結晶
シリコン基板11および隣接する単結晶シリコン島から
絶縁分離させることにより、この第1図(f)に示すよ
うな誘電体分離基板が完成する。
(発明の効果)
以上、詳細に説明したように、この発明によれば、従来
支持体層として、数100μ堆積していた多結晶シリコ
ン層を必要とせずに、単結晶半導体基板内に単結晶半導
体層を形威し、その後単結晶半導体島を互いに絶縁分離
するようにしたので、誘電体分離基板製造途中における
基板の弯曲が大幅に低減できるので、研磨精度の向上と
弯曲にょる結晶欠陥の低減ができ、素子特性の品質が向
上する。
支持体層として、数100μ堆積していた多結晶シリコ
ン層を必要とせずに、単結晶半導体基板内に単結晶半導
体層を形威し、その後単結晶半導体島を互いに絶縁分離
するようにしたので、誘電体分離基板製造途中における
基板の弯曲が大幅に低減できるので、研磨精度の向上と
弯曲にょる結晶欠陥の低減ができ、素子特性の品質が向
上する。
また、単結晶半導体島の隅角部の結晶方位は(111)
面で閉じているため、異方性エツチングによるコーナ・
アンダ・カッティング現象は生じないので、補償パター
ンを設ける必要がなくなり、したがって単結晶半導体島
寸法の最適化を図ることができる。
面で閉じているため、異方性エツチングによるコーナ・
アンダ・カッティング現象は生じないので、補償パター
ンを設ける必要がなくなり、したがって単結晶半導体島
寸法の最適化を図ることができる。
したがって、研磨過多および単結晶半導体島隅角部のコ
ーナ・アンダ・カットを考慮して設計する必要がなくな
り、内蔵素子形成領域と分gI wI域間の寸法を低減
することができるとともに、最小島寸法の縮小化が図れ
るので、単結晶半導体島領域の縮小化が可能となり、大
幅なチップの縮小化を図ることができる。
ーナ・アンダ・カットを考慮して設計する必要がなくな
り、内蔵素子形成領域と分gI wI域間の寸法を低減
することができるとともに、最小島寸法の縮小化が図れ
るので、単結晶半導体島領域の縮小化が可能となり、大
幅なチップの縮小化を図ることができる。
さらに、この発明を第2図の従来例と比べて明らかなよ
うに、単結晶半導体基板作成に費す材料も大幅に削減で
き、加えて研磨量もわずかなものですみ、研磨に要して
いた時間を大幅に短縮することが可能となる。
うに、単結晶半導体基板作成に費す材料も大幅に削減で
き、加えて研磨量もわずかなものですみ、研磨に要して
いた時間を大幅に短縮することが可能となる。
【図面の簡単な説明】
第1図(a)ないし第1図(f)はこの発明の誘電体分
離型半導体装置の製造方法の一実施例の工程断面図、第
2図(a)ないし第2図(f)は従来の誘電体分離型半
導体装置の製造方法の工程断面図である。 11・・・単結晶シリコン基板、13・・・凹溝、14
・・・P型拡散層、15・・・多孔質シリコン層、16
・・・N型単結晶シリコン層、17・・・N型車結晶シ
リコン島、18・・・熱酸化膜。 従来の工程断面図 第2図 従来の工程断面図 第2図
離型半導体装置の製造方法の一実施例の工程断面図、第
2図(a)ないし第2図(f)は従来の誘電体分離型半
導体装置の製造方法の工程断面図である。 11・・・単結晶シリコン基板、13・・・凹溝、14
・・・P型拡散層、15・・・多孔質シリコン層、16
・・・N型単結晶シリコン層、17・・・N型車結晶シ
リコン島、18・・・熱酸化膜。 従来の工程断面図 第2図 従来の工程断面図 第2図
Claims (1)
- 【特許請求の範囲】 (a)単結晶半導体基板の一方の主表面側にマスク材を
介して異方性エッチングにより凹溝を複数個形成する工
程と、 (b)前記マスク材を除去後、前記単結晶半導体基板の
前記凹溝を形成した主表面側に所望導電型の半導体層を
形成する工程と、 (c)前記半導体層を陽極処理して多孔質半導体層に変
質させる工程と、 (d)前記多孔質半導体層の主表面上に前記凹溝が埋ま
るまで所望の導電型の単結晶半導体層を形成する工程と
、 (e)前記単結晶半導体層を形成した主表面側より前記
多孔質半導体層が露出するまで前記単結晶半導体層を除
去し、単結晶半導体島を形成する工程と、 (f)前記多孔質半導体層を酸化性雰囲気中にて熱処理
し、絶縁物に変質させ、隣り合う前記単結晶半導体島間
を絶縁分離する工程と、 よりなる誘電体分離型半導体装置の製造方法。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6500694B1 (en) | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
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-
1989
- 1989-08-10 JP JP20559789A patent/JP2750163B2/ja not_active Expired - Fee Related
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US9391143B2 (en) | 2000-02-16 | 2016-07-12 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
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US7335572B2 (en) | 2000-02-16 | 2008-02-26 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
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