JPS6155252B2 - - Google Patents
Info
- Publication number
- JPS6155252B2 JPS6155252B2 JP5334281A JP5334281A JPS6155252B2 JP S6155252 B2 JPS6155252 B2 JP S6155252B2 JP 5334281 A JP5334281 A JP 5334281A JP 5334281 A JP5334281 A JP 5334281A JP S6155252 B2 JPS6155252 B2 JP S6155252B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- polycrystalline silicon
- oxide film
- shaped groove
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000005498 polishing Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005336 cracking Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
本発明は、半導体集積回路装置に用いる絶縁分
離基板の製造方法に関するものであり、更に詳し
く言えば、二酸化シリコンSiO2による誘電体分
離構造を具えた絶縁分離基板の製造方法に関する
ものである。 誘電体分離技術は、容量が小さいので高速の集
積回路に適していること、耐圧が大きいので高電
圧の集積回路またはパワーICに適しているこ
と、ラツチアツプがないので相補化が容易である
こと、部分金拡散が可能であること、高集積度が
得られること、などといつた特長を有しており、
広範囲に利用することができる。 第１図は従来の誘電体分離基板の製造方法を示
したものである。単結晶シリコンの基板１０の表
面に酸化膜１１を形成し、この酸化膜１１を部分
的に除去して単結晶シリコンの基板１０の表面を
露出させる(B)。この基板１０の表面は（100）面
が選択されている。酸化膜１１をマスクとして基
板１０をエツチングすると、結晶軸の異方性によ
つてＶ字形の溝が形成される(C)。次に、Ｖ字形の
溝の表面を酸化する(D)。このとき、基板の裏面に
も図示しないが、酸化膜が形成される。続いてこ
の表面にシリコンを堆積させると、酸化膜１１の
表面であるので多結晶シリコン１２が成長する。
このとき、裏面にも厚さは表面より小さいが、同
じ多結晶シリコン１２が成長する(E)。最後に、基
板１０の裏面から研磨を行なつて、酸化膜１１が
露出するようにすれば、単結晶シリコンの複数の
島１３が得られる。 上記のようにして誘電体分離基板を製造する際
に大きな問題として、基板の反りがある。すなわ
ち、多結晶シリコン層側に基板が反つてしまつ
て、その反りの大きさは30μｍから80μｍにもな
る。この反りが、誘電体分離基板の歩留を低下さ
せるとともに、そこに形成する素子の特性を劣化
させる大きな要因となつている。それらの問題を
列記すると、基板の反りのストレスによつて基
板が割れたり、ひびが生じる、研磨時に基板の
割れやひびが生じ易くなる、基板の反りによる
歪みが原因で漏れ電流を生じる、単結晶の島の
深さが不均一となり、その中に形成される素子の
電気的特性に差が生じる、などといつたものであ
る。 本発明は、上記のような問題を解決して、反り
の少ない誘電体分離基板を得ることを目的とす
る。 前記のような基板の反りの原因は幾つかある。 第一に、600℃〜1200℃の高温で堆積された多
結晶シリコンが室温まで冷えるときの、二酸化シ
リコンSiO2の誘電体膜と多結晶シリコン及び単
結晶シリコンとの熱膨張係数の差がある点であ
る。通常、多結晶シリコンの熱膨張係数が大きい
ので冷えるときの収縮の度合も大きくなる。 第二に、多結晶シリコンのグレインの大きさが
深部と表面で異なつており、堆積時の高温から室
温に下がるときに、表面のポーラスの多結晶がア
ニール効果によつて密度を増すことである。この
ときに反りが発生する。 また、第三に、多結晶シリコンの堆積の際に、
多結晶シリコンはＶ字形の溝内ではウエハ表面に
平行に成長するが、厚みが増すに従つて成長方向
は垂直になつてギヤツプ、すき間が増してポーラ
スとなることである。 本発明は、主として上記の第一の原因を取り除
くことによつて基板の反りを小さくするものであ
る。すなわち、基板の表面と裏面の双方にできる
層の熱膨張係数を適宜に選択することによつて上
記の目的を達成するものである。 本発明を実施するにあたつて使用される種々の
膜の（線）熱膨張係数について次表に記してお
く。
離基板の製造方法に関するものであり、更に詳し
く言えば、二酸化シリコンSiO2による誘電体分
離構造を具えた絶縁分離基板の製造方法に関する
ものである。 誘電体分離技術は、容量が小さいので高速の集
積回路に適していること、耐圧が大きいので高電
圧の集積回路またはパワーICに適しているこ
と、ラツチアツプがないので相補化が容易である
こと、部分金拡散が可能であること、高集積度が
得られること、などといつた特長を有しており、
広範囲に利用することができる。 第１図は従来の誘電体分離基板の製造方法を示
したものである。単結晶シリコンの基板１０の表
面に酸化膜１１を形成し、この酸化膜１１を部分
的に除去して単結晶シリコンの基板１０の表面を
露出させる(B)。この基板１０の表面は（100）面
が選択されている。酸化膜１１をマスクとして基
板１０をエツチングすると、結晶軸の異方性によ
つてＶ字形の溝が形成される(C)。次に、Ｖ字形の
溝の表面を酸化する(D)。このとき、基板の裏面に
も図示しないが、酸化膜が形成される。続いてこ
の表面にシリコンを堆積させると、酸化膜１１の
表面であるので多結晶シリコン１２が成長する。
このとき、裏面にも厚さは表面より小さいが、同
じ多結晶シリコン１２が成長する(E)。最後に、基
板１０の裏面から研磨を行なつて、酸化膜１１が
露出するようにすれば、単結晶シリコンの複数の
島１３が得られる。 上記のようにして誘電体分離基板を製造する際
に大きな問題として、基板の反りがある。すなわ
ち、多結晶シリコン層側に基板が反つてしまつ
て、その反りの大きさは30μｍから80μｍにもな
る。この反りが、誘電体分離基板の歩留を低下さ
せるとともに、そこに形成する素子の特性を劣化
させる大きな要因となつている。それらの問題を
列記すると、基板の反りのストレスによつて基
板が割れたり、ひびが生じる、研磨時に基板の
割れやひびが生じ易くなる、基板の反りによる
歪みが原因で漏れ電流を生じる、単結晶の島の
深さが不均一となり、その中に形成される素子の
電気的特性に差が生じる、などといつたものであ
る。 本発明は、上記のような問題を解決して、反り
の少ない誘電体分離基板を得ることを目的とす
る。 前記のような基板の反りの原因は幾つかある。 第一に、600℃〜1200℃の高温で堆積された多
結晶シリコンが室温まで冷えるときの、二酸化シ
リコンSiO2の誘電体膜と多結晶シリコン及び単
結晶シリコンとの熱膨張係数の差がある点であ
る。通常、多結晶シリコンの熱膨張係数が大きい
ので冷えるときの収縮の度合も大きくなる。 第二に、多結晶シリコンのグレインの大きさが
深部と表面で異なつており、堆積時の高温から室
温に下がるときに、表面のポーラスの多結晶がア
ニール効果によつて密度を増すことである。この
ときに反りが発生する。 また、第三に、多結晶シリコンの堆積の際に、
多結晶シリコンはＶ字形の溝内ではウエハ表面に
平行に成長するが、厚みが増すに従つて成長方向
は垂直になつてギヤツプ、すき間が増してポーラ
スとなることである。 本発明は、主として上記の第一の原因を取り除
くことによつて基板の反りを小さくするものであ
る。すなわち、基板の表面と裏面の双方にできる
層の熱膨張係数を適宜に選択することによつて上
記の目的を達成するものである。 本発明を実施するにあたつて使用される種々の
膜の（線）熱膨張係数について次表に記してお
く。
【表】
上記の表と図面を参照して、以下、本発明の実
施例につき説明する。 第２図は、本発明による絶縁分離基板の製造方
法を示す正面断面図である。 単結晶シリコンの基板２０を表面が（100）面
となるように研磨する(A)。基板２０の表面に酸化
膜２１ａを形成し、Ｖ字形の溝を形成する部分を
エツチングして基板２０の表面を露出させる。こ
のとき、基板２０の裏面にも酸化膜２１ｂを形成
して、同様にＶ字形の溝を形成する部分をエツチ
ングして基板２０を露出させる(B)。裏面の酸化膜
を除去する部分、すなわち、後にＶ字形の溝が形
成される部分は、表面のＶ字形の溝の位置と一致
しなければならないものではなく、溝の密度が同
じになるようにすれば良い。 酸化膜２１をマスクとしてシリコン基板２０を
エツチングすると、異方性エツチングによつて基
板２０の露出した位置にＶ字形の溝２２が形成さ
れる(C)。Ｖ字形の溝２２は表面と裏面に同じ割合
で分布するように形成するが、マスクのパターン
によつて溝の幅と深さは決定されるので、酸化膜
２１のパターンを形成するときに同じ面積の基板
が露出するようにしておけば良い。次に、表面の
Ｖ字形の溝２２のシリコン基板２０が露出した部
分を酸化して、Ｖ字形の溝を含む基板表面が酸化
膜２１で覆われるようにする(D)。このとき、図に
示されているように、裏面のＶ字形の溝の部分の
基板表面にも酸化膜が形成されるようにしても良
いし、実際の製造にあたつてはその方が製造が容
易である。ここで形成される表面の酸化膜２１は
単結晶シリコンの島を絶縁するために用いられる
が、後の多結晶シリコン層の成長のためにも必要
なものである。 次に、基板２０の裏面に酸化膜２１よりも熱膨
張率の大きな物質の膜２４を形成する(E)。酸化膜
２１には一般には二酸化シリコン（SiO2）を用い
るが、SiO2よりも熱膨張率の大きい物質として
は、前記の表にも示したように、酸化アルミウム
（Al2O3）、タングステン（Ｗ）、チタン（Ti）、酸
化チタン（TiO2）、モリブデン（Mo）などが適
している。これらの物質の膜２４は、基板２０の
表面に直接形成しても良いし、酸化膜２１上に形
成しても良い。 酸化膜２１で覆われた単結晶シリコン基板２０
の表面にシリコンを成長させると、多結晶シリコ
ン２３ａが表面に堆積し成長する(F)。通常400μ
ｍ程度の厚みを有するように形成されるが、この
とき、裏面にも多結晶シリコン２３ｂが堆積し成
長する多結晶シリコン２３ｂの厚みは80μｍ程度
となる。 所定の厚さの多結晶シリコン２３ａを堆積させ
た後、シリコン基板２０を裏面、すなわち薄い多
結晶シリコン側から研磨して、酸化膜２１が露出
するようにする(G)。これによつて、多結晶シリコ
ン２３によつて支持され、酸化膜２１によつて絶
縁分離された単結晶シリコンの島２０′が形成さ
れることになる。 多結晶シリコンを高温で堆積した後、室温まで
下げるときに多結晶シリコンが収縮することによ
つて基板の反りが生じることは前記の通りである
が、基板の表面にもＶ字形の溝を形成して熱膨張
率の大きな物質の膜を形成するので、表面では多
結晶シリコンの収縮が生じ、裏面においてはその
膜の収縮が生じる。通常は表面の多結晶シリコン
と裏面の多結晶シリコンの収縮の差によつて反り
が生じる。表面で多結晶シリコンが収縮すること
によつて生じる基板の反りを、裏面の当該膜の収
縮によつて裏面の収縮率を高めて補償するもので
ある。裏面の収縮は当該膜だけではなく、多結晶
シリコンにおいても生じるが、裏面の多結晶シリ
コンの厚みは表面の数分の１であるので、当該膜
を形成することによつて裏面の収縮率を高めるよ
うにして表面の収縮率に近づけるものである。裏
面にもＶ字形の溝を形成してあるので、多結晶シ
リコンの基板表面に平行な方向への収縮を大きく
することもできる。そのために、表面だけが大き
く反ることはなくなり、表面と裏面との収縮率の
差によつて反りの方向と量が決定される。膜の厚
みを適当に選択することによつて、反りの量を調
整することもできる。 室温まで下がつて安定した状態で研磨を行なえ
ば、基板の反りが非常に少ない状態で研磨を行な
うことができる。 本発明によれば、多結晶シリコンの堆積後に温
度を下げるとき、ウエハの反りに起因するストレ
スによつてウエハが割れたり、ひびを生じたりす
ることを防止できる。 また、研磨のときの割れやひびの発生も大幅に
減少させることができる。 以上の様に、製造上の歩留が改善されるだけで
なく、次のような素子の特性上の利点もある。 第１は、ウエハの反りによる歪みが原因となる
漏れ電流が少くなり、ノイズが減少する点であ
る。 次に、各々の単結晶のシリコンの島の深さが均
一となり、そこに形成される素子の特性も均一化
される点である。
施例につき説明する。 第２図は、本発明による絶縁分離基板の製造方
法を示す正面断面図である。 単結晶シリコンの基板２０を表面が（100）面
となるように研磨する(A)。基板２０の表面に酸化
膜２１ａを形成し、Ｖ字形の溝を形成する部分を
エツチングして基板２０の表面を露出させる。こ
のとき、基板２０の裏面にも酸化膜２１ｂを形成
して、同様にＶ字形の溝を形成する部分をエツチ
ングして基板２０を露出させる(B)。裏面の酸化膜
を除去する部分、すなわち、後にＶ字形の溝が形
成される部分は、表面のＶ字形の溝の位置と一致
しなければならないものではなく、溝の密度が同
じになるようにすれば良い。 酸化膜２１をマスクとしてシリコン基板２０を
エツチングすると、異方性エツチングによつて基
板２０の露出した位置にＶ字形の溝２２が形成さ
れる(C)。Ｖ字形の溝２２は表面と裏面に同じ割合
で分布するように形成するが、マスクのパターン
によつて溝の幅と深さは決定されるので、酸化膜
２１のパターンを形成するときに同じ面積の基板
が露出するようにしておけば良い。次に、表面の
Ｖ字形の溝２２のシリコン基板２０が露出した部
分を酸化して、Ｖ字形の溝を含む基板表面が酸化
膜２１で覆われるようにする(D)。このとき、図に
示されているように、裏面のＶ字形の溝の部分の
基板表面にも酸化膜が形成されるようにしても良
いし、実際の製造にあたつてはその方が製造が容
易である。ここで形成される表面の酸化膜２１は
単結晶シリコンの島を絶縁するために用いられる
が、後の多結晶シリコン層の成長のためにも必要
なものである。 次に、基板２０の裏面に酸化膜２１よりも熱膨
張率の大きな物質の膜２４を形成する(E)。酸化膜
２１には一般には二酸化シリコン（SiO2）を用い
るが、SiO2よりも熱膨張率の大きい物質として
は、前記の表にも示したように、酸化アルミウム
（Al2O3）、タングステン（Ｗ）、チタン（Ti）、酸
化チタン（TiO2）、モリブデン（Mo）などが適
している。これらの物質の膜２４は、基板２０の
表面に直接形成しても良いし、酸化膜２１上に形
成しても良い。 酸化膜２１で覆われた単結晶シリコン基板２０
の表面にシリコンを成長させると、多結晶シリコ
ン２３ａが表面に堆積し成長する(F)。通常400μ
ｍ程度の厚みを有するように形成されるが、この
とき、裏面にも多結晶シリコン２３ｂが堆積し成
長する多結晶シリコン２３ｂの厚みは80μｍ程度
となる。 所定の厚さの多結晶シリコン２３ａを堆積させ
た後、シリコン基板２０を裏面、すなわち薄い多
結晶シリコン側から研磨して、酸化膜２１が露出
するようにする(G)。これによつて、多結晶シリコ
ン２３によつて支持され、酸化膜２１によつて絶
縁分離された単結晶シリコンの島２０′が形成さ
れることになる。 多結晶シリコンを高温で堆積した後、室温まで
下げるときに多結晶シリコンが収縮することによ
つて基板の反りが生じることは前記の通りである
が、基板の表面にもＶ字形の溝を形成して熱膨張
率の大きな物質の膜を形成するので、表面では多
結晶シリコンの収縮が生じ、裏面においてはその
膜の収縮が生じる。通常は表面の多結晶シリコン
と裏面の多結晶シリコンの収縮の差によつて反り
が生じる。表面で多結晶シリコンが収縮すること
によつて生じる基板の反りを、裏面の当該膜の収
縮によつて裏面の収縮率を高めて補償するもので
ある。裏面の収縮は当該膜だけではなく、多結晶
シリコンにおいても生じるが、裏面の多結晶シリ
コンの厚みは表面の数分の１であるので、当該膜
を形成することによつて裏面の収縮率を高めるよ
うにして表面の収縮率に近づけるものである。裏
面にもＶ字形の溝を形成してあるので、多結晶シ
リコンの基板表面に平行な方向への収縮を大きく
することもできる。そのために、表面だけが大き
く反ることはなくなり、表面と裏面との収縮率の
差によつて反りの方向と量が決定される。膜の厚
みを適当に選択することによつて、反りの量を調
整することもできる。 室温まで下がつて安定した状態で研磨を行なえ
ば、基板の反りが非常に少ない状態で研磨を行な
うことができる。 本発明によれば、多結晶シリコンの堆積後に温
度を下げるとき、ウエハの反りに起因するストレ
スによつてウエハが割れたり、ひびを生じたりす
ることを防止できる。 また、研磨のときの割れやひびの発生も大幅に
減少させることができる。 以上の様に、製造上の歩留が改善されるだけで
なく、次のような素子の特性上の利点もある。 第１は、ウエハの反りによる歪みが原因となる
漏れ電流が少くなり、ノイズが減少する点であ
る。 次に、各々の単結晶のシリコンの島の深さが均
一となり、そこに形成される素子の特性も均一化
される点である。
第１図は従来の絶縁分離基板の製造方法を示す
正面断面図、第２図は本発明による絶縁分離基板
の製造方法を示す正面断面図である。 １０，２０……単結晶シリコン基板、１１，２
１……酸化膜、１２，２３……多結晶シリコン、
２４……膜。
正面断面図、第２図は本発明による絶縁分離基板
の製造方法を示す正面断面図である。 １０，２０……単結晶シリコン基板、１１，２
１……酸化膜、１２，２３……多結晶シリコン、
２４……膜。
Claims (1)
- １ 単結晶シリコン基板の表面にＶ字形の溝を形
成し、該Ｖ字形の溝を含む単結晶シリコン表面に
酸化膜を形成し、該酸化膜上に多結晶シリコン層
を形成し、該単結晶シリコン基板を研磨して複数
の単結晶シリコンの島を形成する絶縁分離基板の
製造方法において、該Ｖ字形の溝を形成する単結
晶シリコン基板の裏面にも対向するＶ字形の溝を
形成し、該裏面に形成したＶ字形の溝の表面には
該酸化膜よりも熱膨張率の高い物質の膜を形成
し、該裏面にも多結晶シリコン層を形成し、該単
結晶シリコン基板を裏面から研磨して複数の単結
晶シリコンの島を形成することを特徴とする絶縁
分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334281A JPS57167655A (en) | 1981-04-08 | 1981-04-08 | Manufacture of insulating isolation substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334281A JPS57167655A (en) | 1981-04-08 | 1981-04-08 | Manufacture of insulating isolation substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57167655A JPS57167655A (en) | 1982-10-15 |
| JPS6155252B2 true JPS6155252B2 (ja) | 1986-11-27 |
Family
ID=12940087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5334281A Granted JPS57167655A (en) | 1981-04-08 | 1981-04-08 | Manufacture of insulating isolation substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57167655A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2566175B2 (ja) * | 1990-04-27 | 1996-12-25 | セイコー電子工業株式会社 | 半導体装置及びその製造方法 |
| US6067062A (en) * | 1990-09-05 | 2000-05-23 | Seiko Instruments Inc. | Light valve device |
| JPH0824193B2 (ja) * | 1990-10-16 | 1996-03-06 | 工業技術院長 | 平板型光弁駆動用半導体装置の製造方法 |
| US5347154A (en) * | 1990-11-15 | 1994-09-13 | Seiko Instruments Inc. | Light valve device using semiconductive composite substrate |
| US5618739A (en) * | 1990-11-15 | 1997-04-08 | Seiko Instruments Inc. | Method of making light valve device using semiconductive composite substrate |
| TW214603B (en) * | 1992-05-13 | 1993-10-11 | Seiko Electron Co Ltd | Semiconductor device |
| JP3526058B2 (ja) * | 1992-08-19 | 2004-05-10 | セイコーインスツルメンツ株式会社 | 光弁用半導体装置 |
| US5633176A (en) * | 1992-08-19 | 1997-05-27 | Seiko Instruments Inc. | Method of producing a semiconductor device for a light valve |
| JPH0798460A (ja) | 1992-10-21 | 1995-04-11 | Seiko Instr Inc | 半導体装置及び光弁装置 |
| CN106098629B (zh) * | 2016-07-21 | 2019-02-19 | 深圳市华星光电技术有限公司 | Tft基板及其制作方法 |
-
1981
- 1981-04-08 JP JP5334281A patent/JPS57167655A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57167655A (en) | 1982-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2685819B2 (ja) | 誘電体分離半導体基板とその製造方法 | |
| US4576851A (en) | Semiconductor substrate | |
| JPS6155252B2 (ja) | ||
| JPH0799239A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2699359B2 (ja) | 半導体基板の製造方法 | |
| US3974006A (en) | Method of obtaining high temperature resistant assemblies comprising isolated silicon islands bonded to a substrate | |
| US4411060A (en) | Method of manufacturing dielectrically-isolated single-crystal semiconductor substrates | |
| JPS6152983B2 (ja) | ||
| JPS6155251B2 (ja) | ||
| JPH0488657A (ja) | 半導体装置とその製造方法 | |
| JPH03265153A (ja) | 誘電体分離基板およびこれを用いた半導体集積回路装置 | |
| JPS5918654A (ja) | 誘電体分離基板の製造方法 | |
| JP2681420B2 (ja) | 誘電体基板の製造方法 | |
| JPS6265317A (ja) | 半導体単結晶膜形成のためのウエハ構造 | |
| JPH04361555A (ja) | 半導体基板 | |
| JPS59121823A (ja) | 単結晶シリコン膜形成法 | |
| JPS6252923A (ja) | 誘電体による半導体層の絶縁分離方法 | |
| JPS5821854A (ja) | 半導体回路素子 | |
| JPH0212854A (ja) | 誘電体分離型半導体集積回路基板の製造方法 | |
| JPH07112007B2 (ja) | 誘電体分離基板およびその製造方法 | |
| JPS6221269B2 (ja) | ||
| JPH05175325A (ja) | 誘電体分離基板及びその製造方法 | |
| JPS6226182B2 (ja) | ||
| JPS61144037A (ja) | 半導体装置およびその製造方法 | |
| JPS6095936A (ja) | 半導体基体の製造方法 |