JPS6095936A - 半導体基体の製造方法 - Google Patents

半導体基体の製造方法

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JPS6095936A
JPS6095936A JP20380883A JP20380883A JPS6095936A JP S6095936 A JPS6095936 A JP S6095936A JP 20380883 A JP20380883 A JP 20380883A JP 20380883 A JP20380883 A JP 20380883A JP S6095936 A JPS6095936 A JP S6095936A
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crystal
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semiconductor substrate
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和彦 山本
Shinzaburo Iwabuchi
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Toshiba Corp
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体基体特にＳ　ＯＩ　（５ｉｌｉｃｏｎｏ
ｎ　１ｎｓｕｌａｔｏｒ　）基体の製造方法に関する。
〔発明の技術的背景〕
周知の如く、半都体累子の製造に際しては例えは８０８
　（８ｉ１ｉｃｏｎ　ｏｎ　５ａｐｐＨｉｎｅ　）基体
が用いられている。かかるＳＯ８基体は、通゛帛サファ
イア基板（ウェハ）の表面を十分平滑処理した後、該基
板表面に気相成長により薄い単結晶シリコン層を形成す
ることによって製造される。
〔背景技術の問題点〕
しかしながら、従来技術によれは、単結晶シリコン層の
結晶性に問題が生じ、結晶欠陥の発生や電気的特性の劣
化を招く。これは、気相成長過程の初期においてはウェ
ハの結晶構造の影響を受け１本来の結晶構造をとりにく
いことに起因する。つまり、結晶構造の完全さが得られ
るまでには、数百＾程度の１Ａ厚を必要とする。
このため、単結晶シリコン層の上層には完全結晶層が形
成されるが、下層の不完全結晶層の影特を受け完全結晶
層に結晶欠陥を生じやすく。
不完全結晶層ではリーク電流が増大する等の電気的特性
が劣化し半導体基板に素子を形成した場合、素子の高速
化、高密度化の妨げとなっている。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので。
結晶欠陥の発生や電気的特性の劣化な明止し。
素子の高速化、高密度化が可能な半導体基体の製造方法
を提供することを目的とするものである。
〔発明の概、要〕
本発明は１表面が十分平滑に形成された単心休層と表面
が平滑に形成された絶縁性基板を。
平滑表面が相接１−るように軍ねた後、熱圧着すること
によって前述した目的を達成することを図ったものであ
る。即ち１表面が研磨により十分に平滑に形成された半
ｉ４４体層と１表面が研磨により十分に平滑に形成され
た絶縁性基板とを別々の工程で作製した後、両者を熱圧
着して一体化して従来の如く成長初期に半導体基板の結
晶構造に左右される不完全結晶層の発生を回避し、完全
結晶状態の半扉体層を有する半導体基体を形成するもの
である。
〔発明の実施例〕
以下１本発明の一実施例を第１図（ａｌ〜（ｃｌを診照
して説明する。
まず、半導体基板としての例えば砒素を高り度にドープ
した比抵抗０．００２　ｃｎｔのシリコン単結晶基板ｌ
の表面をミラー６）ｊ磨した、つづいて、この基板１上
に一般的な気相成長技術により半扉体層としての厚さ０
．５μｍのシリコン単結晶１ｉ”ｊ２を成長させた（　
ｆｉｇ　ｌ　（ａｌ示）。次いで。
上記と同様に表面がミラー研磨された絶縁性基板として
の５ｉｕ２，４．板３を用怠し、この基板３の表面上に
前記基板ｌを該基板Ｉの単結晶ｊｉご２が８１０．基板
３の表面と接１゛るように重ねた。しかる１叉、ｌＸｌ
０　ｔｏｒｒの真Ｖ中で９５０℃、５００ノ／　ｃｙｄ
の条件で１時間熱圧着を行なった（第１図（ｂ）図示）
。更に、降温を行なった後、不純物ｄ要用によりエツチ
ング速度に選択性のあるフッ硝酸系エツチング液を用い
。
ｉ’＋：Ｊ記シリコン単結晶基板ｌを除去して半導体基
体を製造した。なお、上記エツチング液には。
ＨＦ：ｌｌＮＯ３：Ｃｌ−１３ＣＯＯＨ＝　ｌ：　３：
８を用い、このときのエツチング速度は□シリコン単結
晶基板ｌで２．３μｔｎ／ｍ　ｉ　ｎ　、シリコン単結
晶層２でほぼ零であった（第１図（Ｃ１図示）。
しかして、本発明によれば、シリコン単結晶層２を有す
るシリコン単結晶基板１と８ｉ０゜基板３とを別々の工
程で作製した後、これらを熱圧着しシリコン単結晶基板
ｌを選択的にエツチングするため、従来と比べ結晶性が
完全なシリコン単結晶層２を得ることができる。
従って、従来画題となっていた結晶欠陥や電気特性の劣
化を阻止し、素子の高速化、高密度化が可能となる。な
お、上記実施例において、シリコン単結晶層２と８ｉ０
．基板３との熱圧着ｉＩＩ後のラッピングした断面を顕
微鏡で撮影したところ、第２図（ａｌ　、　（ｂ）に示
す模式図が得られた。ここで、同図（ａｌは熱圧着面の
状態を、同図（ｂｌは熱圧着後の状態を夫々示す。同図
（ａ）　、　（ｂｌより、熱圧着面はシリコン単結晶層
２と５ｔＯ２基板３間に境界面４が存在したが、熱圧着
後はこの境界面４が完全に消失していることが確認でき
る。また、サファイア晶板上に厚キ０．３μｎ１のシリ
コン単結晶層を設けたＳＯ８基体を、従来の気相成長法
と本発明法により作製し、一定距離を隔てて設けた拡“
故電極間のリーク電流をｉｌｉ’Ｊ定したところ、電流
値は本発明によるものが２桁の減少を示した。これによ
り１本発明法が従来の場合と比べて侵れていることが確
認できる。− なお、上記実施例では、シリコン単結晶層が形成された
シリコン単結晶基板とＳｔＯ，基板とを熱圧着したが、
シリコン単結晶層が厚い場合にはシリコン単結晶のみを
ＳｔＯ，基板に熱圧着してもよい。また、上記実施例で
は、シリコン単結晶板を用いたが、これに限定されるも
のではない。
〔発明の効果〕
以上詳赴した如く本発明によれは、結晶性の完全な半堺
体層を絶縁基板とは別個に用意した後、両者を一体形成
することによって、半扉体層の結晶欠陥の発生や電気的
特性の劣化を阻止し、素子の高速化、高密度が可能な半
導体基体を製造する方法を提供できるものである。
【図面の簡単な説明】
第１図伸）〜（Ｃ１は本発明の一実施例に係る半導体基
体の製造方法を工わ１順に示す断面［シ」、第２し１（
ａ）はシリコン単結晶層とＳｉｎ、基板との熱圧￥３０
１Ｘのラッピングした断面を顕微鋳で撮影した状態を示
す模式図、同図（ｂ）はシリコン単結晶層とＳｉＯ□基
板との熱圧着後のラッピングした［０１面を顕微鎧て撮
影した状態を示す模式図である。 Ｉ・・・シリコン（１５結晶基板（半導体基板）、２・
・・シリコン中結晶脂（半折、体層）、３・・・Ｓ　ｉ
　Ｏ□基板（絶訟性躯板）、４・・・境界面。 出願人代理人　弁理士　鈴　江　武　豚第１　閃

Claims (1)

  1. 【特許請求の範囲】 （１１表面が十分平滑に形成された半導体層と表面が平
    滑に形成された絶縁性基板を、平滑表面が相接するよう
    に重ねた後、熱圧着する工程を具倫することを特徴とす
    る半導体基体の製造方法。 （２）半導体層がシリコン層であることを特徴とする特
    許請求の範囲第１項記載の半導体基体の製造方法。
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Publication number Priority date Publication date Assignee Title
JPS61294846A (ja) * 1985-06-20 1986-12-25 フィリップス　エレクトロニクス　ネムローゼ　フェンノートシャップ 半導体デバイスの製造方法
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