JPS61276361A - 複合半導体基体の製造方法 - Google Patents
複合半導体基体の製造方法Info
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- JPS61276361A JPS61276361A JP11811485A JP11811485A JPS61276361A JP S61276361 A JPS61276361 A JP S61276361A JP 11811485 A JP11811485 A JP 11811485A JP 11811485 A JP11811485 A JP 11811485A JP S61276361 A JPS61276361 A JP S61276361A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造に用いられる半導体１体、特
に例エバＳｏ ｌ （５ｉｌｉｃｏｎ ｏｎＩ ｎ５
Ｉａｔｏｒ ）のように異なる結晶構造が積層された複
合半導体基体を製造する方法の改良に係る。
に例エバＳｏ ｌ （５ｉｌｉｃｏｎ ｏｎＩ ｎ５
Ｉａｔｏｒ ）のように異なる結晶構造が積層された複
合半導体基体を製造する方法の改良に係る。
例えばサファイア基板上のシリコン単結晶層中にトラン
ジスタ等の素子を形成したＳｏｌ半導体装置は、寄生容
量を低減でき、また素子の微細化にも適するといった長
所を有している。このようなＳＯＩ半導体装置の製造に
は、当然ながら通常の半導体単結晶基板ではなく、絶縁
基板上に半導体層を設けた結晶構造の異なった二層構造
の複合半導体基体が必要になる。このような複合半導体
基体の製造方法としては、従来機の二つの方法が知られ
ている。
ジスタ等の素子を形成したＳｏｌ半導体装置は、寄生容
量を低減でき、また素子の微細化にも適するといった長
所を有している。このようなＳＯＩ半導体装置の製造に
は、当然ながら通常の半導体単結晶基板ではなく、絶縁
基板上に半導体層を設けた結晶構造の異なった二層構造
の複合半導体基体が必要になる。このような複合半導体
基体の製造方法としては、従来機の二つの方法が知られ
ている。
第一の方法はへテロエピタキシャル成長法によるもので
、基板となる°ウェハー（例えばサファイア基板等の絶
縁基板）の表面を充分に平滑化し、その上に高温で半導
体１１１層を気相成長させるものである。
、基板となる°ウェハー（例えばサファイア基板等の絶
縁基板）の表面を充分に平滑化し、その上に高温で半導
体１１１層を気相成長させるものである。
第二の方法は出願人が特願昭５８−２０３８０８号とし
て先に出願したもので、結晶構造の異なる二つのウェハ
ー（例えば５ｉ０２基板とシリコン基板）の表面を充分
に平滑化し、両面を熱圧着して複合基体とする方法であ
る。
て先に出願したもので、結晶構造の異なる二つのウェハ
ー（例えば５ｉ０２基板とシリコン基板）の表面を充分
に平滑化し、両面を熱圧着して複合基体とする方法であ
る。
上記従来の製造方法のうち、ヘテロエピタキシャル成長
法による製造方法では、半導体薄膜層（気相成長層）の
結晶性が優れないという問題がある。これは気相成長初
期の層が下地構造の影響を受け、完全な結晶構造をとり
難いからである。
法による製造方法では、半導体薄膜層（気相成長層）の
結晶性が優れないという問題がある。これは気相成長初
期の層が下地構造の影響を受け、完全な結晶構造をとり
難いからである。
従って、下地構造との界面から数十〜酋原子層において
は不完全な結晶層となり、またこれに続く層でも、結晶
性は全体的に向上するものの結晶欠陥を生じ易い。この
ため例えば漏洩電流の増加等、電気的特性の劣化を生じ
ている。
は不完全な結晶層となり、またこれに続く層でも、結晶
性は全体的に向上するものの結晶欠陥を生じ易い。この
ため例えば漏洩電流の増加等、電気的特性の劣化を生じ
ている。
他方、従来の熱圧着法では圧着時における雰囲気の影響
を受け、汚染物質の取込み等を生じる問題がある。特に
、圧着面における吸着ガスの存在は、素子作製後の製造
歩留や漏洩洩電流（Ｓｏｌ構造素子の場合にはバックチ
ャンネルリーク電流）の増大をもたらしている。
を受け、汚染物質の取込み等を生じる問題がある。特に
、圧着面における吸着ガスの存在は、素子作製後の製造
歩留や漏洩洩電流（Ｓｏｌ構造素子の場合にはバックチ
ャンネルリーク電流）の増大をもたらしている。
本発明は上記事情に鑑みてなされたもので、結晶欠陥の
発生や電気的特性の劣化を阻止して複合半導体基体を製
造する方法を提供することにより、良好な製造歩留で、
高速性に優れた高密度の半導体装置の製造を可能にしよ
うとするものである。
発生や電気的特性の劣化を阻止して複合半導体基体を製
造する方法を提供することにより、良好な製造歩留で、
高速性に優れた高密度の半導体装置の製造を可能にしよ
うとするものである。
本発明による複合半導体装置の製造方法は、表面が充分
平滑に形成され且つ該表面に酸化膜等の絶縁層を形成し
た半導体層と、表面が平滑に形成された絶縁基板とを、
平滑面が相接するように重ねた後、両者を一体に熱圧着
するようにしたことを特徴とするものである。
平滑に形成され且つ該表面に酸化膜等の絶縁層を形成し
た半導体層と、表面が平滑に形成された絶縁基板とを、
平滑面が相接するように重ねた後、両者を一体に熱圧着
するようにしたことを特徴とするものである。
即ち、研磨により表面が充分に平滑に形成され且つ酸化
膜を設けた半導体層と、表面が研磨により充分に平滑に
形成された絶縁性基板とを別々の工程で作製した後、両
者を熱圧着して一体化することで、従来の問題は何れも
解決することができる。まず、本発明はへテロエピタキ
シャル法を用いないから、結晶構造の異なる基板の影響
を受けて成長初期に不完全な結晶層が形成されるという
問題は生じない。また、熱注看する前に半導体層表面に
酸化膜等を形成して保護することにより、熱圧着時の汚
染等で不安定な半導体層／絶縁基板界面の発生を回避す
ることができる。
膜を設けた半導体層と、表面が研磨により充分に平滑に
形成された絶縁性基板とを別々の工程で作製した後、両
者を熱圧着して一体化することで、従来の問題は何れも
解決することができる。まず、本発明はへテロエピタキ
シャル法を用いないから、結晶構造の異なる基板の影響
を受けて成長初期に不完全な結晶層が形成されるという
問題は生じない。また、熱注看する前に半導体層表面に
酸化膜等を形成して保護することにより、熱圧着時の汚
染等で不安定な半導体層／絶縁基板界面の発生を回避す
ることができる。
以下、第１図（Ａ）〜（Ｄ）を参照して本発明の一実施
例を説明する。
例を説明する。
（１）まず、砒素を高濃度にドープした比抵抗０．００
２０・１のシリコン単結晶基板１の表面をミラー研磨し
た後、該ミラー面上に一般的な気相成長技術により膜厚
Ｏ０Ｓ、のシリコン単結晶層２を成長させた（第１図（
Ａ）図示）。
２０・１のシリコン単結晶基板１の表面をミラー研磨し
た後、該ミラー面上に一般的な気相成長技術により膜厚
Ｏ０Ｓ、のシリコン単結晶層２を成長させた（第１図（
Ａ）図示）。
（２次に、上記第１図（Ａ）のウェハーを８５０℃の乾
燥雰囲気中で熱処理することにより、前記シリコン単結
晶層２の表面およびシリコン基板１の裏面に膜厚０．０
１５ ｔｔｍの熱酸化膜３を形成した（第１図（Ｂ）図
示）。
燥雰囲気中で熱処理することにより、前記シリコン単結
晶層２の表面およびシリコン基板１の裏面に膜厚０．０
１５ ｔｔｍの熱酸化膜３を形成した（第１図（Ｂ）図
示）。
（３次に、別に用意したたＳｉＯ２基板４のミラー研磨
面に、上記ウェハーのシリコン単結晶層表面に形成され
た酸化１１３を接して重ね合せる。
面に、上記ウェハーのシリコン単結晶層表面に形成され
た酸化１１３を接して重ね合せる。
そして、ｌＸｌ０−’ｔｏｒｒの真空中において１００
０℃、 ５００ Ｑ／１ｙａ２の条件で１時間熱圧着を
行ない、両者を一体化した後に降温した。
０℃、 ５００ Ｑ／１ｙａ２の条件で１時間熱圧着を
行ない、両者を一体化した後に降温した。
（４次に、Ｓｌに対するエツチング速度が不純物濃度に
よって異なるフッ酸系エツチング液を用い、前記高濃度
に砒素ドープされたシリコン基板１を除去することによ
り目的とする複合半導体基板を得た（第１図（Ｄ）図示
）。なお上記エツチング液としてはＨＦ ：ＨＮＯ３：
ＣＨ３Ｃ００Ｈ＝１：３：８の混酸を用いた。そのエツ
チング速度はシリコン単結晶基板１で２，３ ｐｎ／
ｍｉｎ 、シリコン単結晶層２では略零であった。
よって異なるフッ酸系エツチング液を用い、前記高濃度
に砒素ドープされたシリコン基板１を除去することによ
り目的とする複合半導体基板を得た（第１図（Ｄ）図示
）。なお上記エツチング液としてはＨＦ ：ＨＮＯ３：
ＣＨ３Ｃ００Ｈ＝１：３：８の混酸を用いた。そのエツ
チング速度はシリコン単結晶基板１で２，３ ｐｎ／
ｍｉｎ 、シリコン単結晶層２では略零であった。
上記実施例の製造方法によれば、シリコン単結晶層２は
単結晶シリコン！！ｔｌｉｉｌ上にエピタキシャル成長
して形成されているから良好な結晶性を有しており、従
来のへテロエピタキシャル成長法における問題は生じな
い。また、上記の実施例では従来の熱圧着法のような熱
圧着時の雰囲気による影響を受けることもない。即ち、
熱圧着に先立って乾燥雰囲気中でシリコン単結晶層２表
面を覆う酸化膜３を形成し、該酸化膜とＳｉ０２基板４
との熱圧着で一体化しているから、酸化膜３がシリコン
単結晶１１２の保護膜として作用する。従って、シリコ
ン単結晶層２に雰囲気ガスが吸着される等、熱圧着雰囲
気の影響を受ける事態が回避される。
単結晶シリコン！！ｔｌｉｉｌ上にエピタキシャル成長
して形成されているから良好な結晶性を有しており、従
来のへテロエピタキシャル成長法における問題は生じな
い。また、上記の実施例では従来の熱圧着法のような熱
圧着時の雰囲気による影響を受けることもない。即ち、
熱圧着に先立って乾燥雰囲気中でシリコン単結晶層２表
面を覆う酸化膜３を形成し、該酸化膜とＳｉ０２基板４
との熱圧着で一体化しているから、酸化膜３がシリコン
単結晶１１２の保護膜として作用する。従って、シリコ
ン単結晶層２に雰囲気ガスが吸着される等、熱圧着雰囲
気の影響を受ける事態が回避される。
しかも、この場合のシリコン単結晶層２とその直ぐ下の
絶縁物層（熱酸化膜３）とは、従来の熱圧着法のように
不完全ではなく、完全に一体化されている。この結果、
従来の製造方法に比較して結晶性が完全で且つシリコン
単結晶／絶縁層の界面が安定なシリコン単結晶層を有す
る複合半導体基体を得ることができる。
絶縁物層（熱酸化膜３）とは、従来の熱圧着法のように
不完全ではなく、完全に一体化されている。この結果、
従来の製造方法に比較して結晶性が完全で且つシリコン
単結晶／絶縁層の界面が安定なシリコン単結晶層を有す
る複合半導体基体を得ることができる。
そこで、上記実施例で製造された複合半導体基体を用い
て作製したＭＯ８型トランジスタのｖｇ（ゲート電圧）
／Ｉｄ （ドレイン電流）特性を測定し、これを従来
の製造方法による複合半導体基体から作製したＭＯ８型
トランジスタの特性と比較したところ、第２図に示す結
果が得られた。図示の結果から明らかなように、上記実
施例で得られた複合半導体基体を用いることにより、Ｍ
Ｏ８型トランジスタの漏洩電流を著しく改善することが
できた。
て作製したＭＯ８型トランジスタのｖｇ（ゲート電圧）
／Ｉｄ （ドレイン電流）特性を測定し、これを従来
の製造方法による複合半導体基体から作製したＭＯ８型
トランジスタの特性と比較したところ、第２図に示す結
果が得られた。図示の結果から明らかなように、上記実
施例で得られた複合半導体基体を用いることにより、Ｍ
Ｏ８型トランジスタの漏洩電流を著しく改善することが
できた。
以上詳述したように、本発明によればＳＯＩ半導体装置
において従来問題になっていた結晶欠陥や電気特性の劣
化を防止し、素子の高速化、高密度化を可能とする複合
半導体基体を製造できる等、顕著な効果が得られるもの
である。
において従来問題になっていた結晶欠陥や電気特性の劣
化を防止し、素子の高速化、高密度化を可能とする複合
半導体基体を製造できる等、顕著な効果が得られるもの
である。
第１図（Ａ）〜（Ｄ）は本発明の一実施例になるＳＯＩ
基体の製造工程を順を追って示す断面因、第２図は第１
図（Ａ）〜（Ｄ）の実施例で得られたＳｏｌ基体、並び
に従来の製造方法で得られたＳｏｌ基体の夫々を用いて
ＭＯ８型トランジスタを作製し、そのＶｇ／Ｉｄ特性を
比較した結果を示す線図である。 １・・・砒素高濃度ドープ単結晶シリコン基板、２・・
・シリコン単結晶層、３・・・熱酸化膜、 ４・・・５
ｉＯｚ基板。 出願人代理人 弁理士 鈴圧式彦 第１１！！１１ Ｖ（１（Ｖ） 第 ２ｇ
基体の製造工程を順を追って示す断面因、第２図は第１
図（Ａ）〜（Ｄ）の実施例で得られたＳｏｌ基体、並び
に従来の製造方法で得られたＳｏｌ基体の夫々を用いて
ＭＯ８型トランジスタを作製し、そのＶｇ／Ｉｄ特性を
比較した結果を示す線図である。 １・・・砒素高濃度ドープ単結晶シリコン基板、２・・
・シリコン単結晶層、３・・・熱酸化膜、 ４・・・５
ｉＯｚ基板。 出願人代理人 弁理士 鈴圧式彦 第１１！！１１ Ｖ（１（Ｖ） 第 ２ｇ
Claims (2)
- （１）表面が充分平滑に形成され且つ該表面に酸化膜等
の絶縁膜を形成した半導体層と、該半導体層とは異なっ
た結晶構造を有し且つ表面が平滑に形成された絶縁基板
とを、該絶縁基板の平滑面と前記半導体層を覆う絶縁膜
とが相接するように重ねた後、両者を一体に熱圧着する
ようにしたことを特徴とする複合半導体基体の製造方法
。 - （２）上記半導体層が表面に熱酸化膜を形成したＳｉ層
であり、前記絶縁基板がＳｉＯ＿２基板であることを特
徴とする特許請求の範囲第（１）項記載の複合半導体基
盤の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11811485A JPS61276361A (ja) | 1985-05-31 | 1985-05-31 | 複合半導体基体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11811485A JPS61276361A (ja) | 1985-05-31 | 1985-05-31 | 複合半導体基体の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61276361A true JPS61276361A (ja) | 1986-12-06 |
Family
ID=14728371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11811485A Pending JPS61276361A (ja) | 1985-05-31 | 1985-05-31 | 複合半導体基体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360007A (ja) * | 1989-07-27 | 1991-03-15 | Fujitsu Ltd | 張合わせｓｏｉ基板 |
-
1985
- 1985-05-31 JP JP11811485A patent/JPS61276361A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360007A (ja) * | 1989-07-27 | 1991-03-15 | Fujitsu Ltd | 張合わせｓｏｉ基板 |
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