JP2004071939A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】反りの発生を抑え、歩留まりの向上を図ることの可能な半導体装置及びその製造方法を提供すること。
【解決手段】活性層基板7と、この活性層基板7と第1の酸化膜5’を介して接着した支持基板6を備え、前記支持基板6の被接着面に、第2の酸化膜2を介して、ポリシリコン膜3が形成されている。
【選択図】 図1
【解決手段】活性層基板7と、この活性層基板7と第1の酸化膜5’を介して接着した支持基板6を備え、前記支持基板6の被接着面に、第2の酸化膜2を介して、ポリシリコン膜3が形成されている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に高耐圧のSOI(Silicon On Insulator)基板を用いた半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、車載用等に用いられる高耐圧のバイポーラ、CMOS等の半導体装置にSOI基板が用いられている。一般にSOI基板とは、支持基板と活性層基板を酸化膜で貼り合せたものであるが、ここでいうSOI基板は、その目的などによっても異なるが、素子分離間耐圧が約30V以上と高耐圧性を得るために、概して活性層が2μm以上、埋め込み酸化膜が1μm以上と、比較的厚いものが用いられている。
【0003】
図9に高耐圧半導体装置に用いられるSOI基板を示す。一般のSOI基板と同様、裏面に酸化膜2の形成された支持基板1上に埋め込み酸化膜となる酸化膜2’、活性層基板7が順次形成された構造となっている。
【0004】
そして、このような構造は、以下のように形成される。すなわち、図10(a)に示すように、先ず支持基板となるシリコン基板1の両面を酸化し、酸化膜2、2’を形成した後、図(b)に示すように、支持基板表面に形成された酸化膜2’と活性層基板7裏面を合せ、熱処理により接着させ、ウエハー欠けによるダストなどの発生を防ぐために、端部にベベル面処理を施し、各基板のエッジ部分を丸め処理した後、所定の活性層膜厚を得るために活性層基板7表面を平面研削、鏡面処理し、表面酸化膜8を形成する。
【0005】
このようにして得られたSOI基板を、素子分離工程を経て素子分離した後、素子形成工程によりバイポーラ、CMOS等各半導体素子を作成し、多層工程により配線を形成し、後工程を経て半導体装置が得られる。
【0006】
【発明が解決しようとする課題】
このような半導体装置における高耐圧化に伴い、誘電体分離及びトレンチ分離において埋め込み酸化膜層の厚膜化が要求されている。しかしながら、半導体素子の製造工程において、特にBHF(緩衝フッ酸)処理等の酸処理によりSOI基板裏面(すなわち支持基板裏面)の酸化膜がエッチングされ、膜減りが生じ、SOI基板に凸状の反りが発生する。通常、半導体素子の製造工程の進行に伴い、膜減りは増大し、反りも増加する。そして、この反りは埋め込み酸化膜層の膜厚が3μmを超えると急激に増大する。
【0007】
図11に従来の半導体素子製造工程の進行とSOI基板の反りの関係を示す。尚、反りはレーザーにて基準面からの凹凸を測定することにより求められる。このように、工程によっては30μmを超える反りが発生し、微細パターンの形成工程での寸法のばらつきの増大、アライメント精度の低下を生じることから、歩留まりが低下するという問題があった。
【0008】
そこで、本発明は、従来の半導体装置及びその製造方法における欠点を取り除き、反りの発生を抑え、歩留まりの向上を図った半導体装置及びその製造方法を提供することを目的とするものである。
【0009】
【課題を解決するための手段】
本発明の半導体装置は、活性層基板と、この活性層基板と第1の酸化膜を介して接着した支持基板を備え、前記支持基板の被接着面に、第2の酸化膜を介して、ポリシリコン膜が形成されていることを特徴とするものである。
【0010】
また、本発明の半導体装置においては、前記ポリシリコン膜の膜厚は、400nm以上であることを特徴としている。
【0011】
さらに、本発明の半導体装置の製造方法は、支持基板の表面及び裏面にそれぞれ第1、第2の酸化膜を形成する工程と、少なくとも前記第2の酸化膜上に、ポリシリコン膜を形成する工程と、前記第1の酸化膜と活性層基板を貼り合せる工程を備えることを特徴とするものである。
【0012】
【発明の実施の形態】
以下本発明の実施形態について、図を参照して説明する。
(実施形態1)
本発明の半導体装置は、図1に示すように、シリコン基板1裏面に酸化膜2、多結晶シリコン膜3、4、酸化膜5を順次形成した支持基板6と、シリコン基板1表面に形成された埋め込み酸化膜となる酸化膜5’を介して、活性層基板7が接着されたSOI基板が用いられ、これに各素子領域(図示せず)が形成された構造を有している。
【0013】
このような構造は、以下のようにして得られる。すなわち、従来と同様に、図2(a)に示すように、厚さ625μmのシリコン基板1を酸素雰囲気中にて酸化し、(b)に示すように、酸化膜2、2’を500nm形成する。次いで、(c)に示すように、CVD法により多結晶シリコン膜3、3’を400nm形成し、表面用RSTを用い、フッ酸と硝酸の混合液により表面の多結晶シリコン膜3’のみをエッチング除去する。
【0014】
次に、図3(a)に示すように、先と同様にCVD法により多結晶シリコン膜4、4’を200nm形成し、(b)に示すように、酸素雰囲気中にて1000℃で130分間、酸化することにより、酸化膜5、5’を形成し、表面側の酸化膜5’厚を1μmとする。
【0015】
このようにしてシリコン基板1の裏面に酸化膜5、多結晶シリコン膜3’、酸化膜5、表面に酸化膜5’の形成された支持基板6の表面と、活性層基板7の裏面を合わせ、酸素雰囲気中、1050℃で熱処理することにより、図4(a)に示すように接着させ、端部にベベル面処理を施し、各基板のエッジ部分を丸め処理する。そして、(b)に示すように、活性層基板7が8μmとなるように、活性層基板7表面に平面研削、表面研磨を施した後、表面に酸化膜8を形成し、図1に示す所定のSOI基板を形成する。このようにして得られたSOI基板を、素子分離工程を経て素子分離した後、素子形成工程により所定の半導体素子を作成、多層工程により配線を形成し、ダイシング等後工程を経て半導体装置が形成される。
【0016】
図5に、このようにして形成されたSOI基板における半導体素子製造工程の進行と反りの関係を示す。尚、反りは従来と同様にレーザーにて基準面からの凹凸を測定することにより求められる。図に示すように、各工程を推移しても反りが30nmを超えることはなく、従来(図11)と比較して大幅に反りが低減できることがわかる。また、裏面酸化膜5のエッチング量と反りとの関係を図6に示す。図に示すように、同じエッチング量に対して、裏面に多結晶シリコン膜が形成されている本実施例のSOI基板は、反り量が大幅に低減されていることがわかる。
【0017】
ここで、図7に示すシリコン基板1に酸化膜2、2’、多結晶シリコン膜4、4’を順次形成した後、表面用RSTにより表面の多結晶シリコン膜4’、酸化膜2’を除去したサンプルについて、多結晶シリコン膜の膜厚と反り量との関係を図8に示す。図に示すように、膜厚の増加に伴い、400nmあたりで反り量が一定に収束している。すなわち、400nm以上であれば、反り量に殆ど変化はなく、活性層基板の厚さに関わらず、表裏のバランスが取れ、SOI基板として反り量が抑えることが可能となる。従って、多結晶シリコン膜の膜厚は、400nm以上であることが好ましい。そしてこのように形成される多結晶シリコン膜は、特にBHF処理等の酸処理によりエッチングされないため、エッチングストッパ膜としても機能し、SOI基板の膜減りを抑制することができる。
【0018】
また、本実施形態において裏面の多結晶シリコン膜4上に酸化膜5を形成しているが、反り量のみを鑑みると、必ずしも酸化膜を形成する必要はない。しかしながら、多結晶シリコンが露出していると、裏面の表面性が悪化し、アライメントの低下等悪影響を生じるので、酸化膜を形成することが好ましい。
【0019】
【発明の効果】
本発明によれば、反りの発生を抑え、歩留まりの向上を図ることの可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置を示す図。
【図2】本発明の半導体装置の製造工程を示す図。
【図3】本発明の半導体装置の製造工程を示す図。
【図4】本発明の半導体装置の製造工程を示す図。
【図5】本発明における製造工程の進行と基板の反りとの関係を示す図。
【図6】本発明における裏面酸化膜のエッチング量と反りとの関係を示す図。
【図7】本発明の半導体装置を示す図。
【図8】本発明における多結晶シリコン膜の膜厚と反りの関係を示す図。
【図9】従来の半導体装置を示す図。
【図10】従来の半導体装置の製造工程を示す図。
【図11】従来の製造工程の進行と基板の反りとの関係を示す図。
【符号の説明】
1 シリコン基板
2、2’、5、5’ 酸化膜
3、3’、4、4’ 多結晶シリコン膜
6 支持基板
7 活性層基板
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に高耐圧のSOI(Silicon On Insulator)基板を用いた半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、車載用等に用いられる高耐圧のバイポーラ、CMOS等の半導体装置にSOI基板が用いられている。一般にSOI基板とは、支持基板と活性層基板を酸化膜で貼り合せたものであるが、ここでいうSOI基板は、その目的などによっても異なるが、素子分離間耐圧が約30V以上と高耐圧性を得るために、概して活性層が2μm以上、埋め込み酸化膜が1μm以上と、比較的厚いものが用いられている。
【0003】
図9に高耐圧半導体装置に用いられるSOI基板を示す。一般のSOI基板と同様、裏面に酸化膜2の形成された支持基板1上に埋め込み酸化膜となる酸化膜2’、活性層基板7が順次形成された構造となっている。
【0004】
そして、このような構造は、以下のように形成される。すなわち、図10(a)に示すように、先ず支持基板となるシリコン基板1の両面を酸化し、酸化膜2、2’を形成した後、図(b)に示すように、支持基板表面に形成された酸化膜2’と活性層基板7裏面を合せ、熱処理により接着させ、ウエハー欠けによるダストなどの発生を防ぐために、端部にベベル面処理を施し、各基板のエッジ部分を丸め処理した後、所定の活性層膜厚を得るために活性層基板7表面を平面研削、鏡面処理し、表面酸化膜8を形成する。
【0005】
このようにして得られたSOI基板を、素子分離工程を経て素子分離した後、素子形成工程によりバイポーラ、CMOS等各半導体素子を作成し、多層工程により配線を形成し、後工程を経て半導体装置が得られる。
【0006】
【発明が解決しようとする課題】
このような半導体装置における高耐圧化に伴い、誘電体分離及びトレンチ分離において埋め込み酸化膜層の厚膜化が要求されている。しかしながら、半導体素子の製造工程において、特にBHF(緩衝フッ酸)処理等の酸処理によりSOI基板裏面(すなわち支持基板裏面)の酸化膜がエッチングされ、膜減りが生じ、SOI基板に凸状の反りが発生する。通常、半導体素子の製造工程の進行に伴い、膜減りは増大し、反りも増加する。そして、この反りは埋め込み酸化膜層の膜厚が3μmを超えると急激に増大する。
【0007】
図11に従来の半導体素子製造工程の進行とSOI基板の反りの関係を示す。尚、反りはレーザーにて基準面からの凹凸を測定することにより求められる。このように、工程によっては30μmを超える反りが発生し、微細パターンの形成工程での寸法のばらつきの増大、アライメント精度の低下を生じることから、歩留まりが低下するという問題があった。
【0008】
そこで、本発明は、従来の半導体装置及びその製造方法における欠点を取り除き、反りの発生を抑え、歩留まりの向上を図った半導体装置及びその製造方法を提供することを目的とするものである。
【0009】
【課題を解決するための手段】
本発明の半導体装置は、活性層基板と、この活性層基板と第1の酸化膜を介して接着した支持基板を備え、前記支持基板の被接着面に、第2の酸化膜を介して、ポリシリコン膜が形成されていることを特徴とするものである。
【0010】
また、本発明の半導体装置においては、前記ポリシリコン膜の膜厚は、400nm以上であることを特徴としている。
【0011】
さらに、本発明の半導体装置の製造方法は、支持基板の表面及び裏面にそれぞれ第1、第2の酸化膜を形成する工程と、少なくとも前記第2の酸化膜上に、ポリシリコン膜を形成する工程と、前記第1の酸化膜と活性層基板を貼り合せる工程を備えることを特徴とするものである。
【0012】
【発明の実施の形態】
以下本発明の実施形態について、図を参照して説明する。
(実施形態1)
本発明の半導体装置は、図1に示すように、シリコン基板1裏面に酸化膜2、多結晶シリコン膜3、4、酸化膜5を順次形成した支持基板6と、シリコン基板1表面に形成された埋め込み酸化膜となる酸化膜5’を介して、活性層基板7が接着されたSOI基板が用いられ、これに各素子領域(図示せず)が形成された構造を有している。
【0013】
このような構造は、以下のようにして得られる。すなわち、従来と同様に、図2(a)に示すように、厚さ625μmのシリコン基板1を酸素雰囲気中にて酸化し、(b)に示すように、酸化膜2、2’を500nm形成する。次いで、(c)に示すように、CVD法により多結晶シリコン膜3、3’を400nm形成し、表面用RSTを用い、フッ酸と硝酸の混合液により表面の多結晶シリコン膜3’のみをエッチング除去する。
【0014】
次に、図3(a)に示すように、先と同様にCVD法により多結晶シリコン膜4、4’を200nm形成し、(b)に示すように、酸素雰囲気中にて1000℃で130分間、酸化することにより、酸化膜5、5’を形成し、表面側の酸化膜5’厚を1μmとする。
【0015】
このようにしてシリコン基板1の裏面に酸化膜5、多結晶シリコン膜3’、酸化膜5、表面に酸化膜5’の形成された支持基板6の表面と、活性層基板7の裏面を合わせ、酸素雰囲気中、1050℃で熱処理することにより、図4(a)に示すように接着させ、端部にベベル面処理を施し、各基板のエッジ部分を丸め処理する。そして、(b)に示すように、活性層基板7が8μmとなるように、活性層基板7表面に平面研削、表面研磨を施した後、表面に酸化膜8を形成し、図1に示す所定のSOI基板を形成する。このようにして得られたSOI基板を、素子分離工程を経て素子分離した後、素子形成工程により所定の半導体素子を作成、多層工程により配線を形成し、ダイシング等後工程を経て半導体装置が形成される。
【0016】
図5に、このようにして形成されたSOI基板における半導体素子製造工程の進行と反りの関係を示す。尚、反りは従来と同様にレーザーにて基準面からの凹凸を測定することにより求められる。図に示すように、各工程を推移しても反りが30nmを超えることはなく、従来(図11)と比較して大幅に反りが低減できることがわかる。また、裏面酸化膜5のエッチング量と反りとの関係を図6に示す。図に示すように、同じエッチング量に対して、裏面に多結晶シリコン膜が形成されている本実施例のSOI基板は、反り量が大幅に低減されていることがわかる。
【0017】
ここで、図7に示すシリコン基板1に酸化膜2、2’、多結晶シリコン膜4、4’を順次形成した後、表面用RSTにより表面の多結晶シリコン膜4’、酸化膜2’を除去したサンプルについて、多結晶シリコン膜の膜厚と反り量との関係を図8に示す。図に示すように、膜厚の増加に伴い、400nmあたりで反り量が一定に収束している。すなわち、400nm以上であれば、反り量に殆ど変化はなく、活性層基板の厚さに関わらず、表裏のバランスが取れ、SOI基板として反り量が抑えることが可能となる。従って、多結晶シリコン膜の膜厚は、400nm以上であることが好ましい。そしてこのように形成される多結晶シリコン膜は、特にBHF処理等の酸処理によりエッチングされないため、エッチングストッパ膜としても機能し、SOI基板の膜減りを抑制することができる。
【0018】
また、本実施形態において裏面の多結晶シリコン膜4上に酸化膜5を形成しているが、反り量のみを鑑みると、必ずしも酸化膜を形成する必要はない。しかしながら、多結晶シリコンが露出していると、裏面の表面性が悪化し、アライメントの低下等悪影響を生じるので、酸化膜を形成することが好ましい。
【0019】
【発明の効果】
本発明によれば、反りの発生を抑え、歩留まりの向上を図ることの可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置を示す図。
【図2】本発明の半導体装置の製造工程を示す図。
【図3】本発明の半導体装置の製造工程を示す図。
【図4】本発明の半導体装置の製造工程を示す図。
【図5】本発明における製造工程の進行と基板の反りとの関係を示す図。
【図6】本発明における裏面酸化膜のエッチング量と反りとの関係を示す図。
【図7】本発明の半導体装置を示す図。
【図8】本発明における多結晶シリコン膜の膜厚と反りの関係を示す図。
【図9】従来の半導体装置を示す図。
【図10】従来の半導体装置の製造工程を示す図。
【図11】従来の製造工程の進行と基板の反りとの関係を示す図。
【符号の説明】
1 シリコン基板
2、2’、5、5’ 酸化膜
3、3’、4、4’ 多結晶シリコン膜
6 支持基板
7 活性層基板
Claims (3)
- 活性層基板と、この活性層基板と第1の酸化膜を介して接着した支持基板を備え、前記支持基板の被接着面に、第2の酸化膜を介して、ポリシリコン膜が形成されていることを特徴とする半導体装置。
- 前記ポリシリコン膜の膜厚は、400nm以上であることを特徴とする請求項1記載の半導体装置。
- 支持基板の表面及び裏面にそれぞれ第1、第2の酸化膜を形成する工程と、
前記第1の酸化膜と活性層基板を貼り合せる工程と、
少なくとも前記第2の酸化膜上に、ポリシリコン膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002231258A JP2004071939A (ja) | 2002-08-08 | 2002-08-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002231258A JP2004071939A (ja) | 2002-08-08 | 2002-08-08 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004071939A true JP2004071939A (ja) | 2004-03-04 |
Family
ID=32017080
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002231258A Pending JP2004071939A (ja) | 2002-08-08 | 2002-08-08 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004071939A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013509697A (ja) * | 2009-10-30 | 2013-03-14 | ソイテック | 半導体・オン・絶縁体型構造における応力の分布を制御するための方法およびこの方法に関連した構造 |
US11738993B2 (en) | 2019-01-16 | 2023-08-29 | Murata Manufacturing Co., Ltd. | Silicon substrate having cavity and cavity SOI substrate including the silicon substrate |
-
2002
- 2002-08-08 JP JP2002231258A patent/JP2004071939A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013509697A (ja) * | 2009-10-30 | 2013-03-14 | ソイテック | 半導体・オン・絶縁体型構造における応力の分布を制御するための方法およびこの方法に関連した構造 |
US11738993B2 (en) | 2019-01-16 | 2023-08-29 | Murata Manufacturing Co., Ltd. | Silicon substrate having cavity and cavity SOI substrate including the silicon substrate |
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